.mpeとは 意味・読み方・使い方

A time-slicing block forms a sequence of bursts and divides the MPE-FEC frame between bursts, and thereby MPE sections are transmitted, in at least two bursts.例文帳に追加

タイムスライシングブロックは、バーストのシーケンスを形成し、ＭＰＥ−ＦＥＣフレームをバースト間で分割し、これによりＭＰＥセクションが少なくとも２つのバーストで送信されるようになる。 - 特許庁

A rate of the integral value Ex to this MPE is calculated in a Step S5, and a display of a displaying numeric value is renewed.例文帳に追加

ステップＳ５ではこのＭＰＥに対する積算値Ｅｘの割合を計算して、表示される数値表示を更新する。 - 特許庁

The present invention relates to a multiprotocol encapsulation forward error correction (MPE-FEC) frame that includes datagrams and FEC data.例文帳に追加

データグラム及びＦＥＣデータを含むマルチプロトコル・エンキャプスレーション順方向誤り訂正（ＭＰＥ−ＦＥＣ）フレーム。 - 特許庁

Hit decisions are performed by a main processor element (MPE 10) and a plurality of sub-processor elements (SPE) 12 in parallel processing.例文帳に追加

ヒット判定を、メインプロセッサエレメント（ＭＰＥ１０）と複数のサブプロセッサエレメント（ＳＰＥ）１２とで並列処理で実行する。 - 特許庁

To reduce the size of a built-in SRAM for decoding an MPE-FEC frame of a DVB-H system.例文帳に追加

ＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくする。 - 特許庁

Based on a prediction function f(X) to predict an SPE processing load according to past SPE hit decision processing results, the number of nodes (polygon sets) to be shared respectively by the MPE 10 and the SPE 12 is determined to make the hit decision processing load of the MPE 10 substantially equivalent to the hit decision processing load of the SPE 12, so that the hit decisions are completed substantially simultaneously.例文帳に追加

ＭＰＥ１０とＳＰＥ１２それぞれが分担するノード（ポリゴン集合）の数は、過去のＳＰＥのヒット判定処理結果に基づいてＳＰＥの処理負荷を予測する予測関数ｆ（Ｘ）に基づいて、ＭＰＥ１０のヒット判定の処理負荷と、ＳＰＥ１２のヒット判定の処理負荷とがほぼ同等となり、ほぼ同時にヒット判定を終了するように決定する。 - 特許庁

First microphotoetching (MPE) is carried out for a first metal layer formed on a transparent insulation substrate to form a ridge-shaped block having a gate electrode structure and first and second slanting surface sides, a first insulation layer is formed, and their surfaces are covered; and a pattern of a semiconductor layer is formed on the surface of the first insulation layer to obtain a channel area of a thin film transistor.例文帳に追加

透明絶縁基板に形成した第1金属層に対して第1マイクロフォトエッチング(MPE)を行ない、ゲート電極構造及び第1傾斜面側辺と第2傾斜面側辺を有する尾根状ブロックとを形成し、第1絶縁層を形成してこれらの表面を被覆し、該第1絶縁層の表面に半導体層のパターンを形成して薄膜トランジスタのチャネルエリアとする。 - 特許庁

The surfaces of the semiconductor layer and the first insulation layer are covered with a second insulation layer and a second MPE is carried out to form an etching stopper (ES) on the surface of the semiconductor layer above the gate electrode structure.例文帳に追加

また、該半導体層と第1絶縁層の表面を第2絶縁層で覆い、第2MPEを行い、該ゲート電極構造上方の該半導体層の表面にエッチングストッパー(ES)を形成する。 - 特許庁