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LVsとは 意味・読み方・使い方
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「LVs」を含む例文一覧
該当件数 : 14件
A checking component includes a layout versus schematic (LVS) component.例文帳に追加
検査コンポーネントは、レイアウト対回路図(LVS)コンポーネントを含む。 - 特許庁
The verification is LVS (Layout Versus Schematics) verification or pattern design rule verification.例文帳に追加
この検証はLVS(Layout Versus Schematics)検証やパターンデザインルール検証である。 - 特許庁
To solve a problem that much time is required up to the start of timing verification in a circle delay after the end of arrangement/wiring because the execution of LVS and the collation of a net list with a layout pattern are required for delay calculation.例文帳に追加
遅延計算を行なうためにはLVSを実行してネットリストとレイアウトパターンの照合が必要なため、配置配線が終ってから実は緯線遅延でのタイミング検証を始めるまでに非常に時間が掛かっている。 - 特許庁
To provide a layout verification method and device which can verify a layout with LVS(Layout Verification System) before finishing an arranged wiring completely.例文帳に追加
配置配線を完全に終了する前に、LVSによるレイアウト検証を行うことができるレイアウト検証方法及び装置を提供する。 - 特許庁
To more easily generate net list data of a circuit diagram enabling to perform LVS (Layout Versus Schematic) processing collectively even when using a plurality of power supplies.例文帳に追加
複数の電源を使用する場合でも、一括してLVSを行うことができる回路図のネットリストデータをより簡単に生成する。 - 特許庁
When LVS (Layout VS Schematic) is implemented using the net list, it is made possible to verify whether or not the layout of the elements connected in series or parallel is designed as specified by the circuit diagram.例文帳に追加
これらのネットリストを用いてLVS(Layout VS Schematic)を実行すると、直列または並列接続された素子構成が回路図通りレイアウト設計されているか否かを検証することが可能となる。 - 特許庁
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「LVs」を含む例文一覧
該当件数 : 14件
Voltage step-up circuits Lvs, Q3, D1 step up the output of a low voltage power source and generate a high-voltage driving power source in accordance with a drive voltage control signal.例文帳に追加
昇圧回路Lvs,Q3,D1は低電圧電源の出力を駆動電圧制御信号に応じて昇圧して高電圧の駆動電源を発生する。 - 特許庁
To solve a problem that LVS (Layout Verification Software) 9 cannot verify whether wiring is correctly branched at every block since circuit connection information extracted by a circuit connection information extraction part 5 is dealt with as a single network even if wiring patterns are divisionally drawn around a plurality of function blocks from a power pad.例文帳に追加
回路接続情報抽出部5により抽出される回路接続情報は、電源パッドから複数の機能ブロックに対して配線を分けて引き回される場合でも1つのネットとして取り扱われる。 - 特許庁
A circuit simulation program is executed on the basis of electrical information of a circuit diagram (block A), an LVS program is executed by using the electrical information of the circuit diagram and physical layout information corresponding to the circuit diagram (block B) and the evaluation is performed by processing circuit design value information obtained by the circuit simulation program and layout information obtained by the LVS program (block C).例文帳に追加
回路図の電気的な情報に基づいて回路シミュレーションプログラムを実行し(ブロックA)、上記回路図の電気的な情報と上記回路図に対応する物理的なレイアウト情報とを用いてLVSプログラムを実行し(ブロックB)、上記回路シミュレーションプログラムで得た回路設計値情報と上記LVSプログラムで得たレイアウト情報とを処理することによって評価を行う(ブロックC)ことを特徴としている。 - 特許庁
In fiscal year 2006, while the Takano office introduced five ERGA LVs as usual, the Arashiyama office, which had until then used buses manufactured by Hino Motors, Ltd., introduced six 'Hino Blue Ribbon Ⅱ' vehicles, which were manufactured by Isuzu Motors, Ltd., on an OEM basis because Hino Motors had consolidated and eliminated the number of its car line.発音を聞く 例文帳に追加
2006年度は、高野営業所は例年通りエルガLVが5台導入されたが、従来より日野自動車製バスを配置してきた嵐山営業所は日野自動車の車種統廃合のため、いすゞ自動車のOEMにて「日野ブルーリボンII」が6台導入された。 - Wikipedia日英京都関連文書対訳コーパス
Therefore, processing can be performed using a rule checker such as DRC, LVS, ERC and the like, bugging is suppressed and the layout pattern can be obtained more accurately.例文帳に追加
第2パターンを含むマスクを用いた場合、第2の黒領域と白領域とを透過する光強度が平均化されて中間調の光強度を得る正常なパターンとして扱うことができるため、DRCや、LVS、及びERC等、ルールチェッカにより処理することが可能となり、バグ発生を抑え、より正確なレイアウトパターンを得ることができる。 - 特許庁
To instantaneously extract layout constitutions of all combined devices in a new layout design, and to prepare and output a normal layout verification rule, and to clearly discriminate and output abnormal layout constitutions of an abnormal device or the like, and to easily discover an error part at the time of LVS or DRC verification for attaining the generating efficiency of a manufacturing process.例文帳に追加
新しいレイアウト設計に際しても即座に全組合せデバイスのレイアウト構成を抽出し、正規のレイアウト検証ルールを作成し出力する他、不正規デバイス等の不正規のレイアウト構成を明確に区別して出力しLVSやDRCの検証時にエラー個所を容易に発見し製造プロセス生成の効率化を図る。 - 特許庁
When a part where the dummy elements RK1 and RK2 are inserted is formed as a dummy element layer at the time of generating a layout of the node n1 (S8), layout data for verification is generated by inserting data of the dummy element layer into layout data (S9), and the layout data for verification and net list data are used for verification with a LVS tool (S10).例文帳に追加
ノードn1についてレイアウトを作成する際に、ダミー素子RK1,RK2が挿入された部分をダミー素子レイヤとして形成すると(S8)、レイアウトデータにダミー素子レイヤのデータを挿入して検証用レイアウトデータを作成し(S9)、検証用レイアウトデータとネットリストデータとを用いてLVSツールにより検証を行う(S10)。 - 特許庁
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