Location via proxy:   [ UP ]  
[Report a bug]   [Manage cookies]                
Scribd Logo
Cargar

¡Te damos la bienvenida a Scribd!

  • 131 vistas

    Implementar en El CPLD XC9572 Un Contador BCD Con Permiso de Reloj y Borrado de 7 Segmentos

    Cargado por

    Emmanuel Díaz Dzul
    Este documento describe cómo implementar un contador BCD con reloj y borrado asíncrono en un CPLD XC9572. El contador se decodificará a 7 segmentos para mostrarlo en un display. Esto implica crear un símbolo decodificador BCD/7 segmentos en VHDL, añadir componentes como el contador y decodificador al esquemático, asignar pines mediante un archivo UCF y completar los pasos de síntesis, traducción y generación del archivo de programación JED para cargarlo en la tarjeta.

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd

    Implementar en El CPLD XC9572 Un Contador BCD Con Permiso de Reloj y Borrado de 7 Segmentos

    Cargado por

    Emmanuel Díaz Dzul
    131 vistas9 páginas
    Este documento describe cómo implementar un contador BCD con reloj y borrado asíncrono en un CPLD XC9572. El contador se decodificará a 7 segmentos para mostrarlo en un display. Esto implica crear un símbolo decodificador BCD/7 segmentos en VHDL, añadir componentes como el contador y decodificador al esquemático, asignar pines mediante un archivo UCF y completar los pasos de síntesis, traducción y generación del archivo de programación JED para cargarlo en la tarjeta.

    Título original

    ImplementarenelCPLDXC9572unContadorBCDconpermisoderelojyborradoasíncrono.pdf

    Derechos de autor

    © © All Rights Reserved

    Formatos disponibles

    PDF, TXT o lea en línea desde Scribd

    ¿Le pareció útil este documento?

    ¿Este contenido es inapropiado?

    Este documento describe cómo implementar un contador BCD con reloj y borrado asíncrono en un CPLD XC9572. El contador se decodificará a 7 segmentos para mostrarlo en un display. Esto implica crear un símbolo decodificador BCD/7 segmentos en VHDL, añadir componentes como el contador y decodificador al esquemático, asignar pines mediante un archivo UCF y completar los pasos de síntesis, traducción y generación del archivo de programación JED para cargarlo en la tarjeta.

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd
    Descargar como pdf o txt
    131 vistas9 páginas

    Implementar en El CPLD XC9572 Un Contador BCD Con Permiso de Reloj y Borrado de 7 Segmentos

    Cargado por

    Emmanuel Díaz Dzul
    Este documento describe cómo implementar un contador BCD con reloj y borrado asíncrono en un CPLD XC9572. El contador se decodificará a 7 segmentos para mostrarlo en un display. Esto implica crear un símbolo decodificador BCD/7 segmentos en VHDL, añadir componentes como el contador y decodificador al esquemático, asignar pines mediante un archivo UCF y completar los pasos de síntesis, traducción y generación del archivo de programación JED para cargarlo en la tarjeta.

    Copyright:

    © All Rights Reserved
    Descargue como PDF, TXT o lea en línea desde Scribd
    Descargar como pdf o txt
    de 9

    Implementar en el CPLD XC9572 un Contador BCD con permiso de reloj y borrado

    asncrono. Su salida ser decodificada a 7 segmentos sobre una DISPLAY de ctodo comn
    de 7 segmentos.




    Se utilizara el programa xilinx 10.1 para hacer esta prctica
    La funcin de este ejercicio es aprender a crear un smbolo (decodificador BCD/7seg), a partir
    de un cdigo vhdl.




    Ahora bien hay que empezar a aadir smbolos en el esquemtico en nuestro entorno de
    trabajo.
    1-colocaremos un contador BCD llamado CD4CE.
    2-un buffer global para el reloj llamado BUFG
    3- un buffer global para el set/reset llamado BUFGSR.
    4-un decodificador BCD/7 SEGMENTOS el cual se creara mediante el cdigo vhdl.
    5-siete buffer OBUF para los leds que contiene el display 7 segmentos.




    Diseando el decodificador BCD/7 SEG.

    Para disear el decodificador BCD-7SEG hay que transformar el cdigo vhdl ,a un smbolo para
    que sea utilizado en el esquemtico .
    Lo primero es aadir una fuente tipo vhdl a nuestro diseo:


    Luego de dar a next saldr otra ventana en donde finalizamos poniendo los puertos de la
    entidad, es decir un bus llamado HEX de 4 entradas y otro bus de 7 salidas llamado LED.




    El contenido de este fichero es una plantilla en la que se ha definido la entidad y falta por definir
    la arquitectura que describir el funcionamiento funcional de la entidad.



    A continuacin buscaremos una plantilla para definir la arquitectura , para eso hay que ir a
    Edit en la opcin ---> Lenguage Templates, en la parte de VHDL/ Synthesis Constructs/Coding
    Examples/Misc/7-Segment display.

    Esta plantilla es de un display 7 segmento de nodo comn y la que se necesita es de ctodo
    comn as k hay que cambiar los 0 por 1 en la parte izquierda de la imagen y ya teniendo

    esta plantilla lo que hay que hacer es pegarla en el cdigo que hemos generado anteriormente
    como se muestra a continuacin:


    Y ya teniendo todo esto lo que nos queda es generar el smbolo del decodificador bcd/7seg
    para poder utilizarlo en el esquemtico, y para eso desde el navegador de proyectos
    generamos nuestro smbolo.



    Ya con el smbolo generado nos queda solamente conexionarlo a los dems smbolos dentro
    del esquemtico.


    As estara el esquema completo del contador BCD/7segmentos.
    Se puede es analizar el diseo para ver su comportamiento con el simulate post-fit.



    Hay que asignar los pines del cpld a los cual queremos que salga la informacin del contador
    bcd-7segmentos.






    Para introducir esos pines desde XILINX hay que crear un fichero con la extensin .ucf , esto
    se hace aadiendo una fuente nueva en el proyecto como se indica a continuacin.



    Al tener el fichero (.ucf) solo haciendo doble clic sobre l nos aparecer el PACE que es un
    programa que contiene xilinx para la asignacin d pines para los cpld etc


    Luego de tener los pines asignados queda hacer los procesos finales para llevar el diseo por
    completo al cpld.

    Los siguientes pasos son:
    1-Snthesize-xst.
    2-Translate:
    Realiza todos los pasos necesarios para convertir los ficheros netlist de entrada, en un formato
    propietario NGD que utiliza una representacin interna de la tecnologa que se est
    empleando.
    3-fit:
    Representa fsicamente el conexionado de los componentes en el CPLD.

    4-gemerate programing file:
    El fit esta vinculado con este paso .Este nos genera el archivo que cargaremos la tarjeta
    TADXC9572 el cual tiene extensin (.JED) mediante el un cable HW-USB con el JTAG.




    Terminado esto lo que queda es cargar el fichero(*.JED) a la tarjeta didctica.

    También podría gustarte