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1. Convertir los siguientes números binarios a decimal, octal, hexadecimal, BCD

natural y código Gray:
a) 10101010
b) 11000110
c) 01010100
2. Convertir los siguientes números decimales a binario, octal, hexadecimal y BCD
natural
a) 126
b) 100
c) 147
3. Convertir los siguientes números a binario, decimal, hexadecimal y BCD natural
a) 1238
b) 7028
c) 128
4. Convertir los siguientes números a binario, decimal, octal y BCD natural
a) 12316
b) BABA16
c) AD016
5. Simplificar por Karnaugh las funciones lógicas siguientes
f1 = ∑ (0,1,2,7)
3

f 2 = ∑ (0,1,2,4)
3

f 3 = abc + ac + bc
6. Simplificar por Karnaugh las funciones lógicas siguientes
f1 = ∑ (0,1,2,3,4,5,6,9)
4

f 2 = ∑ (0,1,2,8,10)
4

f 3 = ∑ (3,6,7,10,11,14)
4

f 4 = ∏ (4,5,7,13)
4

f 5 = ∏ (1,3,5,10,11,12,13,14,15)
4

f 6 = ac + ad + abc + a c d
7. Simplificar por Karnaugh las funciones lógicas siguientes
f1 = ∑ (0,1,2,3,4,18,19,20,21,22,23,26,27)
5

f 2 = ∏ (4,5,6,7,12,13,20,21,22,23,24,25,26,28,29)
5
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8. Simplificar por Karnaugh las funciones lógicas siguientes

f1 = ∑ (0,2,3,9,11) + ∆ (4,10)
4 4

f 2 = ∑ (4,6,11) + ∆ (5,7,13,15)
4 4
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1. Determine la función lógica simplificada que realiza el circuito de la figura. Tenga

en cuenta que las señales de mayor peso son las que tienen la numeración más alta.
Todas las entradas y salidas son activas por nivel alto.

2. Determine la función lógica simplificada que realiza el circuito de la figura. Tenga

en cuenta que las señales de mayor peso son las que tienen la numeración más alta.
Todas las entradas y salidas son activas por nivel alto.

3. Determine la función lógica simplificada que realiza el circuito de la figura. Tenga

en cuenta que las señales de mayor peso son las que tienen la numeración más alta.
Todas las entradas y salidas son activas por nivel alto.
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4. En la figura se muestra el esquema de un decodificador de 2 a 4, con salidas activas

por nivel bajo, y con entrada de habilitación (EN) activa por nivel bajo. Utilizando
exclusivamente este componente, construya un decodificador de 4 a 16, con salidas
activas por nivel bajo, y con entrada de habilitación (EN) activa por nivel bajo. En el
decodificador tenga en cuenta que la entrada de mayor peso es la S1 y la salida de
mayor peso es la Q3.

5. El circuito de la figura realiza una función lógica S empleando un decodificador de

3 a 8 con salidas activas a nivel alto y dos puertas NOR. Se pide:
a) Obtenga la tabla de verdad de la función S.
b) Realice la función S empleando el mismo decodificador y una sola puerta lógica,
del tipo que resulte más sencillo.

0
S
1
2
a
Dec. 3
b
3a8 4
c
5
6
7
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6. Se tienen dos números X e Y ambos de 3 bits sin signo que se quieren comparar
para determinar si A>B. Dibuje el esquema de un circuito que realice esta
comparación utilizando un sumador de 4 bits como el de la figura y puertas lógicas.

7. Dadas las funciones:

F1(a, b, c, d ) = ∑ (0,6,7,10) + ∆ (2,4,8)

4 4

F 2(a, b, c, d ) = a (b ⊕ c) + d (b + c)
se pide:

a) Obtener una expresión lógica simplificada de F1 en forma de suma de productos

b) Obtener una expresión lógica simplificada de F2 en forma de productos de sumas
c) Realizar F1 con puertas NAND de 2 entradas exclusivamente
d) Realizar F2 con un multiplexor de 3 entradas de selección y las puertas lógicas
adicionales que estime necesarias.

8. Dada la función lógica:

f (a , b, c, d ) = (a + b) ⊕ (bcd)
se pide:
a) Obtenga las formas canónicas de la función, indicándolas en forma abreviada.
b) Obtener una expresión lógica simplificada de la función en forma de suma de
productos.
c) Obtener una expresión lógica simplificada de la función en forma de producto de
sumas.
d) Realice la función sólo con puertas NAND de 2 entradas.
e) Realice la función con un multiplexor de 2 entradas de selección y el menor número
posible de puertas lógicas adicionales.

9. Dada la función lógica

f(a, b, c, d, e) = Σ(0, 1, 2, 3, 7, 8, 9, 10, 11, 12, 16, 18, 23, 24, 26, 28)

se pide:
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a) Obtenga una expresión simplificada de la función en forma de suma de productos

b) Obtenga una expresión simplificada de la función en forma de producto de sumas
c) Realizar el circuito utilizando sólo puertas NAND de 3 entradas
d) Realizar el circuito utilizando sólo puertas NOR de 3 entradas
e) Realizar el circuito sólo con multiplexores de 4 entradas de datos y 2 entradas de
selección e inversores

10. El código progresivo de Johnson, estudiado en clase, viene dado por la tabla que se
muestra a continuación.

x3 x2 x1 x0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 1
3 0 1 1 1
4 1 1 1 1
5 1 1 1 0
6 1 1 0 0
7 1 0 0 0

Sobre este código, se pide:

a) Realizar el circuito que tome como entrada 4 bits y determine si estos forman un
código válido o no.
a) utilizando sólo puertas NOR de 3 entradas
b) con un multiplexor de 3 entradas de selección y 8 entradas de datos, e inversores
b) Realizar un circuito que convierta un valor en código Johnson y obtenga su
equivalente en código BCD natural (Nota: considere que en la entrada del circuito
siempre hay un valor válido en código Johnson, ya que, en caso contrario se
detectaría con el circuito realizado en el apartado anterior)
a) con puertas lógicas AND, OR e inversores
b) con un decodificador DM74LS138 como el de la hoja de catálogo que se
incluye, y puertas lógicas

11. Un sistema de medida de posición consta de 4 sensores fijos (S3 a S0) y un foco
luminoso que se asienta sobre el elemento móvil. Los sensores devuelven un valor
lógico alto (1) cuando reciben la luz del foco. Se pretende diseñar un circuito que
devuelva el valor de la posición, de acuerdo con las siguientes características:
• Si se ilumina un sólo sensor, la posición es el número de orden del sensor
• Si se iluminan dos sensores contiguos, se considerará que la posición es el
promedio de los valores de los dos sensores
• No se puede dar ningún otro caso. Los casos en que no haya ningún sensor
iluminado, o haya más de dos sensores iluminados, o haya dos sensores
iluminados pero no sean contiguos, se considerarán imposibles por construcción.
Como ejemplo, se muestra a continuación el valor devuelto por el conjunto por los
sensores en varios casos:
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S3 S2 S1 S0 Valor decimal Valor binario

0 0 1 0 1 01.0
0 0 1 1 0.5 00.1
1 1 0 0 2.5 10.1
0 1 1 1 Imposible
0 0 0 0 Imposible

Se pide:
a) Obtener las expresiones lógicas simplificadas de dicho circuito
b) Realizar el circuito sólo con puertas NAND de 2 entradas
c) Realizar el circuito con un decodificador MM74HC154 y puertas lógicas
d) Suponga ahora que existe una entrada adicional A que indica la intensidad del foco
luminoso y una salida adicional E que indica si se ha obtenido un error en la lectura
(el valor leído es imposible). Con la intensidad normal (A=1), el sistema funciona
como se ha descrito anteriormente, pero con la intensidad baja (A=0), el sistema está
calibrado de tal forma que es imposible que se active más de un sensor a la vez.
Obtenga la expresión lógica simplificada de E para este caso.
e) Realice el circuito del apartado d) a partir de un multiplexor de 8 entradas de datos y
3 entradas de selección, y puertas lógicas

12. En algunos juegos con baraja española clásica de 40 cartas, como el tute, la
puntuación asociada a cada carta es la siguiente:

1 (As) 11
3 10
10 (Sota) 2
11 (Caballo) 3
12 (Rey) 4
2, 4, 5, 6, 7 0
Se pide:
a) Suponiendo que las cartas están codificadas en binario natural, realizar un circuito
que, dada una carta, obtenga su puntuación
1) Obtener las expresiones lógicas simplificadas de dicho circuito
2) Realizar el circuito sólo con puertas NAND de 2 entradas
3) Realizar el circuito con un decodificador MM74HC154 y puertas lógicas
b) Suponiendo ahora que las cartas están codificadas en BCD natural, realizar un
circuito que determine si un valor dado de dos dígitos BCD corresponde a una carta
o no
1) Obtener las expresiones lógicas simplificadas de dicho circuito
2) Realizar el circuito sólo con multiplexores de 4 entradas de datos y 2 entradas de
selección
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13. Dada la función lógica

f(a, b, c, d, e) = Σ(0, 1, 2, 3, 6, 7, 8, 9, 10, 13, 15, 17, 19, 21, 23, 28, 29, 30)
se pide:

a) Obtenga una expresión simplificada de la función en forma de suma de

productos
b) Obtenga una expresión simplificada de la función en forma de producto de
sumas
c) Realice el circuito utilizando sólo puertas NOR de 3 entradas
d) Realice el circuito con un decodificador MM74HC154, como el de la hoja de
catálogo que se incluye, un multiplexor y puertas lógicas, de la siguiente forma.
En primer lugar, utilice el decodificador para obtener los cofactores con respecto
a a, f(0, b, c, d, e) y f(1, b, c, d, e). Después utilice el multiplexor para obtener la
función f según la conocida fórmula de expansión:
f(a, b, c, d, e) = ā f(0, b, c, d, e) + a f(1, b, c, d, e)

14. Dados los siguientes números binarios de 8 bits

a=10010011
b=01010111

efectúe las operaciones que se indican y determine el valor decimal del resultado, en
los casos siguientes:

a) c=a+b, suponiendo que a, b y c son números sin signo

b) c=a-b, suponiendo que a, b y c son números sin signo
c) c=a+b, suponiendo que a, b y c son números con signo en complemento a 2
d) c=a-b, suponiendo que a, b y c son números con signo en complemento a 2

Indique en cuales de los casos anteriores existe desbordamiento y por tanto no se

puede representar el resultado c con 8 bits.

15. Realizar las conversiones siguientes

a) 100410 a binario natural y hexadecimal
b) 1101001002 a BCD
c) 1101001002 a decimal, suponiendo que el número dado viene expresado en
convenio de complemento a 2

16. Responda a las siguientes preguntas:

a) Represente el número 45910 en Octal, Hexadecimal y código BCD natural
b) Represente los números A=+43 y B=-36 en complemento a 2 con 8 bits
c) Realice la operación A+B en complemento a 2 con 8 bits. Indique si se produce
desbordamiento al realizar la operación anterior. Razone su respuesta
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17. Si A = 53 y B = -39. Se pide:

a) Represente A en binario natural, Octal, Hexadecimal y código BCD
b) Exprese A y B en complemento a uno y en complemento a dos con 7 bits
c) Realice la operación B-A en complemento a dos con 7 bits
d) Indique si se produce overflow en el apartado anterior. ¿Cómo se podría
solucionar este problema? Justifique sus respuestas

18. Sean A = AB 16 y B = +98 10 . Se pide:

a) Represente A en binario y en octal
b) Determine cuál es el valor decimal de A, en los siguientes casos
1) Si se interpreta como un valor sin signo
2) Si se interpreta como un valor en signo-magnitud
3) Si se interpreta como un valor en complemento a 1
4) Si se interpreta como un valor en complemento a 2
c) Interpretando A como un valor en complemento a 2, realice en binario las
operaciones A+B y A-B. Indique si se produce desbordamiento en alguna de
estas operaciones, justificando la respuesta.
d) ¿Qué hace el circuito denominado sumador total? Describa su tabla de verdad y
dibuje un esquema con puertas lógicas
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1. Dado el circuito secuencial de la figura, dibuje un cronograma indicando las formas

de onda que se obtendrían en Q0, Q1, Q2 y Q3.

Notación:
C: Entrada de reloj, activa por flanco de subida
S: Entrada asíncrona de puesta a 1
R: Entrada asíncrona de puesta a 0

2. Dado el circuito secuencial de la figura, dibuje un cronograma indicando las formas

de onda que se obtendrían en Q0, Q1, Q2 y Q3.

Notación:
C: Entrada de reloj, activa por flanco de subida
S: Entrada asíncrona de puesta a 1
R: Entrada asíncrona de puesta a 0
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3. Dado el circuito secuencial de la figura, dibuje un cronograma indicando las formas

de onda que se obtendrían en Q0, Q1, Q2.

Notación:
C: Entrada de reloj, activa por flanco de subida
S: Entrada asíncrona de puesta a 1
R: Entrada asíncrona de puesta a 0

4. Complete el cronograma adjunto para el circuito de la figura

TFF
PRN Q1
T Q

CLRN XOR DFF

T1 PRN OUTPUT
D Q Q2
RESET INPUT
VCC inst5

DFF CLRN
PRN Q0 Q2
A INPUT
VCC D Q

CLRN
D0
RESET

CLK INPUT
VCC
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5. Complete el cronograma adjunto para el circuito de la figura.

Nota aclarativa:
- Q0 es la salida de un biestable T activo por flanco de subida
- Q1 es la salida de un biestable D activo por flanco de subida
- Q2 y Q3 son las salidas de biestables D activos por nivel alto
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6. Se trata de diseñar un contador síncrono que cuenta consecutivamente en binario

ascendente y descendente, según la secuencia 0, 1, 2, 3, 2, 1, 0, 1, 2, ... El contador
debe disponer de una entrada de Clear asíncrona que inicialice la cuenta a 0. Se
pide:
a) Dibuje el diagrama de estados del circuito. ¿Cuantos biestables se necesitan?
b) Realice el diseño utilizando puertas lógicas y biestables D
c) Realice el diseño a partir del contador síncrono DM74ALS169B. Puede añadir
las puertas lógicas y biestables que considere oportunos (se recomienda utilizar
un biestable para almacenar el sentido de cuenta). Conecte todas las entradas a
las señales o valores apropiados.

7. Se trata de diseñar un contador síncrono de 4 bits “supersticioso”, que cuenta en

binario ascendente saltándose el número 13 (es decir, que de 12 pasa a 14). El
contador debe disponer de una entrada de Clear asíncrona que inicialice la cuenta a
0. Realice el diseño de las dos formas siguientes:
a) Utilizando puertas lógicas y biestables T
b) Utilizando el contador síncrono cuyas características se muestran a continuación
y las puertas lógicas que considere oportunas. Conecte todas las entradas a las
señales o valores apropiados para obtener el contador síncrono ascendente
“supersticioso” descrito anteriormente.
8. Utilizando las puertas lógicas y biestables del tipo que estime más conveniente:
a) dibuje el esquema de un contador síncrono ascendente que divida una frecuencia
de entrada por 16
b) modifique el esquema del apartado anterior para que la frecuencia se divida por
12
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9. Se trata de diseñar un contador síncrono ascendente de 3 bits, con las siguientes

características:
• Existe una entrada de modo (M) que determina si la cuenta se realiza en código
binario natural (M=0) o en código Gray (M=1). Así, si el estado de la cuenta es
001, el estado siguiente será 010 para M=0, o 011 para M=1.
• Existe una entrada de inicialización asíncrona (C) que se activa por nivel bajo y
que pone el estado del contador a 1. Nótese que el código del 1 es el mismo en
ambos códigos (001)
• La cuenta se realizará exclusivamente entre los números 1 y 6, de forma que al
llegar al 6 continúa por el 1.
Se pide:
a) Dibuje el diagrama de transición de estados del circuito según el modelo de
Moore
b) Realice el diseño del circuito, utilizando biestables T y puertas lógicas. (Nota:
las expresiones lógicas complejas pueden dejarse indicadas, no es necesario
dibujar el diagrama de puertas lógicas)
c) Suponga que, por una inicialización incorrecta, el circuito que ha diseñado como
solución se encuentra erróneamente en el estado 000. ¿Cual sería el estado
siguiente para cada valor de M?

10. Diseñe un cronómetro digital utilizando contadores síncronos como el que se

describe debajo y puertas lógicas. El cronómetro deberá tener las siguientes entradas
y salidas:
Entradas:
CLK: Entrada de reloj que se conecta a una fuente de onda cuadrada de 1Hz
RESET: Puesta a 0 del cronómetro
EN: Habilitación del cronómetro (el cronómetro cuenta los segundos y minutos
mientras EN = 1 y se para, conservando el tiempo, mientras EN = 0)
Salidas:
S5 S4 S3 S2 S1 S0: Valor de los segundos en binario
M5 M4 M3 M2 M1 M0: Valor de los minutos en binario

Las características del contador síncrono que puede utilizar son las siguientes:

CLK CLEAR LD EN D C B A QD QC QB QA CO
X 1 X X X X X X 0 0 0 0 0
↑ 0 1 X d c b a d c b a 0
↑ 0 0 0 X X X X Mantiene estado 0
↑ 0 0 1 X X X X Cuenta ascendente 0*
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* La salida CO (Carry Out) se activa sólo en el estado de cuenta Q=1111 si el contador

está habilitado (EN =1)

11. Diseñe un detector de secuencia que tiene una entrada A y una salida S. La salida S
se activa (S=1) cuando la entrada A vale 0 durante tres ciclos consecutivos de reloj,
manteniéndose activa hasta que la entrada A valga 1 durante tres ciclos consecutivos
de reloj. El circuito se debe poder inicializar al estado de salida inactiva mediante
una entrada de RESET.

Ejemplo:
A: 0100100011010100111001001
S: 0000000111111111110000000

Se pide:
d) Dibuje el diagrama de transición de estados del circuito según el modelo de Mealy
e) Realice el diseño del circuito, utilizando biestables T y puertas lógicas. Dibuje el
esquema del circuito (Nota: las expresiones lógicas complejas pueden dejarse
indicadas, no es necesario dibujar el diagrama de puertas lógicas)
f) Realice el diseño del circuito utilizando biestables D, puertas lógicas y un
decodificador 74HC154 como el de la hoja de catálogo que se adjunta

12. Utilizando un biestable D activo por flanco de subida y puertas lógicas, realice un
biestable que tenga el funcionamiento dado por la tabla siguiente:

CLK A B C Q
↑ 0 0 X Mantiene estado
↑ 0 1 X Cambia estado
↑ 1 X 0 0
↑ 1 X 1 1

Se pretende realizar el circuito de control de un semáforo. Además de las entradas de

reloj (CLK) y Clear, el circuito tiene una entrada de bloqueo activa por nivel alto (B) y
tres salidas activas por nivel alto denominadas respectivamente R (rojo), V (verde) y A
(amarillo).
Mientras la entrada B esté inactiva, el semáforo debe de realizar indefinidamente la
siguiente secuencia de colores :
- 2 ciclos de reloj en ROJO
- 2 ciclos de reloj en VERDE
- 1 ciclo de reloj en AMARILLO

Si se activa la entrada B, el semáforo se pondrá en ROJO. Al desactivarse la entrada B,

se comenzará de nuevo la secuencia.
Cuando se activa la señal Clear, el semáforo se pondrá en ROJO de forma asíncrona.
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B R

V
CLK
A
Clear

Se pide:
a) Describa la máquina de estados del circuito utilizando el modelo de Moore
b) Realice el controlador utilizando biestables de tipo D con entrada de Clear y puertas
lógicas.
c) Implemente el circuito anterior utilizando un registro de desplazamiento, el cual
funcionará como contador de estados, y puertas lógicas. Se recomienda realizar el
diseño en 2 fases:
• Realice el diseño sin considerar la entrada B
• Añada la entrada B al diseño, de forma que se pase al estado ROJO cuando esta
señal se active.

13. Dibujar el diagrama de estados de un circuito que detecte la secuencia 10x1 en una
entrada serie. El valor x significa ‘0’ o ‘1’ indiferentemente. La salida debe valer ‘0’
durante todo el tiempo y ‘1’ si los últimos cuatro bits recibidos en la entrada se
corresponden con la secuencia dada.
Ejemplo
Entrada: 0 0 0 1 0 0 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0
Sadlida: 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0

14. Diseñe un contador síncrono descendente que cuenta de 5 hasta 0 (del 0 volvería a
pasar al 5). El contador debe tener entrada de habilitación(ENABLE), y salida FIN
que indica cuando el contador llega al estado 0. El estado inicial es 5.
En el diseño del circuito se utilizarán biestables T.
Realice los siguientes pasos
a) Diagrama de estados
b) Tabla de transiciones
c) Funciones simplificadas de transición de estados y de salida
d) Esquema del circuito
15. Se quiere diseñar un contador ascendente de 3 bits, con una entrada A que funciona
de la manera siguiente:
a) Si A = 0, el contador se salta el 3 y el 5
b) Si A = 1, el contador se salta el 4 y el 5
El contador debe tener salida de acarreo COUT.
Se pide:
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a) Dibuje el Diagrama de Transición de Estados del contador. ¿Es una máquina de

Moore o de Mealy?
b) Diseñe el contador utilizando biestables T
16. En la figura se muestra un circuito secuencial constituído por un codificador con
prioridad y dos biestables D.
a) Describa la tabla de verdad del codificador con prioridad, teniendo en cuenta
que la prioridad mayor corresponde a las entradas de mayor índice.
b) Dibuje el diagrama de estados correspondiente al circuito mostrado. ¿Se trata de
una máquina de Moore o de Mealy? (Razone la respuesta)

A D3 D Q Q1
C1
D2
C
D1
C0
D0 Q0
D Q

clk reset
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1. Dibuje el esquema de transistores de una puerta lógica que realice la función lógica
______
f = ab(c+d)

a) en tecnología NMOS
b) en tecnología CMOS

2. El circuito que aparece en la figura pertenece a la familia pseudo-NMOS. Responda

las siguientes cuestiones:

a) Indique el tipo de cada transistor.

b) Averigüe el estado de cada transistor, en cuanto a si conduce o no
(activo/cortado), para cada una de las posibles combinaciones de las señales de
entrada A, B y C.
c) Indique cuál es la función lógica Y que implementa el circuito, a partir de las
variables lógicas A, B y C.
d) Diseñe una puerta CMOS que implemente la misma función lógica.
e) ¿Qué ventaja(s) piensa que tiene la puerta pseudo-NMOS frente a la CMOS? ¿Y
qué desventaja(s)? Razone la respuesta

3. En la figura se muestra una puerta lógica realizada en tecnología NMOS. Se pide:

a) Determine la función lógica que realiza el circuito
b) Dibuje el esquema de transistores de un circuito CMOS que realice la misma
función lógica
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Vcc

B C
A
D

4. Sobre la estructura PAL de la figura, marque con una X las conexiones necesarias
para realizar un sumador total.
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5. Se pretende generar una señal periódica senoidal con un circuito digital y un

convertidor Digital/Analógico, como se muestra en la figura. Para ello se dispone
una memoria ROM externa de 512x12, en la que se ha almacenado la tabla de la
función seno para el primer cuadrante (entre 0 y π/2) , concretamente

210 * Seno(π/2 *A/256) A ∈[0, 256]

siendo A la dirección de memoria ROM.

Nótese que el valor máximo es 210 = 010000000000, el cual se alcanza para A=256.
El circuito debe leer la memoria de forma iterativa y generar la salida DOUT
periódicamente para los cuatro cuadrantes.

Las entradas y salidas del circuito son las siguientes:

CLK: Señal de reloj
Reset: Señal de inicialización asíncrona
A: Dirección de memoria de 9 bits
D: Dato proporcionado por la memoria (12 bits)
DOUT: Dato de salida al conversor en complemento a 2 (12 bits)

Se pide:
a) Dibuje un diagrama de bloques del circuito indicando claramente:
1. Los componentes utilizados. Puede utilizar cualquiera de los
componentes digitales estudiados durante el curso o variaciones de los
mismos. No es necesario implementar los componentes
2. Las señales utilizadas. Describa la función de cada una de ellas
3. Si en el circuito utiliza alguna máquina de estados, describa su diagrama
b) Si el reloj CLK tiene una frecuencia f, ¿cuál será la frecuencia de la señal
senoidal generada? Razone cómo modificaría el diseño anterior para permitir
que la frecuencia de la señal generada pueda ser variable y configurable
externamente.
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6. Test

1. Entre las memorias RAM:

a) La DRAM es volátil y la SRAM no.
a) La DRAM se puede escribir y la SRAM no.
b) La DRAM requiere refresco dinámico y la SRAM requiere refresco estático.
c) La DRAM requiere refresco y la SRAM no.

2. La última posición de una memoria de 16Kx12 es:

a) 7FFFH
b) 3FFFH
c) 3000H
d) 8000H

3. Una FPGA de SRAM es:

a) Reprogramable y volátil
b) Reprogramable, pero no volátil
c) No reprogramable y volátil
d) No reprogramable y no volátil

4. Una memoria Flash es:

a) una memoria reprogramable mediante fusibles
b) una memoria programable por luz UV
c) una memoria reprogramable electricamente
d) una memoria no reprogramable

5. Un dispositivo lógico programable tipo PAL implementa una suma de productos en

la que:
a) La suma es fija y los productos son programables.
b) La suma es programable y los productos son fijos.
c) Tanto la suma como los productos son programables.
d) Ninguna de las anteriores.

6. En una PAL, una salida de polaridad programable

a) Incorpora un biestable para poder realizar circuitos secuenciales
b) Incorpora un buffer triestado para utilizar la salida también como entrada
c) Permite poner el biestable de salida a 0 o a 1
d) Da más flexibilidad, porque permite negar la salida

7. Un dispositivo lógico programable tipo PAL implementa una suma de productos en

la que:
a) La suma es fija y los productos son programables.
b) La suma es programable y los productos son fijos.
c) Tanto la suma como los productos son programables.
d) Ninguna de las anteriores.
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Electrónica Digital
Ejercicios

8. Los dispositivos programables que tienen mayor capacidad son:

a) Las PLAs
b) Los CPLDs de fusibles
c) Las FPGAs de SRAM
d) Las FPGAs de antifusibles

9. Una LUT es:

a) Un tipo de memoria RAM
b) Un tipo de memoria ROM
c) Una memoria que se utiliza para almacenar la tabla de verdad de una función
lógica
d) Un tipo de dispositivo programable

10. Un transistor PMOS (MOSFET tipo P)

a) Conduce si la tensión de puerta (G) es mayor que la de drenador (D)
b) Conduce si la tensión de puerta (G) es mayor que la de fuente (S)
c) Conduce si la tensión de puerta (G) es de nivel alto
d) Conduce si la tensión de puerta (G) es de nivel bajo

11. Señale la puerta lógica que realiza el circuito CMOS de la figura

A B
a) AND
b) OR
c) NAND S
d) NOR A

12. La tensión de alimentación en un circuito TTL B

a) es de 5V
b) puede variar entre 1V y 15 V
c) puede variar entre 15 V y -15 V
d) depende de VDD

13. La principal ventaja de un circuito CMOS frente a un circuito TTL es

a) El circuito CMOS permite mayor tensión de alimentación
b) El circuito CMOS tiene menor consumo
c) El circuito CMOS tiene mayor fanout
d) El circuito CMOS es más barato

14. El margen de ruido es:

a) La diferencia entre la tensión de salida y la tensión de entrada admisible en una
puerta lógica
b) La diferencia entre la tensión de alimentación y la tensión de entrada admisible
en una puerta lógica
c) La diferencia entre la tensión de alimentación y la tensión de salida admisible en
una puerta lógica
d) Ninguna de las anteriores