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    VHDL 2

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    Luís David LDMA
    Este documento contiene las instrucciones para una tarea de diseño de circuitos digitales en VHDL. Se pide simular y verificar el código VHDL de varias figuras en diferentes documentos y comentar sobre la funcionalidad y estilo de código de algunas figuras dadas. También se pide crear entidades VHDL para un decodificador binario y uno tres a ocho usando el primero.

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    UNMSM

    FACULTAD DE INGENIERÍA
    ELECTRÓNICA,ELÉCTRICA Y
    TELECOMUNICACIONES
    APELLIDOS Y NOMBRES MATRÍCULA
     MERJILDO ALANIA LUÍS DAVID 17190122
     CURSO TEMA
    CIRCUITOS DIGITALES
    DISEÑO DE VHDL DE CIRCUITOS
    DIGITALES
    TAREA N° FECHAS NOTA
    2 ENTREGA 02-07-19
    HORARIO PROFESOR
    Martes 2-6pm ING. ALARCON MATUTTI RUBEN
    2019-1
    DISEÑOS OBLIGATORIOS:
    De las siguientes preguntas, diseñar en VHDL como mínimo CUATRO y hacer su correspondiente código y simulación en VHDL.
    A) Simular y verificar el código VHDL de la FIG. 5.23 de la página 282 (documento VHDL-2.pdf)
    SIMULACIÓN
    B) Simular y verificar el código VHDL de la FIG. 5.25 de la página 284 (documento VHDL-2.pdf)

    Simulación

    C)Simular y verificar el código VHDL de la FIG. 5.28 de la página 288 (documento VHDL-2.pdf)
    E) Simular y verificar el código VHDL de la FIG. 6.37 de la página 349 (documento VHDL-3.pdf)
    Simulación
    F) Simular y verificar el código VHDL de la FIG. 6.46 de la página 357 (documento VHDL-3.pdf)
    Simulación
    G) Simular y verificar el código VHDL de la FIG. 6.47 de la página 358 (documento VHDL-3.pdf)
    Considere el código de VHDL de la figura P5.2. Dada la relación entre las señales IN y OUT, ¿cuál es la funcionalidad del circuito descrito por el código?
    Comente si este código constituye o no un buen estilo para la funcionalidad que representa.
    LIBRARY ieee ;
    USE ieee.std logic 1164.all ; 

    ENTITY problem IS
    PORT ( Input : IN STD LOGIC VECTOR(3 DOWNTO 0) ; 

    Output : OUT STD LOGIC VECTOR(3 DOWNTO 0) ) ; END problem ; 

    ARCHITECTURE LogicFunc OF problem IS BEGIN 

    WITH Input SELECT
    Output􏰆􏰆 ”0001” WHEN ”0101”, 

    END LogicFunc ; 

    Figura P5.2

    ”0010” WHEN ”0110”, ”0011” WHEN ”0111”, ”0010” WHEN ”1001”, ”0100” WHEN ”1010”, ”0110” WHEN ”1011”, ”0011” WHEN ”1101”, ”0110” WHEN ”1110”, ”1001” WHEN 
    ”1111”, ”0000” WHEN OTHERS ; 
    LIBRARY ieee ;
    USE ieee.std logic 1164.all ; USE ieee.std logic unsigned.all ; 

    ENTITY BCD IS
    PORT ( X, Y : IN STD LOGIC VECTOR(3 DOWNTO 0) ; 

    S : OUT STD LOGIC VECTOR(4 DOWNTO 0) ) ; 

    END BCD ; 

    ARCHITECTURE Behavior OF BCD IS
    SIGNAL Z : STD LOGIC VECTOR(4 DOWNTO 0) ; SIGNAL Adjust : STD LOGIC ; 

    BEGIN
    Z 􏰆􏰆 (’0’ & X) 􏰆 Y ;
    Adjust 􏰆􏰆 ’1’ WHEN Z 􏰆 9 ELSE ’0’ ; S􏰆􏰆 Z WHEN (Adjust 􏰆’0’) ELSE Z 􏰆6 ; 

    END Behavior 

    Considere el código de VHDL de la figura P6.2. ¿Qué tipo de circuito repre- senta? Comente si el estilo de código usado es una buena elección para el
    circuito que representa.

    LIBRARY ieee ; 

    USE ieee.std logic 1164.all ; 

    ENTITY problem IS
    PORT ( w : IN STD LOGIC VECTOR(1 DOWNTO 0) ; 

    En : IN STD LOGIC ; 

    y0,y1,y2,y3 : OUT STD LOGIC); END problem ; 

    ARCHITECTURE Behavior OF problem IS BEGIN 
    PROCESS (w, En) BEGIN 

    y0 􏰆􏰆 ’0’ ; y1 􏰆􏰆 ’0’ ; y2 􏰆􏰆 ’0’ ; y3 􏰆􏰆 ’0’ ; IF En ’1’ THEN 

    IF w􏰆 ”00” THEN y0􏰆􏰆 ’1’ ; ELSIF w􏰆 ”01” THEN y1􏰆􏰆 ’1’ ; ELSIF w􏰆 ”10” THEN y2 􏰆􏰆’1’ ; ELSE y3 􏰆􏰆 ’1’ ;


    END IF ; 

    END IF ; END PROCESS ; 

    END Behavior ; 

    19. Cree una entidad de VHDL llamada if2to4 que represente un decodificador bi- nario que use una instrucción if-then-else. Cree una segunda
    entidad llamada h3to8 que represente el decodificador binario tres a ocho de la figura 6.17, con dos instancias de la entidad if2to4.

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