Laboratorio N°1

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
(Universidad del Perú, Decana de América)
LABORATORIO N°1
▪ Curso: Micro/nano Sistemas Electrónicos
▪ Docente: Ing. Alarcón Matutti Rubén
▪ Alumno: Vicuña Quispe Brayan
▪ Código: 15190029
▪ Tema: Layout de transistores MOS
▪ Ciclo: 2021 - I
PARTE A
Desarrollo:
• TRANSISTOR N-MOS:
GATE
DRAIN SOURCE
1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los terminales
del transistor n-mos(drain, source, gate, bulk) en su layout del transistor, muestre las
ecuaciones del transistor en la zona de corte, lineal, saturación. Interprete el layout
realizado por usted.
Para el diseño del NMOS, primero se coloca el material tipo N-difusión(VERDE) y sobre
el material tipo P que por defecto es la parte negra que va conectada a tierra, luego
colocaremos el material de Polisilicio(ROJO) el cual estará conectado a fuente VDD que
servirá para polarizar el transistor y así lograr que funcione como una compuerta entre
drenador y surtidor compuestas por los extremos del material de N-difusión.
Para VDS muy pequeño: VDS << VGS, VD ~ VS , la expresión (VG - VTO - V(x)) es
prácticamente constante; la tensión aplicada es la misma a lo largo de todo el canal, que
resulta plano, con una distribución de carga uniforme:
Según las ecuaciones de nivel 1 de Shichman Hodges tenemos:
Canal no saturado:
𝑊 𝑉𝐷𝑆
𝐼𝐷 = 𝐾𝑃 (𝑉𝐺𝑆 − 𝑉𝑇𝑂 − ) 𝑉𝐷𝑆 𝐴
𝐿 2
Canal saturado:
𝐾𝑃
𝐼𝐷 = (𝑉 − 𝑉𝑇𝑂 )2 𝐴
2 𝐺𝑆
Ahora reemplazamos los valores obtenidos mediante el programa Microwind que son
W,L,VTO,Kp.
Para el canal no saturado:
𝑉𝐷𝑆
𝐼𝐷 = 1.4956𝑥10−3 (𝑉𝐺𝑆 − 0.45 − ) 𝑉𝐷𝑆 𝐴
2
Para el canal saturado:

𝐼𝐷 = 0.15(𝑉𝐺𝑆 − 0.45)2 𝑥10−3 𝐴
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

vista 3D, identifique los parámetros de dimensiones en su layout.
❖ Características estáticas
❖ Comportamiento dinámico
❖ Vista de corte
❖ Vista 3D
3. Muestre la descripción *.cir(spice) del layout, describa el significado de cada línea de la
descripción, identifique las dimensiones W y L del transistor, muestre en el layout la
ubicación de capacidades parásitas del transistor.
Descripción:
• En la primera línea sale la ubicación de guardado del archivo.
• En la tercera línea se describe la tecnología IC.
• En la quinta línea se describe VDD el cual tiene un valor de 2.5 V con referencia a tierra.
• En la sexta línea se describe el valor de Vdrain.
• En la septima línea se describe el valor de Vgate.
• En la línea 10 aparece el nodo designado para Vsource el cual es 2.
• En la línea 11 aparece el nodo designado para Vdrain el cual es 3.
• En la línea 12 aparece el nodo designado para Vgate el cual es 4.
• En la línea 15 aparecen los valores de W y L.
• En la línea 17 aparece C2 que según indica es la capacitancia entre 2(Vsource) y 0(GND)
teniendo un valor de 3.934fF.
• En la línea 18 aparece C3 que según indica es la capacitancia entre 3(Vdrain) y 0(GND)
teniendo un valor de 4.171 fF.
• En la línea 19 aparece C4 que según indica es la capacitancia entre 4(Vgate) y 0(GND)
• En la línea 22 se hace presentación de algunas variables del transistor tipo N, como lo
indica el título de la línea 20, se presentan las variables como: Nivel(1), VTO(Voltaje
umbral)=0.45, KP(Parámetro de transconductancia)=300*10e(-6), se continúa en la línea
23 con los parámetros gamma=0.4 y phi=0.2.
• En la línea 27 se hace presentación de algunas variables del transistor tipo P, como lo
indica el título de la línea 25, se presentan las variables como: Nivel (1), VTO (Voltaje
umbral) =-0.45, KP (Parámetro de transconductancia) =120*10e(-6), se continúa en la
línea 28 con los parámetros gamma=0.4 y phi=0.2, cabe aclarar que este diseño de
transistor es del tipo N por lo que no se utilizarán estos parámetros que son para el tipo P.
• En la línea 29 nos indican que pasaremos a ver los parámetros trascendentales como la
temperatura.
4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando
opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los
parámetros de acuerdo a su layout.
La ecuación en zona de saturación con las condiciones de:
También
Donde:
𝑉𝑡 = 𝑉𝑡𝑜 + 𝐺𝐴𝑀𝑀𝐴 + √𝑃𝐻𝐼 − 𝑉𝐵 − √𝑃𝐻𝐼
5.
Resolviendo:
𝑉𝑡 = 0.45 + 0.4 + √0.2 − 𝑉𝑏 − √0.2 = 0.82𝑉
−6 6.88
𝐼𝑑𝑠 = (300 ∗ 10 ⁄2) (2 − 0.82) = 0.88𝑚𝐴
1.38
Por lo tanto
𝑉𝐷𝑆
𝑅𝐷𝑆 = ⁄𝐼 = 0.82 𝑉⁄0.88𝑚𝐴 = 931.81Ω
𝐷𝑆
PARTE B
Desarrollo:
• Transistor P-MOS
GATE
DRAIN SOURCE
L
1. Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los terminales
del transistor n-mos(drain, source, gate, bulk) en su layout del transistor, muestre las
ecuaciones del transistor en la zona de corte, lineal, saturación. Interprete el layout
realizado por usted.
Para el diseño del tipo P-MOS primero colocamos la capa N Well, luego pondremos el
VDD como fuente de energía, consecuentemente pondremos la capa de polisilicio encima
de la capa N Well para así conseguir la polarización en un transistor tipo P-MOS.
Para VDS muy pequeño: VDS << VGS, VD ~ VS , la expresión (VG - VTO - V(x)) es
prácticamente constante; la tensión aplicada es la misma a lo largo de todo el canal, que
resulta plano, con una distribución de carga uniforme:
Según las ecuaciones de nivel 1 de Shichman Hodges tenemos:
Canal no saturado:
𝑊 𝑉𝐷𝑆
𝐼𝐷 = 𝐾𝑃 (𝑉𝐺𝑆 − 𝑉𝑇𝑂 − ) 𝑉𝐷𝑆
𝐿 2
Canal saturado:
𝐾𝑃
𝐼𝐷 = (𝑉 − 𝑉𝑇𝑂 )2
2 𝐺𝑆
Ahora reemplazamos los valores obtenidos mediante el programa Microwind que son
W,L,VTO,Kp.
Para el canal no saturado:
𝑉𝐷𝑆
𝐼𝐷 = 0.54𝑥10−3 (𝑉𝐺𝑆 − 0.45 − ) 𝑉𝐷𝑆 𝐴
2
Para el canal saturado:

𝐼𝐷 = 60(𝑉𝐺𝑆 − 0.45)2 𝑥10−6 𝐴
2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

vista 3D, identifique los parámetros de dimensiones en su layout.
❖ Características estáticas
❖ Comportamiento dinámico
❖ Vista de corte
❖ Vista 3D
3. Muestre la descripción *.cir(spice) del layout, describa el significado de cada línea de la

descripción, identifique las dimensiones W y L del transistor, muestre en el layout la
ubicación de capacidades parásitas del transistor.
Descripción:
• En la primera línea sale la ubicación de guardado del archivo.
• En la tercera línea se describe la tecnología IC.
• En la quinta línea se describe VDD con el nodo 1 el cual tiene un valor de 2.5 V con
referencia a tierra.
• En la sexta línea se describe el valor de Vdrain.
• En la sexta línea se describe el valor de Vgate.
• En la línea 10 aparece el nodo designado para Vsource el cual es 3.
• En la línea 11 aparece el nodo designado para Vdrain el cual es 4.
• En la línea 12 aparece el nodo designado para Vgate el cual es 5.
• En la línea 15 aparecen los valores de W y L.
• En la línea 17 aparece C2 que según indica es la capacitancia entre 1(VDD) y 0(GND)
teniendo un valor de 3.048fF.
• En la línea 18 aparece C3 que según indica es la capacitancia entre 3(Vsource) y 0(GND)
• En la línea 19 aparece C4 que según indica es la capacitancia entre 4(Vdrain) y 0(GND)
• En la línea 23 se hace presentación de algunas variables del transistor tipo N, como lo
umbral)=0.45, KP(Parámetro de transconductancia)=300*10e(-6), se continúa en la línea
24 con los parámetros gamma=0.4 y phi=0.2, , cabe aclarar que este diseño de transistor
es del tipo P por lo que no se utilizarán estos parámetros que son para el tipo N.
• En la línea 28 se hace presentación de algunas variables del transistor tipo P, como lo
umbral)=-0.45, KP(Parámetro de transconductancia)=120*10e(-6), se continúa en la línea
29 con los parámetros gamma=0.4 y phi=0.2.
• En la línea 30 nos indican que pasaremos a ver los parámetros trascendentales como la
temperatura.
4. Proponga un procedimiento para hallar la resistencia de conducción del transistor

(cuando opera en la zona de saturación). Considere el modelo de shichman hodges y
asuma los parámetros de acuerdo a su layout.
La ecuación en zona de saturación con las condiciones de:
También
Donde:
𝑉𝑡 = 𝑉𝑇𝑂 + 𝐺𝐴𝑀𝑀𝐴 + √𝑃𝐻𝐼 − 𝑉𝐵 − √𝑃𝐻𝐼
Resolviendo:
𝑉𝑡 = −0.45 + 0.4 + √0.2 − 𝑉𝑏 − √0.2 = −0.05𝑉
−6 5.63
𝐼𝑑𝑠 = (120 ∗ 10 ⁄2) (2 + 0.05)2 = 1.36𝑚𝐴
1.25
Por lo tanto:
|𝑉𝐷𝑆 |
𝑅𝐷𝑆 = ⁄𝐼 = 0.05⁄1.36𝑚𝐴 = 36.765Ω
𝐷𝑆

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▪ Curso: Micro/nano Sistemas Electrónicos

▪ Docente: Ing. Alarcón Matutti Rubén

▪ Alumno: Vicuña Quispe Brayan

▪ Tema: Layout de transistores MOS

Para el canal saturado:

2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

Para el canal saturado:

2. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte,

3. Muestre la descripción *.cir(spice) del layout, describa el significado de cada línea de la

4. Proponga un procedimiento para hallar la resistencia de conducción del transistor

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