Solución Del Punto 4 Del Taller de VHL

Punto 1
Deduzca la implementación interna (mediante compuertas lógicas) de un codificador 4-2.

Implemente el código en VHDL usando arquitectura de flujo de datos y simule.
i3 i2 i1 i0 y1 y2 g0
1 1 1 1 x x 1
1 0 0 0 1 1 1
0 1 0 0 1 0 1
0 0 1 0 0 1 1
0 0 0 1 0 0 1
Como se puede observar las imágenes de simulación, se cumple lo planteado y que se interpreta
en él, teniendo en cuenta la tabla de verdad, ya que la entrada con más peso es la i_3
Punto 2
Deduzca la implementación interna (mediante compuertas lógicas) de un decodificador 2- 4.

Implemente el código en VHDL usando arquitectura de flujo de datos y simule.
E_0 E_1 S_0 S_1 S_2 S_3

0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Teniendo en cuenta los resultados, se comprueba que aplicando la tabla de verdad se cumple con
lo requerido en el punto.
Punto 3
Se requiere un programa en VHDL de un circuito decodificador de 2 a 4, según se muestra en el

siguiente diagrama. Utilice estructuras del tipo if-then-elsif.
E A B Y_0 Y_1 Y_2 Y_3

N
1 x x 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
Utilizando la estructura, se desarrolla bien el ejercicio implementando la tabla de verdad y
corroborando cada uno de los valores que se representan en ello
Solución del punto 4 del taller de vhl
Diseñe un programa de un multiplexor de 1 bit con ocho entradas como el que se ilustra en la
figura siguiente. Implemente el algoritmo con base en la tabla de verdad adjunta.
Para la solución de este punto usamos un 74151 que es fue el mas parecido y personalmente para
mi grupo fue el mejor multiplexor para diseñar el circuito , también usamos las logicstate para
poder usar los 0 y 1 y para mostrar los resultados usamos una logicprobe (big) la nos servirá la
para la tabla de la verdad que se formara con la tabla ya dad en el inciso b
Aquí se muestra la tabla la cual salió en parte de la tabla de la verdad del inciso b y con los
resultados de la simulación
A2 A1 A0 Y(SALIDA)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
6 ¿Qué hace el siguiente circuito suponiendo que X = (x2, x1, x0) y Y = (y2, y1, y0) son números
enteros codificados en complemento a 2? Utilice una simulación del circuito para justificar su
respuesta. (Puede usar proteus, logisim o cualquier otra)
Solución
Para deducir qué hace el circuito, construiremos su tabla de verdad. Ésta muestra también el valor
de la entrada y la salida cuando las interpretamos como números representados en complemento
a 2 (columnas X e Y)
X X2 X1 X0 Y2 Y1 Y0 Y
0 0 0 0 0 0 0 0
1 0 0 1 1 1 1 -1
2 0 1 0 1 1 0 -2
3 0 1 1 1 0 1 -3
-4 1 0 0 1 0 0 -4
-3 1 0 1 0 1 1 -3
-2 1 1 0 0 1 0 2
-1 1 1 1 0 0 1 1
Como se puede apreciar en la tabla, lo que hace el circuito es cambiar el signo del número de la
entrada. En el caso particular X = –4 esto no es posible, porque el 4 no se puede representar en
complemento a 2 con sólo tres bits , el resultado es erróneo en este caso: se produce
desbordamiento
7 Dado el siguiente circuito
a) Encuentre las expresiones algebraicas de Ei (i = 0, 1, 2, 3) en función de x3, x1 y x0.
b) Escribid la tabla de verdad de F (x3, x2, x1, x0).
Solución
A
E0 es 1 cuando las dos entradas del descodificador son 0 , es decir, que cuando X 1 =0∧x 0 x3 =0,
' '
por lo tanto , la expresión algebraica para E0 es E0 =X 1 ( x0 x 3 ) si seguimos con el mismo
pensamientos para los demás salidas , tendríamos lo siguiente
E0 =X 1 ' ( x 0 x 3 ) '
' x 0 x 3) '
E1=x 1( =x '1x x ,
0 3
' x 0 x 3) '
E2= x1( ,
E3 =x1 ( x 0 x 3 )=x 1 x 0 x 3
La tabla de verdad se encuentra en la siguiente figura. Para obtener la columna correspondiente a

F hemos dado un paso intermedio: hemos puesto en una columna el valor de F en términos de las
entradas de datos del multiplexor ( Ei ), y en la columna final hemos sustituido las variables Ei por
el valor que toman para cada combinación de x i , de acuerdo con las expresiones obtenidas en el
apartado a.
x3 x2 x1 x0 F F
0 0 0 0 E0 1
0 0 0 1 E0 1
0 0 1 0 E0 0
0 0 1 1 E0 0
0 1 0 0 E1 0
0 1 0 1 E1 0
0 1 1 0 E1 0
0 1 1 1 E1 0
1 0 0 0 E2 0
1 0 0 1 E2 0
1 0 1 0 E2 1
1 0 1 1 E2 0
1 1 0 0 E3 0
1 1 0 1 E3 0
1 1 1 0 E3 0
1 1 1 1 E3 1
11
Sea el circuito lógico combinacional siguiente, en el que la entrada X y la salida Y codifican

números naturales en binario y 3 bits y el bloque M0 tiene este comportamiento: s = x2x1x0 +
x2x1x0’ + x2x1’x0’ + x2x1’x0 + x2’x1x0
a) Implemente el bloque M0 con el mínimo número de bloques combinacionales y compuertas

lógicas si fuera necesario.
b) ¿Qué función hace el subcircuito identificado como M1?
Solución
A vemos que la cualquiera combinación de valores de x 1 y x 2la señal de salida s vale x 2 , excepto
en el caso x 1=x 0=1en el que s vale 1 ( x 2+ x 2 ' ). Entonces, podemos implementar MO ya sea con
multiplexor 4-1 y sin ninguna puerta adicional, como se muestra en el dibujo
Otra opción es implementar la función a partir de su tabla de verdad , tal y como se hace muestra
a continuación
x2 x1 x0 s
000 0
001 0
010 0
011 1
100 1
101 1
110 1
111 1
En este caso lo que usamos es un multiplexor de 8-1, a las que conectaremos las variables de la
función y se copia los 1 y 0 en las entras de datos del multiplexor, como esta en el dibujo
14
. Diseñe un circuito lógico para la selección de 2 alarmas (A y B) en una salida F mediante una
entrada de selección (S), si C=0 entonces F vale lo mismo que A y si C=1 entonces F vale lo mismo
que B.
Realizar los siguientes ítems:
a) Tabla de verdad y función lógica canónica.
b) Simplificación mediante mapa de Karnaugh y escribir la función lógica simplificada.
c) Dibujar el circuito lógico equivalente.
d) Simular usando cualquier herramienta de las vistas en clase.
Solución
S A B F
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Nos fijamos en las combinaciones donde F es igual a 1
F= Ś∗A∗ B́+ Ś∗A∗B+ S∗ Á∗B+ S∗A∗B
AB 00 01 11 10
S
0 0 0 1 1
1 0 1 1 1
Realizamos la suma lógica con casa expresión dada en cada grupo , para
Ś∗A estar dada por el¿ y para S∗B , estara dada por el ¿ ¿
F= Ś∗A +S∗B
Negando dos veces y aplicando la ley de Morgan
´ ´
F= Ś∗A +S∗B=Ś∗A+ S∗B= Ś∗A∗S∗B
´
15
Diseñar un circuito lógico que permita seleccionar 2 magnitudes: Temperatura (A) y Hora (B) de un
digito BCD para mostrarlo en un visualizador de 7 segmentos (F) mediante entrada de selección
(S), de forma que si S=0 entonces F corresponde a A y si S=1 entonces F corresponde a B. Además,
existe una señal de bloqueo (E) de forma que permita mantener el valor del visualizador, aunque
se cambie las entradas.
Solución
Se pude usar un multiplexor de dos números de cuatro bits cada uno (74HC157), para la salida se
utilizará un circuito decodificador de BCD a 7 segmentos (74HC4511) y para visualizarlo o
digitalizarlos usamos un 7 segmento con sus resistencias limitadoras de corriente , este codificador
también posee una entrada de LE/STB donde se conectaron las entradas de la entrada E de forma
que si E=0 habilita las entradas y si E=1 las bloque todas

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Punto 1

Deduzca la implementación interna (mediante compuertas lógicas) de un codificador 4-2.

Deduzca la implementación interna (mediante compuertas lógicas) de un decodificador 2- 4.

E_0 E_1 S_0 S_1 S_2 S_3

Se requiere un programa en VHDL de un circuito decodificador de 2 a 4, según se muestra en el

E A B Y_0 Y_1 Y_2 Y_3

Solución del punto 4 del taller de vhl

7 Dado el siguiente circuito

a) Encuentre las expresiones algebraicas de Ei (i = 0, 1, 2, 3) en función de x3, x1 y x0.

b) Escribid la tabla de verdad de F (x3, x2, x1, x0).

La tabla de verdad se encuentra en la siguiente figura. Para obtener la columna correspondiente a

Sea el circuito lógico combinacional siguiente, en el que la entrada X y la salida Y codifican

a) Implemente el bloque M0 con el mínimo número de bloques combinacionales y compuertas

a) Tabla de verdad y función lógica canónica.

b) Simplificación mediante mapa de Karnaugh y escribir la función lógica simplificada.

c) Dibujar el circuito lógico equivalente.

d) Simular usando cualquier herramienta de las vistas en clase.

Nos fijamos en las combinaciones donde F es igual a 1

F= Ś∗A∗ B́+ Ś∗A∗B+ S∗ Á∗B+ S∗A∗B

Negando dos veces y aplicando la ley de Morgan

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