Arquitecturas Segmentadas
Arquitecturas Segmentadas
Arquitecturas Segmentadas
Tipos de cauces:
Segmentación de instrucciones
Arquitectura DLX.
Encauzamiento de instrucciones en el DLX.
Parones:
El procesador DLX
Direcciones de memoria de 32 bits
– Modelo de memoria “BIG-ENDIAN”
Tamaño de las transferencias de datos
– Entre GPRs y memoria
• 8, 16 y 32 bits
– Entre FPRs y memoria
• 32 y 64 bits
Datos e instrucciones alineados en memoria
– La dirección de memoria donde se ubica un dato ha de ser
múltiplo de su tamaño.
Dónde:
IF: Búsqueda de instrucción
o Búsqueda de una instrucción de la memoria de instrucciones
ID: Búsqueda de registros y decodificación de instrucciones
EXE: Ejecución o cálculo de dirección
MEM: Acceso a la memoria de datos.
WB: Escribir datos en el archivo de registros.
1. Riesgos estructurales
2. Riesgos de control
3. Riesgos de datos
Riesgos estructurales
El hardware no puede manejar la combinación de instrucciones que
deben ejecutarse en el mismo ciclo. (suponiendo que se cuenta con una única
memoria)
Ejemplo: IF y MEM no pueden ejecutarse en el mismo ciclo ya que
ambas necesitan accesar datos de la memoria.
Solución:
Retardar el salto.