UNIVERSIDAD MAYOR DE SAN ANDRÉS

FACULTAD DE INGENIERÍA
CARRERA INGENIERÍA ELECTRÓNICA

GRUPO II
PRÁCTICA 2
TRANSFERENCIA DE REGISTROS

MATERIA : Sistemas Digitales II

ESTUDIANTES : Gironda Trujillo Rodolfo
Quisbert Patzi Karla Alexandra
DOCENTE : Ing. Jorge Mario Leon Gomez
GESTIÓN : 2022

LA PAZ – BOLIVIA
 TRANSFERENCIA DE REGISTROS
1. OBJETIVO:

- Introducción al diseño mediante el lenguaje de transferencia de registros

2. PREINFORME
2.1 Escriba el programa AHPL correspondiente a la descripción del
siguiente diagrama de flujo
Donde:
 X, S, Z : vectores de 4 bits
 a, b: señales de control
 X, a, b (ENTRADAS)
 Z (SALIDA)
Dibuje, utilizando registros y compuertas, los circuitos de
control y datos.
 PROGRAMA EN AHPL
MODULE: EXPERENCIA2
MEMORY: S[4]
INPUTS: X[4], a, b
OUTPUTS: Z[4]
1. 𝑆 ← 𝑋
→ (𝑎̅, 𝑎 ∧ 𝑏, 𝑎 ∧ 𝑏̅ )/(1,2,3)
2. 𝑆 ← 𝑆 ⊕ (1,1,0,1)
3. 𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2
→ (𝑎̅, 𝑎)/(4,5)
4. 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0
→ (1)
5. 𝑍 = 𝑆 ̅̅̅
⊕ 𝑋̅
→ (1)

END SEQUENCE
END
CIRCUITO DE CONTROL
P1

P2

P3

P4

P5

U8:D
13 12

7404

a
a 1 a

b b 0 b

U8:E
11 10 RESET 1 RESET
U16:A
4

7404 U11:B U13:A U12:B

10

10

U18:B U12:A 1 2 5
S
4

D Q
12 9 4 3 12 9
S

D Q D Q
6 2 5 2 3
P1

P2

P3

P4

P5
S

D Q CLK
11 5 11
CLK CLK
3 7408 6
CLK Q
R

8 7432 8
Q Q NS
R

6
Q NR
R

7474
U19:A
13

13

7474 7474
U18:A U11:A U13:B
1

1 7474
?
?
?
?
?
4

1 3 5
3 2 5 2 U19:D 6
S

D Q U19:B
2 12 4
3 4 7408 11
CLK
7432 6 13 7408
2

6 5 U20:A
Q U19:C
R

1 7408 U14:A
9 7408 3 7432
1

7474 8 2 U8:C
10
7408 CLK 5 6
7408 1 CLK1
CLK
7404
3

CLK1

RESET
 CIRCUITO DE DATOS
CIRCUITO DE DATOS
a 1 a

b 0 b

U3:A U2 U1
2 4 3 15 RESET
S0
1 2
X0
3
1A
1B
1Y
4
D0
D1
Q0
Q1
14
S0
S1
1 RESET

U3:B 5 7 5 13
X1 2A 2Y D2 Q2 S2
6 6 12
7404 2B D3 Q3 S3
3 4 11 9
S1 X2 3A 3Y U6:A
U3:C 10 2
S2 3B S3 SR
14 12 1 7 X0
S3
5
7404
6
X3
13
4A
4B
4Y S0
3 11
SL
CLK
0 X0
2 9 X1
7404 P2
1
A/B
NP5 NP4
NP3
10
S0
S1
1 X1
15 7400 1 X2
E RESET MR 1 X2
74157 74194 X3
CLK1
0 X3

P5 S0 0 Z0 0
U4:A
S0
1 U5:A S1 1 Z1 0
3 1
X0
2 3
Z0
S2 1 Z2 0
2
U4:B
74136
S3 0 Z3 0
4 U5:B
7408
S1
6 4
5 6
X1 Z1
5
U4:C
74136
9 U5:C
7408
S2
8 9 U8:C
10 8
X2 Z2
10 CLK 5 6
U4:D
74136 1 CLK1
12 U5:D
7408 CLK
S3 7404
11 12
13 11
X3 Z3
13
74136
7408

2.2 Explique el funcionamiento del circuito diseñado

CIRCUITO DE CONTROL

PROCESO DEL PASO 1 PROCESO DEL PASO 3

P1

P2

P3

P4

P5

U8:D
13 12

7404

U8:E
11 10

U16:A
4

7404 U11:B U13:A U12:B

10

10

U18:B U12:A 1 2 5
S
4

D Q
12 9 4 3 12 9
S

D Q D Q
6 2 5 2 3
5
S

D Q CLK
11 5 11
CLK
2 3
CLK
3
7408
CLK
4 Q
6
R

8 7432 8
Q Q NS
R

6
Q NR
R

7474
U19:A
13

13

7474 7474
U18:A U11:A U13:B
1

1 7474
4

1 3 5
3 2 5 2 U19:D 6
S

D Q U19:B
2 12 4
3 4 7408 11
7432
CLK
1 6 13 7408
2

6 5 U20:A
Q U19:C
R

1 7408 U14:A
9 7408 3 7432
1

7474 8 2
10
7408
7408
3

CLK1

RESET

Para el diseño del circuito de control se utiliza flip flop’s D y compuertas lógicas.
- Los pasos P1, P2, P3, P4, P5 se obtienen de las salidas de cada flip flop D.
- Se tiene 5 flip flop’s D, el “SET” del primer flip flop D y el “RESET” de los otros cuatro
flip flop’s D se conectan a una entrada en común llamada “RESET”, dicha entrada al
estar en 0 lógico, el circuito se reseteará teniendo:

A continuación, se explica el funcionamiento del circuito:

Para resetear el circuito se coloca “RESET” en 0 lógico, sin importar las entradas que
se tenga en a y b, el paso 1 estará en 1 lógico y el paso 2,3,4,5 estará en 0 lógico.

Se coloca “RESET” en 1 lógico y en las entradas se tiene a=0, b=0 teniendo el siguiente
comportamiento:

El recuadro de color naranja indica si se mantendrá en el paso 1, es decir si la salida del

primer operador AND es 1 lógico se mantendrá en el paso 1, hasta que dicha salida sea
0 lógico seguirá en el paso 1. Cuando la salida del primer AND sea 0 lógico, los otros dos
AND podrán ser 1 lógico dependiendo del valor de entrada que se tenga en a, en el
recuadro verde dependiendo de las salidas que se tenga en los operadores AND se
conocerá si este va al paso 2 o 3, si la salida del primer AND es 1 lógico ira al paso 2 y si
el segundo AND es 1 lógico ira al paso 3, esto dependerá de la variable de entrada b y
de las salidas de los AND anteriores.
 P1

P2

P3
PROCESO DEL PASO 1 U8:D
13 12

7404

11
U8:E
10
(𝑎̅, 𝑎 ∧ 𝑏, 𝑎 ∧ 𝑏̅ )/(1,2,3)
7404 U11:B

10
U18:B U12:A

4
12 9 4

S
D Q
6 2 5

S
D Q
11 5
CLK
2 8 7432
3
CLK
3
Q

R
6
Q NR

R
U19:A

13
7474
U18:A U11:A

1
1 7474

4
1 3
3 2 5 2 U19:D

S
D Q U19:B
2 12
3 4 7408 11
7432
CLK
1 6 5
6 13
U20:A
Q U19:C
R
1 7408
9 7408 3
1

7474 8 2
10
7408
7408

CLK1

RESET

Habiendo pasado el proceso descrito anteriormente en el paso 3 se tendrá el siguiente

proceso, de las salidas del operador AND dependerá si va al paso 4 o al paso 5 las
entradas de dichos AND dependen de la variable de entrada a.

PROCESO DEL PASO 3

P3

P4

P5

(𝑎̅, 𝑎)/(4,5)
U16:A
4

U13:A U12:B
10

1 2 5
S

D Q
3 12 9
S

D Q
2 3

7408
11
CLK
4
CLK
5 6
Q
R

8
Q NS
R

7474
13

7474
U13:B
5
6
4

7408
2

U14:A
7432
3

Cuando a = 0, independientemente del valor de b, este se mantendrá en el PASO 1.

Cuando a = 1 y b = 0 pasa al paso 3, realiza el proceso del paso 3, si este fuera el caso
se continua con el procedimiento y se tiene nuevamente el valor de a, si a = 0 e
independientemente del valor que sea b pasa al paso 4, realiza el proceso del paso 4 y
vuelve al paso 1, sin embargo, si el valor de a = 1 e independientemente del valor que
sea b pasa al paso 5, realiza el proceso del paso 5 y vuelve al paso 1.
Cuando a = 1 y b = 1 pasa al paso 2, realiza el proceso del paso 2, pasa al paso 3, realiza
el proceso del paso 3 y se tiene nuevamente el valor de a, si a = 0 e independientemente
del valor de b pasa al paso 4, realiza el proceso del paso 4 y vuelve al paso 1, sin
embargo, si el valor de a = 1 e independientemente del valor que sea b pasa al paso 5,
realiza el proceso del paso 5 y vuelve al paso 1.

CIRCUITO DE DATOS
PROCESO DEL PASO 2 U2 U1
U3:A
2 4 3 15
X0 1A 1Y D0 Q0 S0
1 2 3 4 14
S0 1B D1 Q1 S1
U3:B 5 7 5 13
X1 2A 2Y D2 Q2 S2
6 6 12
7404 2B D3 Q3 S3
3 4 11 9
S1 X2 3A 3Y
U3:C 10 2
S2 3B S3 SR
14 12 7
7404 X3 4A 4Y S0 SL
5 6 13 11
S3 4B CLK1 CLK
9
NP4 S0
1 10
7404 P2 A/B NP3 S1
15 1
E RESET MR
74157 74194

PROCESO DEL PASO 3 Y PASO 4

P5 PROCESO DEL PASO 5

U4:A
1 U5:A
S0
3 1
2 3
X0 Z0
2
U4:B
74136
4 U5:B
7408
S1
6 4
5 6
X1 Z1
5
U4:C
74136
9 U5:C
7408
S2
8 9
10 8
X2 Z2
10
U4:D
74136
12 U5:D
7408
S3
11 12
13 11
X3 Z3
13
74136
7408
Para el circuito de datos se tiene lo siguiente:
Se resetea el circuito, en donde S0, S1, S2, S3 será 0 lógico, lo que se debe tener en el
paso 2 es que se realiza la operación lógica XOR con los valores (1,1,0,1), por lo tanto a
S0, S1, S3 se añade un operador NOT (ya que el valor de XOR de cualquier valor lógico
con 1 es igual al complemento de dicho valor lógico) y se conecta S2 directamente (ya
que el valor de XOR de cualquier valor lógico con 0 es igual a dicho valor lógico). Al tener
la entrada X que se guardó en la variable S en el paso 1, se tiene 4 multiplexores 2 a 1
en el cual solo se seleccionara una de las dos entradas ya sea S[4] o X[4], esto dependerá
de lo que se tenga en la entrada de selección (paso 2).
Si P2 (entrada de selección) es igual a 0 lógico la salida será X[4], SI P2 (entrada de
selección) es igual a 1 lógico la salida será S[4] XOR (1,1,0,1).

PROCESO DEL PASO 2

U3:A U2
2 4
X0 1A 1Y
1 2 3
S0 1B
U3:B 5 7
X1 2A 2Y
6
7404 2B
3 4 11 9
S1 X2 3A 3Y
U3:C 10
S2 3B
14 12
7404 X3 4A 4Y
5 6 13
S3 4B
1
7404 P2 A/B
15
E

𝑆 ⊕ (1,1,0,1) 74157

El diseño para la rotación se realiza con el circuito integrado 74194 el cual será útil para
la rotación a la derecha o la rotación a la izquierda con entrada paralela y salida
paralela.
NP4 y NP3 son las entradas de control que son los negados del paso 4 y paso 3
respectivamente, con S3 se tendrá la rotación de derecha a izquierda y con S0 se tendrá
la rotación de izquierda a derecha, el comportamiento dependerá de las configuraciones
que se tenga en NP4 y NP3.
Cuando NP4 y NP3 están en 1 lógico no se tendrá rotación, cuando NP4 está en 1 lógico
y NP3 está en 0 lógico se tendrá rotación hacia la derecha, cuando NP4 está en 0 lógico
y NP3 en 1 lógico se tendrá rotación hacia la izquierda.

PROCESO DEL PASO 3 Y PASO 4

U1
3 15
D0 Q0 S0
4 14
D1 Q1 S1
5 13
D2 Q2 S2
6 12
D3 Q3 S3
2
S3 SR
7
S0 SL
11
CLK1 CLK
9
NP4 S0
10
NP3 S1
1
RESET MR
𝑷𝟑: 𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2
74194 /
𝑷𝟒: 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0

Se realiza la operación ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅

̅̅̅̅̅̅ para el paso 5, la cual también se expresa como
S[4] ⊕ 𝑋[4]
S[4] ⊕ 𝑋 [4], la salida del OREX se conecta al operador AND que funcionara como un
habilitador, si P5 (paso 5) está en 1 lógico a la salida Z[4] se mostrara la operación que
se realizó con el operador OREX, si P5 (paso 5) es igual a 0 lógico la salida Z[4] será 0
lógico.

PROCESO DEL PASO 5

P5
U4:A
1 U5:A
S0
3 1
2 3
X0 Z0
2
U4:B
74136
4 U5:B
7408
S1
6 4
5 6
X1 Z1
5
U4:C
74136
9 U5:C
7408
S2
8 9
10 8
X2 Z2
10
U4:D
74136
12 U5:D
7408
S3
11 12
13 11
X3 Z3
13
74136

̅̅̅ 𝑋̅
𝑍=𝑆⊕
7408
2.3 Dibuje el Layout respectivo, con las especificaciones de todos
los circuitos integrados. Opcionalmente puede utilizar el chip
74LS194 para las rotaciones.
3. TRABAJO EN LABORATORIO

3.1. Arme el circuito diseñado en el preinforme. Añada Leds,

protegidos por resistencias, a todas las entradas y salidas.

3.2. Efectué las modificaciones y mejoras necesarias que garanticé

un buen funcionamiento del circuito.

Se realizaron mejoras al circuito para que cumpla con el flujograma, el diseño del circuito
no contemplaba lo siguiente:
- Cuando estaba en el paso 5, haciendo un pulso de CLOCK regresaba al paso 1 y
también realizaba la transferencia 𝑆 ← 𝑋, pero al realizar el mencionado pulso de clock
únicamente debería pasar al paso 1 y mantener el valor de S anterior.
Esto se solucionó añadiendo un operador NAND (7400) en el cual una de sus entradas
era para el CLOCK y en la otra entrada se tenía un NAND (entradas cortocircuitadas)
para el paso 5.
3.3. Utilice un clock manual libre de rebotes, observe las señales de
control y de datos para las cuatro condiciones siguientes:
a) X = 1,1,1,0 a=1, b=0
b) X = 0,1,0,1 a=1, b=1

c) X = 1,0,0,1 a=0, b=1

d) X = 1,0,1,0 a=0, b=0

4.INFORME FINAL

4.1. Grafique los diagramas de tiempo, utilizando Wavedrom, de todos

los pasos de control, los registros y vectores de datos del punto 3.3.

a) X = 1,1,1,0 a=1, b=0

b) X = 0,1,0,1 a=1, b=1

c) X = 1,0,0,1 a=0, b=1

d) X = 1,0,1,0 a=0, b=0

4.2. Modifique el programa AHPL del circuito armado en laboratorio

para que el vector S rote a la izquierda en el paso 2 y rote a la derecha
en el paso 5. Dibuje los circuitos de datos y control correspondientes,
utilizando flip flops JK.
PROGRAMA EN AHPL PROGRAMA EN AHPL (MODIFICADO)

MODULE: EXPERENCIA2 MODULE: EXPERENCIA2

MEMORY: S[4] MEMORY: S[4]
INPUTS: X[4], a, b INPUTS: X[4], a, b
OUTPUTS: Z[4] OUTPUTS: Z[4]
 1. 𝑆 ← 𝑋 1. 𝑆 ← 𝑋
→ (𝑎̅, 𝑎 ∧ 𝑏, 𝑎 ∧ 𝑏̅ )/(1,2,3) → (𝑎̅, 𝑎 ∧ 𝑏, 𝑎 ∧ 𝑏̅ )/(1,2,3)
2. 𝑆 ← 𝑆 ⊕ (1,1,0,1) 2. 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0
3. 𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2 3. 𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2
→ (𝑎̅, 𝑎)/(4,5) → (𝑎̅, 𝑎)/(4,5)
4. 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0 4. 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0
→ (1) → (1)
5. 𝑍 = 𝑆 ̅̅̅
⊕ 𝑋̅ 5. 𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2
→ (1) 𝑍=𝑆
END SEQUENCE → (1)
END
END SEQUENCE
END

Se tiene el siguiente diagrama de flujo a partir del programa AHPL modificado

 𝑆 ← 𝑆1, 𝑆2, 𝑆3, 𝑆0

𝑆 ← 𝑆3, 𝑆0, 𝑆1, 𝑆2

𝑍=𝑆

En la modificación de AHPL, se realiza cambios en los procesos es decir en el circuito de

datos, el circuito de control no sufre ningún tipo de alteración, para el circuito de control
inicialmente se trabaja con flip flop’s D, como indican las instrucciones se debe trabajar
con flip flop’s JK, sabiendo que existe equivalencias de flip flop D y flip flop JK como se
muestra a continuación:
 U4:A

4
U2:A
0

4
11
2 5
0 ?

S
D Q
3 5
?

S
J Q
CLK 3
CLK

Q
6
= U1:E
7404 1
CLK

10
CLK 2 6
K Q

R
1
7474

15
74ALS112

El flip flop D tendrá una equivalencia con el flip flop JK, en la entrada del flip flop JK se
tendrá un negador hacia K, teniendo una sola entrada, con las configuraciones que se
muestra ambos tendrán el mismo comportamiento.
Entonces el circuito de control con flip flop’s JK resulta:

CIRCUITO DE CONTROL (con flip flop’s JK)

P1

P2

P3

P4

P5
U17:A
1 2

7404

a
a 1
b b 0
U17:B
3 4 RESET 1
U9:A

4
7404 U6:B U15:D U?:A
10

4
U10:B U7:A 12 3 5

S
4
J Q
11 9 4 11 3 5
S

S
J Q J Q

13
6 3 5 13 1
5

P1

P2

P3
S
J Q CLK
13 5 1
2 4

5
CLK CLK
1 7408 U1:D2 6
3
1

CLK K Q

R
12
K Q
7 7432 U1:C 2
K Q
6
NS 7404
R

R
U1:A U1:B2 K Q
6
NR 7404
R

12

15
7404 7404 74LS112
U13:C
14

15
74LS112 74LS112
U10:A U21:A U20:B
2

15

9 74LS112

0
4

0
1
1 8 5
3 3 5 10 U15:B 6
S

J Q U13:D
2 4 4
13

1 12 7408 6
CLK
1

10
7432 11 5 7408

9
U3:D 2 6 13 U15:C
K Q U15:A
R

7404 9 7408 U10:C

1 7408 8 7432
12

15

74LS112 3 10
2 CLK
7408 0
7408 CLK

8
CLK1

RESET

Como se mencionó anteriormente el circuito de datos si presenta cambios por las

modificaciones que se realizó en AHPL, además que debe ser diseñado con flip flop’s JK.

Para las modificaciones del circuito se continúa utilizando el circuito integrado 74194, si
se implementa el 74194 con compuertas lógicas y con flip flop’s el circuito sería el
siguiente:
En el circuito se tiene el diseño con el flip flop D, sin embargo, se puede reemplazar con
un flip flop JK tal cual se realizó para el circuito de datos.

Con las modificaciones realizadas en AHPL se utiliza dos circuitos integrados 74194,
los cuales realizaran los cuatro desplazamientos necesarios.
 CIRCUITO DE CONTROL (con flip flop's JK)

P1

P2

P3

P4

P5
U17:A
1 2

7404

U17:B
3 4

U9:A

4
7404 U6:B U15:D U?:A

10

4
U10:B U7:A 12 3 5

S
4
J Q
11 9 4 11 3 5

S
J Q J Q

13
6 3 5 13 1
5

S
J Q CLK
13 5 1
2 4

5
CLK CLK
1 7408 U1:D2 6
3

3
CLK K Q NP5

R
12
K Q
7
NP2
7432 U1:C 2
K Q
6
NP4 7404

R
U1:A U1:B2 K Q
6
NP3 7404

12

15
7404 7404 74LS112
U13:C

14

15
74LS112 74LS112
U10:A U21:A U20:B

15
9 74LS112
4

1 8 5
3 3 5 10 U15:B 6
S

J Q U13:D
2 4 4
13

1 12 7408 6
CLK
1

10
7432 11 5 7408

9
U3:D 2 6 13 U15:C
K Q U15:A
R

7404 9 7408 U10:C

1 7408 8 7432
12

15

74LS112 3 10
2
7408
7408

8
CLK1

RESET

CIRCUITO DE DATOS MODIFICADO (con flip flop's JK)

P2: ROTACIÓN IZQUIERDA
P3: ROTACIÓN DERECHA
a
P4: ROTACIÓN IZQUIERDA
1 a
P5: ROTACIÓN DERECHA
b 0 b

U18 U8 RESET
X0
3
D0 Q0
15
S0 S0
3
D0 Q0
15
Z0
1 RESET
4 14 4 14
X1 D1 Q1 S1 S1 D1 Q1 Z1
5 13 5 13
X2 D2 Q2 S2 S2 D2 Q2 Z2
6 12 6 12

P1

P2

P3

P4

P5
X3 D3 Q3 S3 S3 D3 Q3 Z3

U1:F 2 U3:A 2 X0
S3
S0
7
SR
SL
S3
S0
7
SR
SL
1 X0
9 8 11 1 2 11 X1
CLK1
NP3
9
CLK
S0
CLK1
NP5
9
CLK
S0
1 X1
10 10 X2
7404 NP2
1
S1 7404 NP4
1
S1 1 X2

0
0
0
0
RESET MR RESET MR
X3 0 X3
74194 74194

S0 1 Z0 1
S1 1 Z1 1
S2 1 Z2 0
S3 0 Z3 1

CLK 1 CLK1
CLK

4.3. Conclusiones
- Se realizo el circuito de control y datos a partir de un diagrama de flujos dado por el
docente.
- El circuito de datos se reduce utilizando el circuito integrado 74194 para el
desplazamiento con entrada paralela y salida paralela.
- Se modifico el programa AHPL según las especificaciones pedidas.
- Para lograr observar el comportamiento del circuito se utiliza un reloj manual.
 2

GIRONDA TRUJILLO RODOLFO

QUISBERT PATZI KARLA ALEXANDRA

Univ.: Gironda Trujillo Rodolfo Univ.: Quisbert Patzi Karla Alexandra