ENSET

ECOLE NORMALE SUPERIEURE DENSEIGNEMENT TECHNIQUE

ENSE

ELECTRONIQUE NUMERIQUE, CIRCUITS LOGIQUES ARCHITECTURE PROGRAMMABLE ET SYSTEME Notes de cours

Par NGOUNE Jean -Paul

Sous la supervision de M. GAMOM Roland Christian

Electronique Numrique/CLAPS ENSET de Douala

ELECTRONIQUE NUMERIQUE/CLAPS Plan du cours

Chapitre 1 : Logique combinatoire : Conception des circuits logiques combinatoires 1.1 Dcodeur 1.2 Codeur 1.3 Transcodeur 1.4 Multiplexeur 1.5 Dmultiplexeur 1.6 Circuits arithmtiques

Chapitre II : Logique squentielle 2.1 Les fonctions logiques squentielles de base (Bascules) 2.2 Registres et compteurs.

Chapitre III : Circuits logiques architecture programmable (CLAPS) : Conceptions et volution technologique 3.1 Evolution technologique des CLAPS : Des PALS aux FPGA 3.1 Principes de conception : ROM, PROM, PAL-GAL, PLA-PLD-CPLD, FPGA, RAM, ASIC.

Chapitre IV : Machines tats 4.1 Le graphe dtat 4.2 La composition dune machine tats 4.3 Le codage des tats 4.4 Des machines tats aux processeurs.

Chapitre V : Modlisation et synthse des circuits numriques 4.1 Un langage de description de circuits numriques : Le VHDL 4.2 Un environnement de dveloppement des circuits numriques : QUARTUS II 4.3 Travaux pratiques

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Bibliographie

[1] Jean-Luc Danger et al. [2] Tony R. Kuphaldt [3] Guy Almouzni [4] Ronald J. Tocci [5] Laurent Aubard et al. [6] Philippe Letenneur [7] Alain Guyot [8] Michel Robert

Electronique numrique intgre Lessons In Electric circuits : Vol. IV-Digital Electronique numrique Circuits numriques: Thorie et applications Initiation aux circuits logiques programmables Circuits logiques programmables Circuits VLSI programmables Circuits et systmes intgrs microlectroniques :

technologies, conception

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CHAPITRE I :
LOGIQUE COMBINATOIRE : CONCEPTION DES CIRCUITS LOGIQUES COMBINATOIRES.

1.0 Introduction Les circuits logiques combinatoires sont ceux dont ltat logique des sorties chaque instant est fonction uniquement de la combinaison des tats logiques des entres. De tels circuits ne disposent daucun mcanisme de mmorisation ; par consquent, leurs sorties ragissent seulement aux signaux logiques prsents leurs entres. Dans le prsent chapitre, nous nous proposons dtudier quelques uns des circuits combinatoires les plus communs. Pour chaque circuits nous prsenterons le principe de fonctionnement et ventuellement le rle jou par ces derniers dans quelques applications spcifiques.

1.1 Le dcodeur 1.1.1 Dfinition Le dcodeur est un circuit logique qui tablit la correspondance entre un code dentre binaire de N bits et M lignes de sortie. En effet, pour chacune des combinaisons possibles dentre, une seule ligne de sortie est valide Pour un code dentre N bits 2N combinaisons dentres sont possibles. I0 . . . IN-1 . . . OM-1 M sorties, une seule est active la fois O0 Cependant, certains dcodeurs nutilisent pas toute la gamme des 2N codes dentres possibles, mais seulement un sous ensemble de celle-ci. De nombreux dcodeurs sont conus pour avoir des sorties vraies au niveau bas, c'est--dire que seule la sortie N entre choisie est au niveau bas tandis que les autres sont au niveau haut. Dcodeur N vers M

1.1.2 Principe

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1.1.3 Ralisation des dcodeurs Nous nous proposons de raliser un dcodeur 3 entres et 8 lignes de sorties ( on remarquera que 8 = 23) Table de vrit

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

O0 1 0 0 0 0 0 0 0

O1 0 1 0 0 0 0 0 0

O2 0 0 1 0 0 0 0 0

O3 0 0 0 1 0 0 0 0

O4 0 0 0 0 1 0 0 0

O5 0 0 0 0 0 1 0 0

O6 0 0 0 0 0 0 1 0

O7 0 0 0 0 0 0 0 1

Equations des sorties

O0 = A.B .C O1 = A.B .C O2 = A.B.C O3 = A.B.C

O4 = A.B .C O5 = A.B .C O6 = A.B.C O7 = A.B.C

Logigramme portes logiques

O0

O1

. . .
O7

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1.1.4 Application des dcodeurs

Adressage dune mmoire

Une mmoire peut tre reprsent par un tableau divis en lignes et en colonnes. Chaque case du tableau est un registre pouvant stocker un mot mmoire (un octet par exemple). Pour lire un mot mmoire, il faut envoyer la mmoire un numro unique correspondant la case mmoire dans laquelle est stocke la donne : cest son adresse. Une mmoire comportant 1024 cases mmoires dun octet chacune (1 kilo-octet) ncessitera un bus dadresse 10 lignes (210 = 1024). Un dcodeur interne la mmoire permet la slection dune seule case mmoire chaque adresse envoye.

Ligne 0

10100110
Adresse Dcodeur 10 vers 1024

Case mmoire dun octet

10

Ligne 1023

. . .

Autorisation daccs la mmoire (Chip select)

Figure 1.1 : Adressage dune mmoire Exercice 1.1 : a) Quelle est la capacit dune mmoire (en octet) dont le bus dadresse possde 16 lignes. b) De combien de lignes est constitu le bus dadresse dune mmoire ayant une capacit de 32ko.

Dcodeur DCB-7segments

Dans de nombreux affichages numriques, les dix chiffres 0-9 et parfois les caractres hexadcimaux A-F sont configurs au moyen de segments. Chaque segment est constitu dun matriau qui met de la lumire quand il est travers par un courant (cristaux liquides ou diodes lectroluminescentes (DEL)). Electronique Numrique/CLAPS ENSET de Douala 6

Le dcodeur DCB-7 segments accepte en entre les 4 bits DCB et rend actives les sorties qui vont permettre de faire passer un courant dans les segments qui figurent le chiffre
Chaque segment est constitu dune ou deux DEL

dcimal correspondant

Rsistance chutrice

a b Entre DCB Dcodeur DCB-7 segments c . . . g

Figure 1.2 : Dcodeur DCB-7 segments attaquant un afficheur DEL 7segments.

Exercice 1.2 : a) Concevoir un dcodeur DCB 7 segments avec sorties actives au niveau haut. b) Concevoir un dcodeur DCB dcimal.

Remarque 1.1 : Quelques circuits intgrs dcodeurs 74LS138 : Dcodeur un parmi 8 (3 vers 8) ; 74LS42 : Dcodeur DCB - dcimal (entre DCB sortie 10 voies) ; 7448 : Dcodeur DCB 7 segments avec sortie actives au niveau haut.

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1.2 Le codeur 1.2.1 Dfinition Un codeur est un circuit logique qui traduit les valeurs dune entre dans un code choisi. Il ralise la fonction duale (inverse) du dcodeur. Un codeur a un certain nombre de voie dentre dont une seule peut tre active la fois. A chaque activation dentre, il apparat un unique code de sortie N bits. Ce principe est utilis dans la ralisation des claviers lectroniques. 1.2.2 Principe Le principe du dcodeur peut tre illustr par le schma suivant

I0

O0

. . . IM-1

Codeur

. . . ON-1

M entres, une seule est active la fois

Code de sortie de N bits

1.2.3 Ralisation des codeurs

Nous nous proposons de raliser un codeur dcimal DCB. Lorsque lune des dix entres est active, il apparat en sortie le code DCB correspondant cette entre. Par exemple, si lentre I3 est au niveau haut le code DCB disponible en sortie sera 0011.

Table de vrit

La table de vrit dun tel codeur comporte 10 entres et 4 lignes de sortie destines produire les codes DCB correspondant aux entres.

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I0 1 0 0 0 0 0 0 0 0 0

I1 0 1 0 0 0 0 0 0 0 0

I2 0 0 1 0 0 0 0 0 0 0

I3 0 0 0 1 0 0 0 0 0 0

I4 0 0 0 0 1 0 0 0 0 0

I5 0 0 0 0 0 1 0 0 0 0

I6 0 0 0 0 0 0 1 0 0 0

I7 0 0 0 0 0 0 0 1 0 0

I8 0 0 0 0 0 0 0 0 1 0

I9 0 0 0 0 0 0 0 0 0 1

D 0 0 0 0 0 0 0 0 1 1

C 0 0 0 0 1 1 1 1 0 0

B 0 0 1 1 0 0 1 1 0 0

A 0 1 0 1 0 1 0 1 0 1

Le principe de ce circuit est simple : il suffit pour chaque bit de sortie de dterminer pour quelles conditions dentres ce bit est au niveau logique haut, puis de faire laddition logique des rsultats. Par exemple, la table de vrit montre A (bit DCB de poids le plus faible) doit tre 1 quand lune ou lautre des entres I1, I3, I5, I7, ou I9 est au niveau logique haut. Nous avons donc : A = I1 + I 3 + I 5 + I 7 + I 9 Suivant le mme principe, nous obtenons les autres sorties : D = I8 + I 9 C = I4 + I5 + I6 + I7 B = I 2 + I3 + I6 + I7 Logigramme portes logiques
I0

D
I1 I2 I3 I4 I5 I6 I7 I8 I9

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Si aucune des entres nest active, la sortie affiche est 0000, cest la raison pour laquelle, lentre I0 nest pas connecte.

Remarque 1.2 : Codeurs de priorit. Le codeur ci-dessus produirait un rsultat erron si au moins deux entres sont rendues actives simultanment. Un codeur de priorit est une version modifie du codeur lmentaire. Cette version modifie possde les circuits logiques ncessaires pour que le code de sortie choisi, quand deux entres sont actives simultanment, soit celui qui correspond au nombre le plus haut. Par exemple, si I4 et I6 sont actives la fois, la sortie produite par le codeur (de priorit) sera 0110, sortie qui correspond au code DCB de lentre I6.

Exercice 1.3 : a) Raliser un codeur octal binaire entre 8 voies, sortie 3 voies). b) Concevoir un systme permettant dafficher les dix chiffres dcimaux sur un afficheur 7 segments partir dun clavier 10 touches.

Remarque 1.3 : Exemple de circuit intgr codeur

74147 : Codeur de priorit dcimal DCB.

1.3 Le transcodeur 1.3.1 Dfinition Un transcodeur est un circuit logique permettant de passer du nombre N crit dans un code C1 au mme nombre N crit dans le code C2. Le Nombre N sexprimera par exemple laide des variables A, B, C, D dans le code C1, et laide des variables X, Y, Z dans le code C2 (le nombre de variables nest pas forcment identique dans les deux codes). La synthse dun transcodeur revient donc exprimer chacune des variables du code de sortie en fonction de celles du code dentre, c'est--dire :

X = f ( A, B, C , D) Y = f ( A, B, C , D) Z = f ( A, B, C , D)
1.3.2 Ralisation des transcodeurs Nous nous proposons de raliser un transcodeur binaire pur binaire rflchi (code Gray) sur 3 bits.

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Table de vrit

Code binaire pur A 0 0 0 0 1 1 1 1

Code binaire rflchi X 0 0 0 0 1 1 1 1 Y 0 0 1 1 1 1 0 0 Z 0 1 1 0 0 1 1 0

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

Equations des sorties

00 0 1 0 1

01 0 1

11 0 1

10 0 1 X=A

Y
A

BC

00 0 1 0 1

01 0 1

11 1 0

10 1 0

Y = A.B + A.B Y = A B

Z
A

BC

00 0 1 0 0

01 1 1

11 0 0

10 1 1

Z = B .C + B.C Z = B C

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Logigramme portes logiques

X Y

C
Remarque 1.4 :

Le dcodeur DCB 7 segments peut tre peru comme un transcodeur dont le code dentre est le DCB, et le code de sortie est reprsent par les sept sorties destines lafficheur 7 segments.

1.4 Le multiplexeur 1.4.1 Dfinition Un multiplexeur ou slecteur de donnes est un circuit logique qui permet daiguiller vers une seule sortie les donnes provenant de sources multiples. La slection de la donne qui doit tre aiguille la sortie est commande par lentre SELECT (aussi appele entre dadresse ou entre de slection) laquelle est envoye une adresse exclusive, correspondant ladite donne.

1.4.2 Principe Le multiplexeur peut tre peru comme un commutateur ples multiples command par une entre dadresse. 2n entres de donnes Un code dadresse n bits permet de slectionner une donne parmi 2n donnes disponibles. n entres dadresse MUX Le multiplexeur peut tre muni

dune entre de validation E (enable) permettant dautoriser le fonctionnement

Sortie

de la puce, lorsquelle est son tat logique vrai. Dans notre cas, elle est vraie au niveau logique bas

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1.4.3 Ralisation des multiplexeurs

a) Multiplexeur lmentaire deux entres Il dispose de deux entres dinformations I0 et I1, et dune ligne dadresse A pouvant recevoir soit 0, soit 1. Quand lentre dadresse est 0, linformation I0 est aiguille vers la sortie ; quand elle est 1 linformation I1est aiguille vers la sortie.

Table de vrit A 0 1 S I0 I1
S = I 0 . 0 + I1.0 S = I0 S = I 0 A + I1 A

Quand A=0 nous avons :

Linformation I0 est donc aiguille vers la sortie. Il peut sagir dun niveau logique permanent ou din signal logique variable. Il peut aussi sagir de tout un bus de donnes codes sous plusieurs octets! Quand A=1, nous avons :
S = I 0 . 1 + I1.1 S = I1

Logigramme portes logiques

I0

b) Multiplexeur 4 entres Suivant le mme principe, un multiplexeur 4 entres dinformations peut tre conu. Celui ci ncessitera bien videmment un bus dadresse deux bits (22 =4).

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Table de vrit A 0 0 1 1 B 0 1 0 1 S I0 I1 I2 I3
S = A.B .I 0 + A.B.I1 + A.B .I 2 + A.B.I3

Logigramme portes logiques

I1 S I2

I3

Exercice 1.4 : Concevoir un multiplexeur 8 entres dinformation.

Remarque 1.5 : Quelques circuits intgrs multiplexeur 74157 : Quadruple multiplexeur deux entres, 74151 : Multiplexeur 8 entres

1.4.4 Applications des multiplexeurs Les applications des multiplexeurs sont nombreuses et varies. Nous en tudions quelques unes. a) Conversion parallle srie Dans de nombreux systmes numriques, le traitement des donnes binaires se fait en parallle ; cependant, lorsque ces donnes doivent tre transfres sur une longue distance, il nest plus adquat de le faire en parallle, car cela exige un grand nombre de lignes de transmission et gnre galement un grand nombre derreurs. La conversion parallle - srie permet daiguiller les donnes parallles vers une seule ligne de transmission afin den Electronique Numrique/CLAPS ENSET de Douala 14

faciliter le transfert. Une telle conversion peut tre ralise laide dun multiplexeur, comme lillustre la figure suivante. Le compteur modulo 8 gnre successivement les adresses de 000 111. Chacune de ces adresses permet daiguiller vers la Multiplexeur 8 entres sortie Sortie srielle des donnes srielle lune des 8

I0 I1 I2 I3 I4 I5 I6 I7

informations. Pour raliser la conversion totale dun octet, 8 cycles dhorloge sont ncessaires. Le bit de poids le plus faible I0 est transmis en

Registre mmoire contenant les donnes parallles

Compteur modulo - 8

premier, tandis que le bit de poids fort I7 es transmis en dernier.

b) Gnration dune fonction logique Il est possible dutiliser des multiplexeurs pour matrialiser directement des fonctions logiques partir dune table de vrit sans devoir passer par le processus de simplification. Quand on utilise un multiplexeur cette fin, les entres dadresse reoivent les variables logiques, tandis que chaque entre de donnes est raccorde en permanence 0 ou 1 de faon respecter la table de vrit. Soit raliser la fonction logique dcrite par la table de vrit suivante laide dun multiplexeur huit entres dinformation. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 1 0 0 0 1 1 0 I0 I1 I2 I3 I4 I5 I6 I7 S
A B C

Vcc

I0 I1 I2 I3 I4 I5 I6 I7 MUX

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Exercice 1.5 : Concevoir un multiplexeur 4 entres dinformations laide dun dcodeur 1 parmi 4 et des portes logiques judicieusement choisies.

1.5 Le dmultiplexeur 1.5.1 Dfinition Le dmultiplexeur est un circuit logique qui permet daiguiller vers (une parmi) plusieurs sorties, les informations provenant dune seule origine. Il ralise la fonction duale du multiplexeur. 1.5.2 Principe Le dmultiplexeur dispose dune seule entre dinformation, de n lignes dadresse et de 2 sorties. Lorsquun code est envoy sur les lignes dadresse, la donne disponible sur lentre dinformation est aiguille vers une seule des 2n sorties correspondant ladite adresse.
Une entre de donne
n

Les sorties non aiguilles ne sont pas active.

Le DEMUX

dmultiplexeur

peut

comporter ventuellement une entre de validation

2n sorties 1.5.3 Ralisation des dmultiplexeurs Le principe du dmultiplexeur est assez proche de celui dun dcodeur. Nous nous proposons de raliser un dmultiplexeur entre une voie, sortie 4 voies. A 0 0 1 1 B 0 1 0 1 Table de vrit O0 I 0 0 0 O1 0 I 0 0 O2 0 0 I 0 O3 0 0 0 I

O0 = A.B .I O1 = A.B.I O2 = A.B .I O3 = A.B.I

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Logigramme portes logiques

O0

O1

O2

O3

Exercice 1.6 : Concevoir un dmultiplexeur entre une voie, sortie huit voies.

Remarque 1.6 : Exemple de circuit intgr dmultiplexeur 74LS138 : Dcodeur / dmultiplexeur entre une voie, sorties huit voies.

Exercice 1.7 : Donner une application concrte du dmultiplexeur.

1.6 Circuits arithmtiques 1.6.1 Additionneur Un additionneur est un circuit logique ralisant laddition de deux nombres binaires. En pratique, un ordinateur ne peut additionner que deux nombres binaires la fois, chacun des nombres pouvant avoir plusieurs bits. Le principe de laddition binaire est assez proche de celui de laddition des nombres dcimaux. On effectue laddition des bits en commenant par les bits de poids les plus faibles, et la retenue gnre chaque rang est directement rpercute sur le rang situ immdiatement gauche. Il est important de noter la diffrence entre laddition binaire (ou arithmtique) et laddition Boolenne (ou logique)

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Addition binaire 1+1=10 0 et report de 1 1+1+1= 11 1 et report de 1

Addition logique (fonction OU) 1+1=1 1+1+1=1

a) Le demi additionneur (DA) Le demi additionneur additionne deux nombres binaires cods sur un bit chacun. Il reoit en entre les deux bits additionner et gnre en sorties un nombre de deux bits ; le bit de poids faible est appel bit de somme S tandis que le bit de poids fort est appel bit de retenue Ro. Table de vrit A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 Ro 0 0 0 1
S = A .B + A.B S = A B Ro = A.B

Logigramme portes logiques

B Ro
b) Additionneur complet (AC) Le principe prcdent peut tre gnralis pour dcrire laddition de deux nombres binaires A et B de taille suprieure un bit. Chacun des bits Ai et Bi sont additionns un par un en commenant par les bits de poids faible. Il faut pour cela rpercuter ltape i+1 lventuelle retenue provenant de laddition de Ai et Bi , comme cela se fait dans laddition des nombres dcimaux. Une nouvelle variable Ri reprsentant le retenue entrante est alors introduite. Par analogie Ro est appel retenue sortante. La retenue sortante de ltape i reprsente donc la retenue entrante de ltape i+1. Ce principe est illustr par la figure suivante.

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B2

B1

B0

R3

R2 AC AC

R1 AC

R0

...

S2

A2

S1

A1

S0

A0

La retenue initiale Ro est bien videmment gale 0 puisquil ny a pas de rang prcdent au rang 0. A 0 0 0 0 1 1 1 1
S
A BRi

Table de vrit B 0 0 1 1 0 0 1 1 Ri 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 Ro 0 0 0 1 0 1 1 1

00 0 1 0 1

01 1 0

11 0 1

10 1 0

S = A.B .Ri + A.B.Ri + A.B .Ri + A.B.Ri S = A (B Ri ) + A B Ri S = A (B Ri ) S = A (B .Ri + B.Ri ) + A(B .Ri + B.Ri )

Ro
A

BRi

00 0 1 0 0

01 0 1

11 1 1

10 0 1 R0 = A.Ri + A.B + B.Ri

Exercice 1.8 : Retrouver lexpression de la sortie Ro en utilisant la simplification boolenne.

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Logigramme portes logiques

Ro

Exercice 1.9 : Soit le systme numrique suivant compos de deux demi additionneurs et dune porte OU. Etablir sa table de vrit, puis conclure. A B DA So
Ro

S DA

Ri Ro

1.6.2 Le soustracteur La soustraction dun nombre binaire B de lautre nombre binaire A se ramne laddition de A et du complment 2 de B. A B = A + ( B) = A + C2 ( B) = A + ( B + 1) a) Demi soustracteur (DS) Le demi soustracteur ralise la soustraction dun nombre binaire B dun bit dun autre nombre binaire B dun bit. Il possde deux entres que sont les nombres A et B, et deux sorties Di et Ro qui sont respectivement le bit de diffrence et la retenue sortante.

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Table de vrit A 0 0 1 1 B 0 1 0 1 Di 0 1 1 0 Ro 0 1 0 0 Remarque : 0 1 = -1 = 11(en notation complment 2) 1 et retenue de 1

Di = A .B + A.B = A B

Ro = A .B

Logigramme portes logiques

Di

B Ro

b) Soustracteur complet (SC) Nous pouvons gnraliser la structure prcdente pour dcrire la soustraction des nombres binaires de taille suprieure un bit. Pour cela, il faut introduire une nouvelle variable Ri qui reprsente la retenue entrante. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Table de vrit Ri 0 1 0 1 0 1 0 1 Di 0 1 1 0 1 0 0 1 Ro 0 1 1 1 0 0 0 1 Remarque : 0 - 1 1 =110 (- 210 en notation complment 2, le bit de poids le plus fort est le bit de signe) 0 et retenue de 1

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Di
A

BRi

00 0 1 0 1

01 1 0

11 0 1

10 1 0

Di = A.B .Ri + A.B.Ri + A.B .Ri + A.B.Ri Di = A (B .Ri + B.Ri ) + A(B .Ri + B.Ri ) Di = A.(B Ri ) + A. B Ri Di = A ( B Ri )

Ro
A

BRi

00 0 1 0 0

01 1 0

11 1 1

10 1 0
R0 = A.Ri + A.B + B.Ri

Logigramme portes logiques

Di

Ro

1.6.3 Le comparateur Un comparateur est un circuit logique capable de dtecter lgalit de deux nombres binaires et ventuellement dindiquer le nombre le plus grand ou le plus petit. Les nombres comparer doivent tre cods sous un mme nombre de bits. Table de vrit S1 A 0 0 1 1 B 0 1 0 1 S2 S3

(A>B) (A=B) (A<B) 0 0 1 0 1 0 0 1 0 1 0 0

S1 = A.B S2 = A B S3 = A.B

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Logigramme portes logiques

S1

S2

S3

Exercice 1.10 : Concevoir un circuit logique qui effectue la comparaison de deux mots binaires ayant chacun deux bits.

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