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    QCM Synthe-Cicontielle

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    Le document contient 12 questions sur les concepts de base de la description de circuits en VHDL ainsi que les bonnes réponses. Il s'agit d'un quiz de validation des connaissances sur la structure et le fonctionnement de base du langage VHDL.

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    1 - La description d'un composant en VHDL est composée

    D'une architecture
    D'un processus
    D'une entité
    D'une instance de composant
    D'instructions concurrentes

    2 - La description d'une entité contient

    La déclaration des signaux internes


    La déclaration des composants utilisés
    Les descriptions de processus, d' instances de composants et d'instructions concurrentes
    La déclaration du port contenant la liste des signaux en entrée et en sortie

    3 - En VHDL, dans une architecture


    avant le mot-clé BEGIN, on peut trouver

    ARCHITECTURE TOTO OF TITI IS


    - - <===ICI ===
    BEGIN
    --
    END

    Des instances de composant


    Des déclarations de composants
    Des déclarations de signaux internes
    Des instructions séquentielles
    Des instructions concurrentes

    4 - En VHDL, dans un processus, on peut trouver


    Des instances de composant
    Des instructions concurrentes
    Des instructions séquentielles
    Une architecture
    Un autre processus
    5 - En VHDL, les instructions concurrentes sont
    L'affectation permanente
    Les instructions WHEN/ELSE et WITH/SELECT
    L'affectation de signal différée
    L'affectation de variable immédiate
    Les instruction IF/THEN/ELSE, CASE/WHEN, WHILE et FOR

    6 - En VHDL, les instructions séquentielles sont


    L'affectation permanente
    Les instruction WHEN/ELSE et WITH/SELECT
    L'affectation de signal différée
    L'affectation de variable immédiate
    Les instruction IF/THEN/ELSE, CASE/WHEN, WHILE et FOR

    7 - Un processus contient
    toujours une instruction WAIT.
    toujours une liste de sensibilité.
    obligatoirement soit une ou plusieurs instructions WAIT, soit une liste de sensibilité, soit
    les deux.
    toujours une liste de sensibilité et éventuellement une ou plusieurs instructions WAIT.
    obligatoirement soit une instructions WAIT, soit une liste de sensibilité, mais jamais
    les deux.

    8 - Le circuit suivant

    Library IEEE;
    USE IEEE.STD_LOGIC_1164.ALL;

    ENTITY TOTO IS
    PORT ( A,B : IN STD_LOGIC;
    Q : OUT STD_LOGIC);
    END TOTO;

    ARCHITECTURE TITI OF TOTO IS


    BEGIN
    Q <= A WHEN B='1' ELSE Q;
    END;

    Est synthétisable
    Est combinatoire
    Est séquentiel synchrone
    Est séquentiel asynchrone
    Est analogique

    9 - Le circuit suivant

    Library IEEE; USE IEEE.STD_LOGIC_1164.ALL;

    ENTITY TOTO IS
    PORT ( A,B : IN STD_LOGIC;
    Q : OUT STD_LOGIC);
    END TOTO;

    ARCHITECTURE TITI OF TOTO IS


    BEGIN
    Q <= A WHEN B='1' ELSE NOT A;
    END;

    Est synthétisable
    Est combinatoire
    Est séquentiel synchrone
    Est séquentiel assynchrone
    Est analogique

    10 - Le circuit suivant

    Library IEEE; USE IEEE.STD_LOGIC_1164.ALL;

    ENTITY TOTO IS
    PORT ( A,B : IN STD_LOGIC;
    Q : OUT STD_LOGIC);
    END TOTO;

    ARCHITECTURE TITI OF TOTO IS


    BEGIN
    PROCESS (A,B)
    BEGIN
    IF A='1' THEN
    Q <= B;
    END IF;
    END PROCESS;
    END;

    Est synthétisable
    Est combinatoire
    Est séquentiel synchrone
    Est séquentiel assynchrone
    Est analogique

    11 - Le circuit suivant

    Library IEEE; USE IEEE.STD_LOGIC_1164.ALL;

    ENTITY TOTO IS
    PORT ( A,B : IN STD_LOGIC;
    Q : OUT STD_LOGIC);
    END TOTO;

    ARCHITECTURE TITI OF TOTO IS


    BEGIN
    PROCESS (A,B)
    BEGIN
    IF A='1' THEN
    Q <= B;
    ELSE
    Q <= '0';
    END IF;
    END PROCESS;
    END;

    Est synthétisable
    Est combinatoire
    Est séquentiel synchrone
    Est séquentiel assynchrone
    Est analogique

    12 - Le circuit suivant

    Library IEEE; USE IEEE.STD_LOGIC_1164.ALL;

    ENTITY TOTO IS
    PORT ( A,B : IN STD_LOGIC;
    Q : OUT STD_LOGIC);
    END TOTO;

    ARCHITECTURE TITI OF TOTO IS


    BEGIN
    PROCESS
    BEGIN
    WAIT UNTIL RISING_EDGE (B);
    Q <= A;
    END PROCESS;
    END;

    Est synthétisable
    Est combinatoire
    Est séquentiel synchrone
    Est séquentiel assynchrone
    Est analogique

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