Location via proxy:   [ UP ]  
[Report a bug]   [Manage cookies]                
コンテンツにスキップ

「DDR5 SDRAM」の版間の差分

出典: フリー百科事典『ウィキペディア（Wikipedia）』
履歴の双方向閲覧
← 古い編集
削除された内容 追加された内容
ビジュアルウィキテキスト
英語版wikipedia『DDR5 SDRAM』(11:58, 21 July 2020‎)を転記と訳（Google翻訳とDeepL翻訳を利用）
m 外部リンクの修正 http:// -> https:// (www.pcgamer.com) (Botによる編集)
 
(25人の利用者による、間の43版が非表示)
1行目: 1行目:
{{Infobox memory
'''DDR5 SDRAM'''は、「'''Double Data Rate 5 Synchronous Dynamic Random-Access Memory'''」の正式な略称。前世代の[[DDR4 SDRAM]]と比較して、DDR5は消費電力を削減しつつ[[帯域幅]]を2倍にすることが予定されている<ref>{{Cite news|last=Manion|first=Wayne|title=DDR5 will boost bandwidth and lower power consumption|url=https://techreport.com/news/31673/ddr5-will-boost-bandwidth-and-lower-power-consumption|accessdate=April 1, 2017|publisher=Tech Report|date=March 31, 2017}}</ref>。この標準規格は、当初は2018年内の公開を予定し<ref>{{Cite news|last=Cunningham|first=Andrew|title=Next-generation DDR5 RAM will double the speed of DDR4 in 2018|url=https://arstechnica.com/gadgets/2017/03/next-generation-ddr5-ram-will-double-the-speed-of-ddr4-in-2018/|accessdate=January 15, 2018|publisher=Ars Technica|date=March 31, 2017}}</ref>、最終的に2020年7月14日に公開された<ref name="anandtech-ddr5">{{cite web|url=https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond|title=DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond|last=Smith|first=Ryan|date=2020-07-14|website=AnandTech|access-date=2020-07-15}}</ref>。
| abbr = DDR5 SDRAM
| name = Double Data Rate 5 Synchronous Dynamic Random-Access Memory
| image =DDR5 SDRAM IMGP6304 smial wp.jpg
| caption = 16&nbsp;[[Gigabyte|GiB]] DDR5-4800 1.1&nbsp;V [[DIMM#Unbuffered_DIMM|UDIMM]]
| developer = [[JEDEC]]
| type = [[SDRAM|Synchronous dynamic random-access memory]]
| generation = 5th generation
| release = {{start date|2020|07|14}}<ref name="anandtech-ddr5">{{cite web|url=https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond|title=DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond|last=Smith|first=Ryan|date=2020-07-14|website=AnandTech|access-date=2020-07-15}}</ref>
| standards = {{Unbulleted list|DDR5-4400 (PC5-35200)|DDR5-4800 (PC5-38400)|DDR5-5200 (PC5-41600)|DDR5-5600 (PC5-44800)|DDR5-6000 (PC5-48000)|DDR5-6200 (PC5-49600)|DDR5-6400 (PC5-51200)|DDR5-6800 (PC5-54400)|DDR5-7200 (PC5-57600)|DDR5-7600 (PC5-60800)|DDR5-8000 (PC5-64000)|DDR5-8400 (PC5-67200)}}
<ref name="businesswire">{{Cite web |title=JEDEC Publishes Update to DDR5 SDRAM Standard Used in High-Performance Computing Applications |url=https://www.businesswire.com/news/home/20211026005915/en/JEDEC-Publishes-Update-to-DDR5-SDRAM-Standard-Used-in-High-Performance-Computing-Applications |website=businesswire |date=2021-10-26 |access-date=2022-07-23 |language=en}}</ref><ref>{{Cite web|和書|title=D9050DDRC DDR5 Txコンプライアンス・テスト・ソフトウェア |url=https://www.keysight.com/jp/ja/product/D9050DDRC/ddr5-tx-compliance-test-software.html |website=Keysight |access-date=2022-12-29 |language=ja-JP |last=Keysight}}</ref>
| clock_rate = 2,000–4,000 MHz
| cycle_time =
| prefetch = 4n
| bus_clock_rate =
| transfer_rate = in the magnitude of 5 gigatransfers/second
| bandwidth = in the magnitude of 40 Gbps
| voltage = 1.1 V nominal (actual levels are regulated by on-the-module regulators)
| predecessor = [[DDR4 SDRAM]] (2014)|successor=[[DDR6 SDRAM]] (2024+)}}
'''DDR5 SDRAM（ディディアールファイブ エスディーラム）''' (Double Data Rate 5 Synchronous Dynamic Random-Access Memory) は半導体[[集積回路]]で構成される[[Dynamic Random Access Memory|DRAM]]の規格の一種である。前世代の[[DDR4 SDRAM]]と比較して、DDR5は消費電力を削減しつつ[[帯域幅]]が2倍になる<ref>{{Cite news|last=Manion|first=Wayne|title=DDR5 will boost bandwidth and lower power consumption|url=https://techreport.com/news/31673/ddr5-will-boost-bandwidth-and-lower-power-consumption|accessdate=April 1, 2017|publisher=Tech Report|date=March 31, 2017}}</ref>。本来の策定は2018年内に終了する予定であったが、2020年7月14日に標準規格が発表された<ref name=":0">{{Cite web |url=https://www.jedec.org/news/pressreleases/jedec-publishes-new-ddr5-standard-advancing-next-generation-high-performance |title=JEDEC Publishes New DDR5 Standard for Advancing Next-Generation High Performance Computing Systems |accessdate=2022-1-16}}</ref><ref>{{Cite web|和書|title=次世代メモリの標準規格「DDR5」の最終仕様をJEDECが発表、DDR4から何が進化したのか？ |url=https://gigazine.net/news/20200717-ddr5-memory-standard/ |website=GIGAZINE |accessdate=2020-07-30 |language=ja}}</ref>。


「Decision Feedback Equalization」(DFE)と見なされる新機能により、IO速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上する。DDR5は前世代のDDR4よりも多くの帯域幅をサポートし、4.8 GB/sの可能性があるが、発売時には出荷されない。
Decision Feedback Equalization(DFE)などの新機能により、IO速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上する。DDR5は前世代のDDR4より2倍の帯域幅をサポートし4.8 Gbpsからの出荷となっている。


追加機能は次のとおり。
2017年9月、[[ラムバス|ラムバス社]]が動作するDDR5 DIMMを発表した<ref name="pcgamer">{{Cite news|last=Lilly|first=Paul|title=DDR5 memory is twice as fast as DDR4 and slated for 2019|url=http://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/|accessdate=15 January 2018|publisher=PC Gamer|date=22 September 2017}}</ref>。2018年11月15日、 [[SKハイニックス]]は1.1ボルトで5200 MT/sで動作する最初のDDR5 RAMチップの完成を発表した<ref>{{Cite web2|url=https://www.techquila.co.in/sk-hynix-develops-first-16-gb-ddr5-5200-memory-chip/|title=SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip|first=Abhishek|author=Malakar|date=November 18, 2018}}</ref>。2019年2月、SKハイニックスはDDR5の予備規格で公式に認められている最高速度である6400 MT/sのチップを発表した<ref>{{Cite web2|url=https://www.anandtech.com/show/13999/sk-hynix-details-its-ddr56400-dram-chip|title=SK Hynix Details DDR5-6400|first=Anton|author=Shilov|website=www.anandtech.com}}</ref>。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していた<ref>{{Cite web2|url=https://www.tomshardware.com/news/sk-hynix-samsung-ddr5-products-2019,38677.html|title=SK Hynix, Samsung Detail the DDR5 Products Arriving This Year|date=February 23, 2019|website=Tom's Hardware}}</ref>。


* ファイングレインリフレッシュ機能：DDR4と比較して、すべてのバンクリフレッシュにより16 Gbpsのデバイス遅延が改善。同じバンクのセルフリフレッシュは、一部のバンクが他のバンクの使用中にリフレッシュできるようにすることで、パフォーマンスを向上。
本規格とは無関係のノートパソコンとスマートフォン向けの[[JEDEC]]の規格「LP-DDR5」(Low Power Double Data Rate 5)は2019年2月に公開された<ref>{{Cite web|title=JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 {{!}} JEDEC|url=https://www.jedec.org/news/pressreleases/jedec-updates-standard-low-power-memory-devices-lpddr5|website=www.jedec.org|accessdate=2020-07-29}}</ref>。
* オンダイ[[誤り検出訂正|ECC]]およびその他のスケーリング機能により、高度なプロセスノードでの製造が可能。
* DDR4と比較してVddが1.2 Vから1.1 Vに移行することで電力効率が向上。
* システム管理バスにMIPIアライアンスの I3C Basic規格の使用。
* モジュールレベルでは、DIMM設計の電圧レギュレーターにより、拡張性に応じて電圧を出力し、DRAMの歩留まりを向上させるための電圧許容度を改善し、および消費電力をさらに削減できる可能性がある。


== DIMMとメモリチップ ==
DDR4と比較して、DDR5はメモリモジュールの電圧を1.1Vに低減するため消費電力が削減される。DDR5モジュールは、高速化を実現するためにオンボード電圧レギュレーターを組み込むことができるが、組み込みによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマー向けモジュールにのみ実装されると予想されている<ref>{{Cite web2|url=https://m.hexus.net/tech/news/ram/110387-rambus-announces-industrys-first-fully-functional-ddr5-dimm/|title=Rambus announces industry's first fully functional DDR5 DIMM - RAM - News - HEXUS.net|website=m.hexus.net}}</ref>。DDR5はモジュールあたり51.2 GB/sの速度をサポートし<ref>{{Cite web2|url=https://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/|title=DDR5 memory is twice as fast as DDR4 and slated for 2019|first=Paul|author=Lilly|date=September 22, 2017}}</ref>、モジュールあたり2つのメモリチャネルをサポートする<ref name="TomsWhatWeKnow">{{Cite web2|url=https://www.tomshardware.com/news/what-we-know-ddr5-ram,39079.html|title=What We Know About DDR5 So Far|date=June 7, 2019|website=Tom's Hardware}}</ref><ref>{{Cite web2|url=https://www.eteknix.com/ddr5-the-definitive-guide/|title=DDR5 - The Definitive Guide!|date=April 27, 2019}}</ref>。
以前のSDRAM世代では、メモリチップとパッシブ配線 (および小型のシリアル存在検出ROM) で構成されるバッファなしのDIMMが使用できたが、DDR5 DIMMでは追加のアクティブ回路が必要となるため、[[DIMM]]へのインターフェイスはRAM チップ自体へのインターフェイスとは異なる。


DDR5 DIMMは5V電源で供給され、オンボード回路(PMICと呼ばれる)を使用してメモリチップが必要とする低電圧に変換する。マザーボード上でなくメモリチップ近くで最終的な電圧に調整することでより安定した電力を提供する。これはCPU電源用の電圧レギュレータモジュール(VRM)の進歩を反映している。
現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行すると一般的に予想されている。 デスクトップやサーバー（ノートパソコンは代わりにLPDDR5を使用すると思われる）で使用するためには、IntelとAMDのCPUなどの統合メモリコントローラーがDDR5をサポートする必要がある。2020年6月の時点では、どちらからもサポートの公式発表はないが、流出したスライドでは、Intelの2021年の[[Sapphire Rapidsマイクロアーキテクチャ]]でDDR5をサポートする計画が示されている<ref>{{Cite web2|url=https://www.tomshardware.com/news/intel-server-ddr5-pcie-5.0-roadmap-leaked-granite-rapids,39403.html|title=Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022|first=Arne|author=Verheyde 2019-05-22T16:50:03Z|website=Tom's Hardware}}</ref>。AMDのフォレスト・ノーロッドによれば、AMDの2020年半ばに発売されるZen 3ベースの第3世代[[EPYC|Epyc]] CPUは、引き続きDDR4を使用する<ref>{{Cite web2|url=https://www.anandtech.com/show/14568/an-interview-with-amds-forrest-norrod-naples-rome-milan-genoa|title=An Interview with AMD’s Forrest Norrod: Naples, Rome, Milan, & Genoa|first=Dr Ian|author=Cutress|website=www.anandtech.com}}</ref>。流出したAMDの内部ロードマップでは、2022年のZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告されている<ref>{{Cite web2|url=https://www.gamersnexus.net/news-pc/3574-hw-news-supercomputer-mining-malware-ddr5-amd|title=HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF|publisher=Gamers Nexus}}</ref>。


１枚のDDR5 DIMMには2つの独立したチャネルを持つようになった。以前のSDRAM世代では64または72 (ECC無し/ECC付き) データラインで構成される１つのコマンド/アドレスバスであったが、DDR5 DIMMでは32または40 (ECC無し/ECC付き) データラインで構成されるコマンド/アドレスバスが２つあり合計64または80データライン (ECC無し/ECC付き)になる。4バイトのバス幅に16の最小バースト長を掛けると最小アクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用されるキャッシュラインのサイズと一致する。
== DIMM対メモリーチップ ==
以前のSDRAM世代では、メモリチップとパッシブ配線 (および小型のシリアル存在検出ROM) で構成されるバッファなしのDIMMが使用できたが、DDR5 DIMMでは追加のアクティブ回路が必要となるため、DIMMへのインターフェイスはRAM チップ自体へのインターフェイスとは異なる。


なおオンダイECCは、DIMMモジュールに追加チップで搭載されるECC機能（[[ECCメモリ]]）とは異なるので注意が必要である。オンダイECCは宇宙線の影響などによるチップ内のエラー訂正を行うのに対して、DIMMモジュールのECC機能ではCPUとDIMM間のデータ転送のエラー訂正を行う。
第一は、電源である。DDR5 DIMMは5V電源で供給され、オンボード回路を使用してメモリチップが必要とする低電圧に変換する。使用ポイント近くで最終的に電圧を調整することでより安定した電力を提供し、CPU電源用の電圧調整モジュールの進歩を反映している。


=== オーバークロック仕様 ===
第二に、すべての DDR5 DIMM はレジスタード（登録）されている。「レジスタードクロックドライバ」 (RCD) チップは、DIMMへの7 ビット幅のダブルデータレートコマンド/アドレスバスを、DRAMチップが要求する14ビット幅のシングルデータレートコマンド/アドレス信号に変換する。
通常メモリチップの速度はJEDECで規格化されている。しかし、PCではインテルが策定したXMP 3.0(Extreme Memory Profile)に従ってメモリモジュールをオーバークロックして使用することが出来る。AMDも同様の機能である「AMD EXPO（Extended Profiles for Overclocking） Technology」を発表している<ref>{{Cite web|和書|title=AMDの新Socket AM5マザーボードで新しいOCメモリ「EXPO」に対応 |url=https://pc.watch.impress.co.jp/docs/news/1435731.html |website=PC Watch |date=2022-08-30 |access-date=2022-09-10 |language=ja |last=株式会社インプレス}}</ref>。


一般的にオーバークロックは、半導体を高速動作させるために電圧を規定より高くし発熱が増えデバイスの寿命を縮めることになる。
第三に、DIMMごとに独立した2つのチャネルがある。以前のSDRAM世代では64または72 (非ECC/ECC) データラインを制御する一つのCAバスがあったが、DDR5 DIMMでは32または40 (非ECC/ECC) データラインをそれぞれ制御する2つのCAバスがあり、合計で64または80のデータラインを制御する。4バイトのバス幅に16の最小バースト長を掛けると最小アクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用されるキャッシュラインのサイズと一致する。

== 仕様 ==
この仕様は[https://www.kingston.com/jp/blog/pc-performance/ddr5-overview キングストンのページ]から作成。オーバークロック仕様も含めるとさらに種類が増える。
{| class="wikitable"
|+
!チップ規格
!モジュール規格
!JEDEC規格
|-
|DDR5-4000
|PC5-32000
|○
|-
|DDR5-4400
|PC5-35200
|○
|-
|DDR5-4800
|PC5-38400
|○
|-
|DDR5-5200
|PC5-41600
|○
|-
|DDR5-5600
|PC5-44800
|○
|-
|DDR5-6000
|PC5-48000
|○
|-
|DDR5-6400
|PC5-51200
|○
|-
|DDR5-6600
|PC5-52800
|
|-
|DDR5-6800
|PC5-54400
|
|-
|DDR5-7000
|PC5-56000
|
|-
|DDR5-7200
|PC5-57600
|
|-
|DDR5-7600
|PC5-60800
|
|}


== オペレーション ==
== オペレーション ==
標準的なDDR5メモリの速度は、48～64 MT/s(PC5-38400～PC5-51200)の範囲である。前世代と同様に、より高い速度が後から追加される可能性がある。最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」のオプションが追加されました。
標準的なDDR5メモリの速度は、4800～6400 MT/s(PC5-38400～PC5-51200)の範囲である。前世代と同様に、より高い速度が後から追加される可能性がある。最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」を選択できるようになった。アドレス指定範囲もわずかに拡張されている。


DDR4 SDRAMと比較すると、バンクグループの数が8に増え、1グループあたりのバンク数は同じ4バンクであるので合計32バンクとなる。
DDR4 SDRAMと比較すると、バンクグループの数が8に増え、1グループあたりのバンク数は同じ4バンクであるので合計32バンクとなる。


=== コマンドのエンコーディング ===
=== コマンドのエンコーディング ===
コマンドのエンコーディングは大幅に再構成されており、[[LPDDR|LPDDR4]]のものから着想を得ている。コマンドは14ビットのバスを介して１サイクルまたは２サイクルで送信される。一部の単純なコマンド（リフレッシュやプリチャージなど）は1サイクルかかるが、アドレスを含むコマンド（アクティブ化、リード、ライト、モードレジスタアクセス）は28ビットの情報を含むために2サイクルかかる。
{| class="wikitable plainrowheaders floatright" style= "text-align: center; font-size: 95%;"

|+DDR5コマンドエンコーディング<ref name="draft0.1">{{Cite web |title=DDR5 Full Spec Draft Rev0.1 |date=4 December 2017 |url=http://softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf |publisher=JEDEC committee JC42.3 |accessdate=2020-07-19}}</ref>{{Verify source|date=July 2020|type=final standard}}
また、LPDDRと同様にモードレジスタは256個の8ビットとなっている。

ライトパターンコマンドはDDR5の新機能である。これはライトコマンドと同じであるが、範囲は個々のデータでなく、１バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋められる。これは通常、普通のライトと同じ時間がかかるがデータラインを駆動しないため電力を節約できる。またコマンドバスが早期に解放されるため、複数のバンクへの書き込みがより緊密にインターリーブされる可能性がある。
{| class="wikitable plainrowheaders" style= "text-align: center; font-size: 95%;"
|+DDR5コマンドエンコーディング<ref name="draft0.1">{{Cite web |title=DDR5 Full Spec Draft Rev0.1 |date=4 December 2017 |url=http://softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf |publisher=JEDEC committee JC42.3 |access-date=2020-07-19}}</ref>{{Verify source|date=July 2020|type=final standard}}
!rowspan=2| コマンド !!rowspan=2| {{overline|CS}} !!colspan=14| コマンド/アドレス(CA)ビット
!rowspan=2| コマンド !!rowspan=2| {{overline|CS}} !!colspan=14| コマンド/アドレス(CA)ビット
|-
|-
! 0 !! 1 !! 2 !! 3 !! 4 !! 5 !! 6 !! 7 !! 8 !! 9 !! 10 !! 11 !! 12 !! 13
! 0 !! 1 !! 2 !! 3 !! 4 !! 5 !! 6 !! 7 !! 8 !! 9 !! 10 !! 11 !! 12 !! 13
|-
|-
|style="text-align:left;" rowspan=2| Active (activate): open a row
|style="text-align:left;" rowspan=2| Active (activate)<br/>Open a row
| {{yes|L}} || {{yes|L}} || {{yes|L}} ||colspan=4| Row ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip
| {{yes|L}} || {{yes|L}} || {{yes|L}} ||colspan=4| Row R0–3 ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip CID0–2
|-
|-
| {{no|H}} ||colspan=13| Row || {{n/a|V}}
| {{no|H}} ||colspan=13| Row R4–16 || {{n/a|R17/<br/>CID3}}
|-
|style="text-align:left; background: #ececec; color: #2C2C2C;" rowspan=2| Unassigned, reserved
| {{yes|L}} || {{yes|L}} || {{no|H}} ||colspan=12 {{n/a|V}}
|-
| {{no|H}} ||colspan=14 {{n/a|V}}
|-
|-
|style="text-align:left; background: #ececec; color: #2C2C2C;" rowspan=2| Unassigned, reserved
|style="text-align:left; background: #ececec; color: #2C2C2C;" rowspan=2| Unassigned, reserved
43行目: 134行目:
|-
|-
|style="text-align:left;" rowspan=2| Write pattern
|style="text-align:left;" rowspan=2| Write pattern
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip CID0–2
|-
|-
| {{no|H}} || {{n/a|V}} ||colspan=8| Column || {{n/a|V}} || {{overline|AP}} || {{no|H}} ||colspan=2 {{n/a|V}}
| {{no|H}} || {{n/a|V}} ||colspan=8| Column C3–10 || {{n/a|V}} || {{overline|AP}} || {{no|H}} || {{n/a|V}} || {{n/a|CID3}}
|-
|-
|style="text-align:left; background: #ececec; color: #2C2C2C;" rowspan=2| Unassigned, reserved
|style="text-align:left; background: #ececec; color: #2C2C2C;" rowspan=2| Unassigned, reserved
53行目: 144行目:
|-
|-
|style="text-align:left;" rowspan=2| Mode register write
|style="text-align:left;" rowspan=2| Mode register write
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{yes|L}} ||colspan=8| Address || {{n/a|V}}
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{yes|L}} ||colspan=8| Address MRA0–7 || {{n/a|V}}
|-
|-
| {{no|H}} ||colspan=8| Data ||colspan=2 {{n/a|V}} || CW ||colspan=3 {{n/a|V}}
| {{no|H}} ||colspan=8| Data MRD0–7 ||colspan=2 {{n/a|V}} || CW ||colspan=3 {{n/a|V}}
|-
|-
|style="text-align:left;" rowspan=2| Mode register read
|style="text-align:left;" rowspan=2| Mode register read
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} ||colspan=8| Address || {{n/a|V}}
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} ||colspan=8| Address MRA0–7 || {{n/a|V}}
|-
|-
| {{no|H}} ||colspan=10 {{n/a|V}} || CW ||colspan=3 {{n/a|V}}
| {{no|H}} ||colspan=10 {{n/a|V}} || CW ||colspan=3 {{n/a|V}}
|-
|-
|style="text-align:left;" rowspan=2| Write
|style="text-align:left;" rowspan=2| Write
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{overline|BL}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{overline|BL}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip CID0–2
|-
|-
| {{no|H}} || {{n/a|V}} ||colspan=8| Column || {{n/a|V}} || {{overline|AP}} || {{overline|WRP}} ||colspan=2 {{n/a|V}}
| {{no|H}} || {{n/a|V}} ||colspan=8| Column C3–10 || {{n/a|V}} || {{overline|AP}} || {{overline|WRP}} || {{n/a|V}} || {{n/a|CID3}}
|-
|-
|style="text-align:left;" rowspan=2| Read
|style="text-align:left;" rowspan=2| Read
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{no|H}} || {{overline|BL}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{no|H}} || {{overline|BL}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip CID0–2
|-
|-
| {{no|H}} || {{n/a|V}} ||colspan=8| Column || {{n/a|V}} || {{overline|AP}} ||colspan=3 {{n/a|V}}
| {{no|H}} || {{n/a|V}} ||colspan=8| Column C3–10 || {{n/a|V}} || {{overline|AP}} ||colspan=2 {{n/a|V}} || {{n/a|CID3}}
|-
|-
|style="text-align:left;"| Vref CA
|style="text-align:left;"| Vref CA
76行目: 167行目:
|-
|-
|style="text-align:left;"| Refresh all
|style="text-align:left;"| Refresh all
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} ||colspan=5 {{n/a|V}} || {{yes|L}} ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} || {{n/a|CID3}} ||colspan=4 {{n/a|V}} || {{yes|L}} ||colspan=3| Chip CID0–2
|-
|-
|style="text-align:left;"| Refresh same bank
|style="text-align:left;"| Refresh same bank
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} || {{n/a|V}} ||colspan=2| Bank ||colspan=2 {{n/a|V}} || {{no|H}} ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{yes|L}} || {{no|H}} || {{n/a|CID3}} ||colspan=2| Bank ||colspan=2 {{n/a|V}} || {{no|H}} ||colspan=3| Chip CID0–2
|-
|-
|style="text-align:left;"| Precharge all
|style="text-align:left;"| Precharge all
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} ||colspan=5 {{n/a|V}} || {{yes|L}} ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{n/a|CID3}} ||colspan=4 {{n/a|V}} || {{yes|L}} ||colspan=3| Chip CID0–2
|-
|-
|style="text-align:left;"| Precharge same bank
|style="text-align:left;"| Precharge same bank
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{n/a|V}} ||colspan=2| Bank ||colspan=2 {{n/a|V}} || {{no|H}} ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{yes|L}} || {{n/a|CID3}} ||colspan=2| Bank ||colspan=2 {{n/a|V}} || {{no|H}} ||colspan=3| Chip CID0–2
|-
|-
|style="text-align:left;"| Precharge
|style="text-align:left;"| Precharge
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{n/a|V}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip
| {{yes|L}} || {{no|H}} || {{no|H}} || {{yes|L}} || {{no|H}} || {{no|H}} || {{n/a|CID3}} ||colspan=2| Bank ||colspan=3| Bank group ||colspan=3| Chip CID0–2
|-
|-
|style="text-align:left; background: #ececec; color: #2C2C2C;"| Unassigned, reserved
|style="text-align:left; background: #ececec; color: #2C2C2C;"| Unassigned, reserved
100行目: 191行目:
|-
|-
|style="text-align:left;"| Multi-purpose command
|style="text-align:left;"| Multi-purpose command
| {{yes|L}} || {{no|H}} || {{no|H}} || {{no|H}} || {{no|H}} || {{yes|L}} ||colspan=8| Command || {{n/a|V}}
| {{yes|L}} || {{no|H}} || {{no|H}} || {{no|H}} || {{no|H}} || {{yes|L}} ||colspan=8| Command CMD0–7 || {{n/a|V}}
|-
|-
|style="text-align:left;"| Power-down exit,<br/>No operation
|style="text-align:left;"| Power-down exit,<br/>No operation
117行目: 208行目:
** {{color box|#9f9}} Active
** {{color box|#9f9}} Active
** {{color box|#f99}} Inactive
** {{color box|#f99}} Inactive
** {{color box|#ececec}} Not interpreted
** {{color box|#ececec}} Unused
}}{{flatlist|
}}{{flatlist|
* Control bits
* Control bits
** {{overline|AP}}, Auto-precharge
** {{overline|AP}}, Auto-precharge
** CW, Command word
** CW, Control word
** {{overline|BL}}, Burst length ≠ 16
** {{overline|BL}}, Burst length ≠ 16
** {{overline|WRP}}, Write partial
** {{overline|WRP}}, Write partial
127行目: 218行目:
}}</small>
}}</small>
|}
|}
コマンドのエンコーディングは大幅に再構成されており、LP-DDR4のものから着想を得ている。コマンドは14ビットのバスを介して送信され、一部の単純なコマンドは1サイクルかかるが、アドレスを含むコマンドは28ビットの情報を含むために2サイクルかかる。


== 歴史 ==
また、LPDDRと同様にモードレジスタはそれぞれ8ビットに削減されているが、それらの数は大幅に増加している。
2012年からJEDECでDDR5の予備的な議論が開始され、次世代システムメモリとして開発が進められた<ref>{{Cite web|和書|title=【後藤弘茂のWeekly海外ニュース】 HBM3、Wide I/O3、DDR5……次々世代広帯域メモリの方向性 |url=https://pc.watch.impress.co.jp/docs/column/kaigai/714218.html |website=PC Watch |date=2015-07-31 |access-date=2022-07-23 |language=ja |last=株式会社インプレス}}</ref>。

2017年9月、[[ラムバス|ラムバス社]]が動作するDDR5 DIMMを発表した<ref name="pcgamer">{{Cite news|last=Lilly|first=Paul|title=DDR5 memory is twice as fast as DDR4 and slated for 2019|url=https://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/|accessdate=15 January 2018|publisher=PC Gamer|date=22 September 2017}}</ref>。2018年11月15日、 [[SKハイニックス]]は1.1 Vで5200 MT/sで動作する最初のDDR5 RAMチップの完成を発表した<ref>{{Cite web2|url=https://www.techquila.co.in/sk-hynix-develops-first-16-gb-ddr5-5200-memory-chip/|title=SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip|accessdate=November 18, 2018|author=Malakar|first=Abhishek}}</ref>。2019年2月、SKハイニックスはDDR5の予備規格で公式に認められている最高速度である6400 MT/sのチップを発表した<ref>{{Cite web2|url=https://www.anandtech.com/show/13999/sk-hynix-details-its-ddr56400-dram-chip|title=SK Hynix Details DDR5-6400|accessdate=April 16, 2021|author=Shilov|first=Anton|website=www.anandtech.com}}</ref>。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していた<ref>{{Cite web2|url=https://www.tomshardware.com/news/sk-hynix-samsung-ddr5-products-2019,38677.html|title=SK Hynix, Samsung Detail the DDR5 Products Arriving This Year|accessdate=February 23, 2019|website=Tom's Hardware}}</ref>。

本規格とは無関係のノートパソコンとスマートフォン向けの[[JEDEC]]の規格「[[LPDDR|LPDDR5]]」(Low Power Double Data Rate 5)は2019年2月に公開された<ref>{{Cite web |title=JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 {{!}} JEDEC |url=https://www.jedec.org/news/pressreleases/jedec-updates-standard-low-power-memory-devices-lpddr5 |website=www.jedec.org |accessdate=2020-07-29}}</ref>。

DDR4と比較して、DDR5はメモリモジュールの電圧を1.1 Vに低減するため消費電力が削減される。DDR5モジュールは、高速化を実現するためにオンボード電圧レギュレーターを組み込むことができるが、組み込みによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマー向けモジュールにのみ実装されると予想されていた<ref>{{Cite web2|url=https://m.hexus.net/tech/news/ram/110387-rambus-announces-industrys-first-fully-functional-ddr5-dimm/|title=Rambus announces industry's first fully functional DDR5 DIMM - RAM - News - HEXUS.net|accessdate=April 16, 2021|website=m.hexus.net}}</ref>。DDR5はモジュールあたり51.2 GB/sの速度をサポートし<ref>{{Cite web2|url=https://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/|title=DDR5 memory is twice as fast as DDR4 and slated for 2019|accessdate=September 22, 2017|author=Lilly|first=Paul}}</ref>、モジュールあたり2つのメモリチャネルをサポートする<ref name="TomsWhatWeKnow">{{Cite web2|url=https://www.tomshardware.com/news/what-we-know-ddr5-ram,39079.html|title=What We Know About DDR5 So Far|accessdate=June 7, 2019|website=Tom's Hardware}}</ref><ref>{{Cite web2|url=https://www.eteknix.com/ddr5-the-definitive-guide/|title=DDR5 - The Definitive Guide!|accessdate=April 27, 2019}}</ref>。

2019年の時点で現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行すると一般的に予想されている。デスクトップやサーバー（ノートパソコンは代わりにLPDDR5を使用すると思われる）で使用するためには、IntelとAMDのCPUなどの統合メモリコントローラーがDDR5をサポートする必要がある。2020年6月の時点では、どちらからもサポートの公式発表はないが、流出したスライドでは、Intelの2021年の[[Sapphire Rapidsマイクロアーキテクチャ]]でDDR5をサポートする計画が示されている<ref>{{Cite web2|url=https://www.tomshardware.com/news/intel-server-ddr5-pcie-5.0-roadmap-leaked-granite-rapids,39403.html|title=Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022|accessdate=April 16, 2021|author=Verheyde 2019-05-22T16:50:03Z|first=Arne|website=Tom's Hardware}}</ref>。AMDのフォレスト・ノーロッドによれば、AMDの2020年半ばに発売されるZen 3ベースの第3世代[[EPYC|Epyc]] CPUは、引き続きDDR4を使用する<ref>{{Cite web2|url=https://www.anandtech.com/show/14568/an-interview-with-amds-forrest-norrod-naples-rome-milan-genoa|title=An Interview with AMD’s Forrest Norrod: Naples, Rome, Milan, & Genoa|accessdate=April 16, 2021|author=Cutress|first=Dr Ian|website=www.anandtech.com}}</ref>。流出したAMDの内部ロードマップでは、2022年のZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告されている<ref>{{Cite web2|url=https://www.gamersnexus.net/news-pc/3574-hw-news-supercomputer-mining-malware-ddr5-amd|title=HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF|accessdate=April 16, 2021|publisher=Gamers Nexus}}</ref>。

2020年7月に標準規格JESD79-5がリリース<ref name=":0" />。

2021年10月に標準規格JESD79-5Aがリリース<ref>{{Cite web |title=DDR5 SDRAM {{!}} JEDEC |url=https://www.jedec.org/standards-documents/docs/jesd79-5a |website=www.jedec.org |access-date=2022-07-23}}</ref>{{R|"businesswire"}}。

2022年8月に標準規格JESD79-5Bがリリース<ref>{{Cite web |title=DDR5 SDRAM {{!}} JEDEC |url=https://www.jedec.org/standards-documents/docs/jesd79-5b |website=www.jedec.org |access-date=2022-12-29}}</ref>。


== 脚注 ==
== 脚注 ==
135行目: 240行目:


== 外部リンク ==
== 外部リンク ==
{{Commonscat}}

* [https://www.jedec.org/category/technology-focus-area/main-memory-ddr3-ddr4-sdram メインメモリ：DDR4＆DDR5 SDRAM] / JEDEC
* [https://www.jedec.org/category/technology-focus-area/main-memory-ddr3-ddr4-sdram メインメモリ：DDR4＆DDR5 SDRAM] / JEDEC
* [https://www.jedec.org/standards-documents/docs/jesd79-5a 標準規格JESD79-5A] / JEDEC 2021 Oct
* [https://www.jedec.org/standards-documents/docs/jesd79-5b 標準規格JESD79-5B] / JEDEC 2022 Aug
* [http://www.softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf DDR5フルスペックドラフトRev0.1] -DDR5規格の未完成のドラフト。
* [http://www.softnology.biz/pdf/JESD79-5%20Proposed%20Rev0.1.pdf DDR5フルスペックドラフトRev0.1] -DDR5規格の未完成のドラフト。
* [https://pc.watch.impress.co.jp/docs/news/1265518.html JEDEC、次世代DRAM「DDR5」の標準規格を公開(インプレスPC Watch 7月15日記事)]
* [https://pc.watch.impress.co.jp/docs/news/1265518.html JEDEC、次世代DRAM「DDR5」の標準規格を公開(インプレスPC Watch 2020年7月15日記事)]

[[Category:SDRAM]]
{{DRAM}}
{{DRAM}}

[[Category:JEDEC規格]]
[[Category:SDRAM]]

2024年11月27日 (水) 12:22時点における最新版

DDR5 SDRAM
Double Data Rate 5 Synchronous Dynamic Random-Access Memory
Type of RAM
16 GiB DDR5-4800 1.1 V UDIMM
開発元 JEDEC
タイプ Synchronous dynamic random-access memory
世代 5th generation
発売日 2020年7月14日 (2020-07-14)[1]
規格
  • DDR5-4400 (PC5-35200)
  • DDR5-4800 (PC5-38400)
  • DDR5-5200 (PC5-41600)
  • DDR5-5600 (PC5-44800)
  • DDR5-6000 (PC5-48000)
  • DDR5-6200 (PC5-49600)
  • DDR5-6400 (PC5-51200)
  • DDR5-6800 (PC5-54400)
  • DDR5-7200 (PC5-57600)
  • DDR5-7600 (PC5-60800)
  • DDR5-8000 (PC5-64000)
  • DDR5-8400 (PC5-67200)
[2][3]
クロックレート 2,000–4,000 MHz
転送速度 in the magnitude of 5 gigatransfers/second
電圧 1.1 V nominal (actual levels are regulated by on-the-module regulators)
前世代 DDR4 SDRAM (2014)
次世代 DDR6 SDRAM (2024+)

DDR5 SDRAM（ディディアールファイブ エスディーラム） (Double Data Rate 5 Synchronous Dynamic Random-Access Memory) は半導体集積回路で構成されるDRAMの規格の一種である。前世代のDDR4 SDRAMと比較して、DDR5は消費電力を削減しつつ帯域幅が2倍になる[4]。本来の策定は2018年内に終了する予定であったが、2020年7月14日に標準規格が発表された[5][6]。

Decision Feedback Equalization(DFE)などの新機能により、IO速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上する。DDR5は前世代のDDR4より2倍の帯域幅をサポートし4.8 Gbpsからの出荷となっている。

追加機能は次のとおり。

  • ファイングレインリフレッシュ機能：DDR4と比較して、すべてのバンクリフレッシュにより16 Gbpsのデバイス遅延が改善。同じバンクのセルフリフレッシュは、一部のバンクが他のバンクの使用中にリフレッシュできるようにすることで、パフォーマンスを向上。
  • オンダイECCおよびその他のスケーリング機能により、高度なプロセスノードでの製造が可能。
  • DDR4と比較してVddが1.2 Vから1.1 Vに移行することで電力効率が向上。
  • システム管理バスにMIPIアライアンスの I3C Basic規格の使用。
  • モジュールレベルでは、DIMM設計の電圧レギュレーターにより、拡張性に応じて電圧を出力し、DRAMの歩留まりを向上させるための電圧許容度を改善し、および消費電力をさらに削減できる可能性がある。

DIMMとメモリチップ

[編集]

以前のSDRAM世代では、メモリチップとパッシブ配線 (および小型のシリアル存在検出ROM) で構成されるバッファなしのDIMMが使用できたが、DDR5 DIMMでは追加のアクティブ回路が必要となるため、DIMMへのインターフェイスはRAM チップ自体へのインターフェイスとは異なる。

DDR5 DIMMは5V電源で供給され、オンボード回路(PMICと呼ばれる)を使用してメモリチップが必要とする低電圧に変換する。マザーボード上でなくメモリチップ近くで最終的な電圧に調整することでより安定した電力を提供する。これはCPU電源用の電圧レギュレータモジュール(VRM)の進歩を反映している。

１枚のDDR5 DIMMには2つの独立したチャネルを持つようになった。以前のSDRAM世代では64または72 (ECC無し/ECC付き) データラインで構成される１つのコマンド/アドレスバスであったが、DDR5 DIMMでは32または40 (ECC無し/ECC付き) データラインで構成されるコマンド/アドレスバスが２つあり合計64または80データライン (ECC無し/ECC付き)になる。4バイトのバス幅に16の最小バースト長を掛けると最小アクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用されるキャッシュラインのサイズと一致する。

なおオンダイECCは、DIMMモジュールに追加チップで搭載されるECC機能（ECCメモリ）とは異なるので注意が必要である。オンダイECCは宇宙線の影響などによるチップ内のエラー訂正を行うのに対して、DIMMモジュールのECC機能ではCPUとDIMM間のデータ転送のエラー訂正を行う。

オーバークロック仕様

[編集]

通常メモリチップの速度はJEDECで規格化されている。しかし、PCではインテルが策定したXMP 3.0(Extreme Memory Profile)に従ってメモリモジュールをオーバークロックして使用することが出来る。AMDも同様の機能である「AMD EXPO（Extended Profiles for Overclocking） Technology」を発表している[7]。

一般的にオーバークロックは、半導体を高速動作させるために電圧を規定より高くし発熱が増えデバイスの寿命を縮めることになる。

仕様

[編集]

この仕様はキングストンのページから作成。オーバークロック仕様も含めるとさらに種類が増える。

チップ規格 モジュール規格 JEDEC規格
DDR5-4000 PC5-32000 ○
DDR5-4400 PC5-35200 ○
DDR5-4800 PC5-38400 ○
DDR5-5200 PC5-41600 ○
DDR5-5600 PC5-44800 ○
DDR5-6000 PC5-48000 ○
DDR5-6400 PC5-51200 ○
DDR5-6600 PC5-52800
DDR5-6800 PC5-54400
DDR5-7000 PC5-56000
DDR5-7200 PC5-57600
DDR5-7600 PC5-60800

オペレーション

[編集]

標準的なDDR5メモリの速度は、4800～6400 MT/s(PC5-38400～PC5-51200)の範囲である。前世代と同様に、より高い速度が後から追加される可能性がある。最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」を選択できるようになった。アドレス指定範囲もわずかに拡張されている。

DDR4 SDRAMと比較すると、バンクグループの数が8に増え、1グループあたりのバンク数は同じ4バンクであるので合計32バンクとなる。

コマンドのエンコーディング

[編集]

コマンドのエンコーディングは大幅に再構成されており、LPDDR4のものから着想を得ている。コマンドは14ビットのバスを介して１サイクルまたは２サイクルで送信される。一部の単純なコマンド（リフレッシュやプリチャージなど）は1サイクルかかるが、アドレスを含むコマンド（アクティブ化、リード、ライト、モードレジスタアクセス）は28ビットの情報を含むために2サイクルかかる。

また、LPDDRと同様にモードレジスタは256個の8ビットとなっている。

ライトパターンコマンドはDDR5の新機能である。これはライトコマンドと同じであるが、範囲は個々のデータでなく、１バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋められる。これは通常、普通のライトと同じ時間がかかるがデータラインを駆動しないため電力を節約できる。またコマンドバスが早期に解放されるため、複数のバンクへの書き込みがより緊密にインターリーブされる可能性がある。

DDR5コマンドエンコーディング[8][要検証 – ノート]
コマンド CS コマンド/アドレス(CA)ビット
0 1 2 3 4 5 6 7 8 9 10 11 12 13
Active (activate)
Open a row 		L L L Row R0–3 Bank Bank group Chip CID0–2
H Row R4–16 R17/
CID3
Unassigned, reserved L L H V
H V
Unassigned, reserved L H L L L V
H V
Write pattern L H L L H L H Bank Bank group Chip CID0–2
H V Column C3–10 V AP H V CID3
Unassigned, reserved L H L L H H V
H V
Mode register write L H L H L L Address MRA0–7 V
H Data MRD0–7 V CW V
Mode register read L H L H L H Address MRA0–7 V
H V CW V
Write L H L H H L BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP WRP V CID3
Read L H L H H H BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP V CID3
Vref CA L H H L L L Data V
Refresh all L H H L L H CID3 V L Chip CID0–2
Refresh same bank L H H L L H CID3 Bank V H Chip CID0–2
Precharge all L H H L H L CID3 V L Chip CID0–2
Precharge same bank L H H L H L CID3 Bank V H Chip CID0–2
Precharge L H H L H H CID3 Bank Bank group Chip CID0–2
Unassigned, reserved L H H H L L V
Self-refresh entry L H H H L H V L V
Power-down entry L H H H L H V H ODT V
Multi-purpose command L H H H H L Command CMD0–7 V
Power-down exit,
No operation 		L H H H H H V
Deselect (no operation) H X
  • Signal level
    • H, high
    • L, low
    • V, valid, either low or high
    • X, irrelevant
  • Logic level
    •   Active
    •   Inactive
    •   Unused
  • Control bits
    • AP, Auto-precharge
    • CW, Control word
    • BL, Burst length ≠ 16
    • WRP, Write partial
    • ODT, ODT remains enabled

歴史

[編集]

2012年からJEDECでDDR5の予備的な議論が開始され、次世代システムメモリとして開発が進められた[9]。

2017年9月、ラムバス社が動作するDDR5 DIMMを発表した[10]。2018年11月15日、 SKハイニックスは1.1 Vで5200 MT/sで動作する最初のDDR5 RAMチップの完成を発表した[11]。2019年2月、SKハイニックスはDDR5の予備規格で公式に認められている最高速度である6400 MT/sのチップを発表した[12]。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していた[13]。

本規格とは無関係のノートパソコンとスマートフォン向けのJEDECの規格「LPDDR5」(Low Power Double Data Rate 5)は2019年2月に公開された[14]。

DDR4と比較して、DDR5はメモリモジュールの電圧を1.1 Vに低減するため消費電力が削減される。DDR5モジュールは、高速化を実現するためにオンボード電圧レギュレーターを組み込むことができるが、組み込みによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマー向けモジュールにのみ実装されると予想されていた[15]。DDR5はモジュールあたり51.2 GB/sの速度をサポートし[16]、モジュールあたり2つのメモリチャネルをサポートする[17][18]。

2019年の時点で現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行すると一般的に予想されている。デスクトップやサーバー（ノートパソコンは代わりにLPDDR5を使用すると思われる）で使用するためには、IntelとAMDのCPUなどの統合メモリコントローラーがDDR5をサポートする必要がある。2020年6月の時点では、どちらからもサポートの公式発表はないが、流出したスライドでは、Intelの2021年のSapphire RapidsマイクロアーキテクチャでDDR5をサポートする計画が示されている[19]。AMDのフォレスト・ノーロッドによれば、AMDの2020年半ばに発売されるZen 3ベースの第3世代Epyc CPUは、引き続きDDR4を使用する[20]。流出したAMDの内部ロードマップでは、2022年のZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告されている[21]。

2020年7月に標準規格JESD79-5がリリース[5]。

2021年10月に標準規格JESD79-5Aがリリース[22][2]。

2022年8月に標準規格JESD79-5Bがリリース[23]。

脚注

[編集]
  1. ^ Smith, Ryan (2020年7月14日). “DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond”. AnandTech. 2020年7月15日閲覧。
  2. ^ a b “JEDEC Publishes Update to DDR5 SDRAM Standard Used in High-Performance Computing Applications” (英語). businesswire (2021年10月26日). 2022年7月23日閲覧。
  3. ^ Keysight. “D9050DDRC DDR5 Txコンプライアンス・テスト・ソフトウェア”. Keysight. 2022年12月29日閲覧。
  4. ^ Manion, Wayne (March 31, 2017). “DDR5 will boost bandwidth and lower power consumption”. Tech Report. https://techreport.com/news/31673/ddr5-will-boost-bandwidth-and-lower-power-consumption April 1, 2017閲覧。 
  5. ^ a b “JEDEC Publishes New DDR5 Standard for Advancing Next-Generation High Performance Computing Systems”. 2022年1月16日閲覧。
  6. ^ “次世代メモリの標準規格「DDR5」の最終仕様をJEDECが発表、DDR4から何が進化したのか？”. GIGAZINE. 2020年7月30日閲覧。
  7. ^ 株式会社インプレス (2022年8月30日). “AMDの新Socket AM5マザーボードで新しいOCメモリ「EXPO」に対応”. PC Watch. 2022年9月10日閲覧。
  8. ^ “DDR5 Full Spec Draft Rev0.1”. JEDEC committee JC42.3 (4 December 2017). 2020年7月19日閲覧。
  9. ^ 株式会社インプレス (2015年7月31日). “【後藤弘茂のWeekly海外ニュース】 HBM3、Wide I/O3、DDR5……次々世代広帯域メモリの方向性”. PC Watch. 2022年7月23日閲覧。
  10. ^ Lilly, Paul (22 September 2017). “DDR5 memory is twice as fast as DDR4 and slated for 2019”. PC Gamer. https://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/ 15 January 2018閲覧。 
  11. ^ Malakar, Abhishek. "SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip". 2018年11月18日閲覧。
  12. ^ Shilov, Anton. "SK Hynix Details DDR5-6400". www.anandtech.com. 2021年4月16日閲覧。
  13. ^ "SK Hynix, Samsung Detail the DDR5 Products Arriving This Year". Tom's Hardware. 2019年2月23日閲覧。
  14. ^ “JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 | JEDEC”. www.jedec.org. 2020年7月29日閲覧。
  15. ^ "Rambus announces industry's first fully functional DDR5 DIMM - RAM - News - HEXUS.net". m.hexus.net. 2021年4月16日閲覧。
  16. ^ Lilly, Paul. "DDR5 memory is twice as fast as DDR4 and slated for 2019". 2017年9月22日閲覧。
  17. ^ "What We Know About DDR5 So Far". Tom's Hardware. 2019年6月7日閲覧。
  18. ^ "DDR5 - The Definitive Guide!". 2019年4月27日閲覧。
  19. ^ Verheyde 2019-05-22T16:50:03Z, Arne. "Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022". Tom's Hardware. 2021年4月16日閲覧。
  20. ^ Cutress, Dr Ian. "An Interview with AMD's Forrest Norrod: Naples, Rome, Milan, & Genoa". www.anandtech.com. 2021年4月16日閲覧。
  21. ^ "HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF". Gamers Nexus. 2021年4月16日閲覧。
  22. ^ “DDR5 SDRAM | JEDEC”. www.jedec.org. 2022年7月23日閲覧。
  23. ^ “DDR5 SDRAM | JEDEC”. www.jedec.org. 2022年12月29日閲覧。

外部リンク

[編集]
ウィキメディア・コモンズには、DDR5 SDRAMに関連するカテゴリがあります。
DRAMの種類
非同期
同期
グラフィック
ラムバス
モジュール
リスト
「https://ja.wikipedia.org/w/index.php?title=DDR5_SDRAM&oldid=102727083」から取得