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DDR5 SDRAM

出典: フリー百科事典『ウィキペディア（Wikipedia）』

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DDR5 SDRAM（ディディアールファイブ エスディーラム）は、「Double Data Rate 5 Synchronous Dynamic Random-Access Memory（ダブルデータレートファイブ シンクロナス・ダイナミック・ランダム・アクセス・メモリ）」の正式な略称。前世代のDDR4 SDRAMと比較して、DDR5は消費電力を削減しつつ帯域幅を2倍にすることが予定されている[1]。本来、この標準規格の策定は2018年内に終了する予定であったが、「システムメーカーの増大するニーズに対応するため」予定から2年以上遅れた2020年7月14日に最終仕様が発表された[2]。

「Decision Feedback Equalization」(DFE)と見なされる新機能により、IO速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上する。DDR5は前世代のDDR4よりも多くの帯域幅をサポートし、4.8 GB/sの可能性があるが、発売時には出荷されない。

2017年9月、ラムバス社が動作するDDR5 DIMMを発表した[3]。2018年11月15日、 SKハイニックスは1.1ボルトで5200 MT/sで動作する最初のDDR5 RAMチップの完成を発表した[4]。2019年2月、SKハイニックスはDDR5の予備規格で公式に認められている最高速度である6400 MT/sのチップを発表した[5]。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していた[6]。

本規格とは無関係のノートパソコンとスマートフォン向けのJEDECの規格「LP-DDR5」(Low Power Double Data Rate 5)は2019年2月に公開された[7]。

DDR4と比較して、DDR5はメモリモジュールの電圧を1.1Vに低減するため消費電力が削減される。DDR5モジュールは、高速化を実現するためにオンボード電圧レギュレーターを組み込むことができるが、組み込みによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマー向けモジュールにのみ実装されると予想されている[8]。DDR5はモジュールあたり51.2 GB/sの速度をサポートし[9]、モジュールあたり2つのメモリチャネルをサポートする[10][11]。

現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行すると一般的に予想されている。 デスクトップやサーバー（ノートパソコンは代わりにLPDDR5を使用すると思われる）で使用するためには、IntelとAMDのCPUなどの統合メモリコントローラーがDDR5をサポートする必要がある。2020年6月の時点では、どちらからもサポートの公式発表はないが、流出したスライドでは、Intelの2021年のSapphire RapidsマイクロアーキテクチャでDDR5をサポートする計画が示されている[12]。AMDのフォレスト・ノーロッドによれば、AMDの2020年半ばに発売されるZen 3ベースの第3世代Epyc CPUは、引き続きDDR4を使用する[13]。流出したAMDの内部ロードマップでは、2022年のZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告されている[14]。

DIMM対メモリーチップ

以前のSDRAM世代では、メモリチップとパッシブ配線 (および小型のシリアル存在検出ROM) で構成されるバッファなしのDIMMが使用できたが、DDR5 DIMMでは追加のアクティブ回路が必要となるため、DIMMへのインターフェイスはRAM チップ自体へのインターフェイスとは異なる。

第一は、電源である。DDR5 DIMMは5V電源で供給され、オンボード回路を使用してメモリチップが必要とする低電圧に変換する。使用ポイント近くで最終的に電圧を調整することでより安定した電力を提供し、CPU電源用の電圧調整モジュールの進歩を反映している。

第二に、すべての DDR5 DIMM はレジスタード（登録）されている。「レジスタードクロックドライバ」 (RCD) チップは、DIMMへの7 ビット幅のダブルデータレートコマンド/アドレスバスを、DRAMチップが要求する14ビット幅のシングルデータレートコマンド/アドレス信号に変換する。

第三に、DIMMごとに独立した2つのチャネルがある。以前のSDRAM世代では64または72 (非ECC/ECC) データラインを制御する一つのCAバスがあったが、DDR5 DIMMでは32または40 (非ECC/ECC) データラインをそれぞれ制御する2つのCAバスがあり、合計で64または80のデータラインを制御する。4バイトのバス幅に16の最小バースト長を掛けると最小アクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用されるキャッシュラインのサイズと一致する。

仕様

この仕様は、暫定的です。
チップ規格 モジュール規格
DDR5-4800 PC5-38400
DDR5-5000 PC5-40000
DDR5-5120 PC5-40960
DDR5-5333 PC5-42666
DDR5-5600 PC5-44800
DDR5-6400 PC5-51200

オペレーション

標準的なDDR5メモリの速度は、4800～6400 MT/s(PC5-38400～PC5-51200)の範囲である。前世代と同様に、より高い速度が後から追加される可能性がある。最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」を選択できるようになった。

DDR4 SDRAMと比較すると、バンクグループの数が8に増え、1グループあたりのバンク数は同じ4バンクであるので合計32バンクとなる。

コマンドのエンコーディング

DDR5コマンドエンコーディング[15][要検証 – ノート]
コマンド CS コマンド/アドレス(CA)ビット
0 1 2 3 4 5 6 7 8 9 10 11 12 13
Active (activate): open a row L L L Row Bank Bank group Chip
H Row V
Unassigned, reserved L H L L L V
H V
Write pattern L H L L H L H Bank Bank group Chip
H V Column V AP H V
Unassigned, reserved L H L L H H V
H V
Mode register write L H L H L L Address V
H Data V CW V
Mode register read L H L H L H Address V
H V CW V
Write L H L H H L BL Bank Bank group Chip
H V Column V AP WRP V
Read L H L H H H BL Bank Bank group Chip
H V Column V AP V
Vref CA L H H L L L Data V
Refresh all L H H L L H V L Chip
Refresh same bank L H H L L H V Bank V H Chip
Precharge all L H H L H L V L Chip
Precharge same bank L H H L H L V Bank V H Chip
Precharge L H H L H H V Bank Bank group Chip
Unassigned, reserved L H H H L L V
Self-refresh entry L H H H L H V L V
Power-down entry L H H H L H V H ODT V
Multi-purpose command L H H H H L Command V
Power-down exit,
No operation 		L H H H H H V
Deselect (no operation) H X
  • Signal level
    • H, high
    • L, low
    • V, valid, either low or high
    • X, irrelevant
  • Logic level
    •   Active
    •   Inactive
    •   Not interpreted
  • Control bits
    • AP, Auto-precharge
    • CW, Command word
    • BL, Burst length ≠ 16
    • WRP, Write partial
    • ODT, ODT remains enabled

コマンドのエンコーディングは大幅に再構成されており、LP-DDR4のものから着想を得ている。コマンドは14ビットのバスを介して送信され、一部の単純なコマンドは1サイクルかかるが、アドレスを含むコマンドは28ビットの情報を含むために2サイクルかかる。

また、LPDDRと同様にモードレジスタはそれぞれ8ビットに削減されているが、それらの数は大幅に増加している。

脚注

  1. ^ Manion, Wayne (March 31, 2017). “DDR5 will boost bandwidth and lower power consumption”. Tech Report. https://techreport.com/news/31673/ddr5-will-boost-bandwidth-and-lower-power-consumption April 1, 2017閲覧。 
  2. ^ “次世代メモリの標準規格「DDR5」の最終仕様をJEDECが発表、DDR4から何が進化したのか？”. GIGAZINE. 2020年7月30日閲覧。
  3. ^ Lilly, Paul (22 September 2017). “DDR5 memory is twice as fast as DDR4 and slated for 2019”. PC Gamer. http://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/ 15 January 2018閲覧。 
  4. ^ Malakar, Abhishek (18 November 2018). "SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip". {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  5. ^ Shilov, Anton. "SK Hynix Details DDR5-6400". www.anandtech.com. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  6. ^ "SK Hynix, Samsung Detail the DDR5 Products Arriving This Year". Tom's Hardware. 23 February 2019. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  7. ^ “JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 | JEDEC”. www.jedec.org. 2020年7月29日閲覧。
  8. ^ "Rambus announces industry's first fully functional DDR5 DIMM - RAM - News - HEXUS.net". m.hexus.net. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  9. ^ Lilly, Paul (22 September 2017). "DDR5 memory is twice as fast as DDR4 and slated for 2019". {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  10. ^ "What We Know About DDR5 So Far". Tom's Hardware. 7 June 2019. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  11. ^ "DDR5 - The Definitive Guide!". 27 April 2019. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  12. ^ Verheyde 2019-05-22T16:50:03Z, Arne. "Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022". Tom's Hardware. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  13. ^ Cutress, Dr Ian. "An Interview with AMD's Forrest Norrod: Naples, Rome, Milan, & Genoa". www.anandtech.com. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  14. ^ "HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF". Gamers Nexus. {{cite web}}: Cite webテンプレートでは|access-date=引数が必須です。 (説明)
  15. ^ “DDR5 Full Spec Draft Rev0.1”. JEDEC committee JC42.3 (4 December 2017). 2020年7月19日閲覧。

外部リンク

DRAMの種類
非同期
同期
グラフィック
ラムバス
モジュール
リスト
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