ELETRôNICA 4

Capítulo 4
tradas dos SCs que correspondem ao binário B têm agora o complemento de B.
Observemos que V = 1 coloca Ci do primeiro SC em 1, o que equivale a somar
1 ao resultado final. Por exemplo:

S = A + (complemento 1 de B) + 1 = A + complemento 2 de B

Como na representação de binário com sinal o complemento 2 corresponde ao

negativo de um binário positivo, concluímos que o circuito da figura 3.34 pode
ser um circuito somador ou subtrator, dependendo da variável de controle V.

Circuitos
sequenciais

84
eletrônica 4 CAPÍTULO 4

Analisando a figura 4.2, podemos notar que as entradas S (set) e R (reset) ficam
normalmente em nível “0”, sendo ambas ativas em nível lógico “1”. Fazendo
S = 1, obtém-se Q = 1. Esse nível é mantido após a retirada do nível “1” da
entrada S e permanece até que seja aplicado nível “1” na entrada R. Fazendo
R = 1, obtém-se Q = 0. Esse nível é mantido após a retirada do nível “1” da
entrada R e permanece até que seja aplicado nível “1” na entrada S.

A tabela verdade referente ao latch RS (figura 4.3) considera as entradas ativas

O
em nível lógico alto.

s circuitos lógicos combinacionais permitem funções como decodi- Figura 4.3

ficação, soma e subtração, comparação e muitas outras. Entretanto, Tabela verdade Representação do latch
funções mais avançadas (que dependem do tempo, memorização de Reset Set Q /Q
RS mostrando somente as
dados, sequência de operações etc.) não podem ser implementadas com o mesmo entradas e saídas e a tabela
princípio. Nesse caso, devemos recorrer ao projeto de circuitos lógicos sequenciais. 0 0 mantém S Q verdade correspondente.
0 1 1 0
Em um circuito sequencial, os valores das saídas em determinado instante de- R Q
1 0 0 1
pendem não só da combinação das variáveis de entrada, mas também do valor
anterior, isto é, do valor que a saída tinha antes da aplicação da nova combinação 1 1 inválido
de valores nas entradas. Para isso, é necessário utilizar dispositivos de memória
elementares capazes de armazenar as variáveis de saída internamente a cada
transição de estado (figura 4.1).
Analisando a tabela, podemos notar que S = 1 e R = 1 é inválido. Isso acontece
Figura 4.1 porque:
Dispositivos de
memória elementar. Circuito
• Nesse caso particular, as duas saídas Q e Q’ seriam iguais a “0”, o que impli-
Combinacional caria de imediato a inconsistência com a teoria das saídas Q e Q’.
• Outro ponto crítico ocorre quando passamos desse estado para S = 0 e
Entradas Saídas R = 0. Nesse caso, seguindo a tabela verdade e o comportamento do latch, a
Estado saída deveria permanecer inalterada, o que não acontece, gerando um estado
interno indefinido para Qn + 1 e Q’n + 1.

Devido a essa ambiguidade, a condição S = 1 e R = 1 não é usada para latch RS.

4.1 Elementos de memória O circuito do latch RS com portas NAND é mostrado na figura 4.4.

O latch RS é um elemento de memória simples com capacidade de armazena- Figura 4.4

mento temporário de um bit. Esse dispositivo consiste em duas portas NOR Detalhe interno do
acopladas por realimentações cruzadas (figura 4.2). S
Q
circuito do latch RS
com portas NAND.
Figura 4.2
Detalhe interno do latch
S
RS mostrando duas portas Q Q
R
NOR acopladas por
realimentações cruzadas.

Q
R
O circuito da figura 4.4 é equivalente ao apresentado no item anterior, portanto
sua tabela verdade e símbolo lógico não se alteram (figura 4.5).

86 87
eletrônica 4 CAPÍTULO 4

Figura 4.5 Um latch controlado (tipo D) é implementado colocando-se um inversor entre

Tabela verdade
Representação do latch os terminais S e R de um latch RS. Nessa configuração, impede-se que as va-
RS mostrando somente as Reset Set Q Q riáveis de entrada assumam valores idênticos, isto é, S = R = 0 ou S = R = 1.
entradas e saídas e tabela 0 0 mantém S Q Assim, a entrada D passa a ser única, e os pontos correspondentes a S e R, a
verdade correspondente. 0 1 1 0 assumir sempre valores distintos (figura 4.7):
1 0 0 1 R Q

1 1 inválido • Se D = 1, então S = 1 e R = 0.
• Se D = 0, então S = 0 e R = 1.

Figura 4.7
Analisando a tabela, podemos notar que S = 1 e R = 1 é inválido. Isso acontece Detalhe interno de um
D
porque: Q
latch para D = 0 e D = 1.

• Nesse caso particular, as duas saídas Q e Q’ seriam iguais a “1”. C

• Quando passamos desse estado para S = 0 e R = 0, estamos novamente
gerando um estado indefinido para Qn + 1 e Q’n + 1. Q

Um latch controlado possui uma entrada enable que diz quando o latch poderá ar-
mazenar um valor. Caso enable = 0, o latch permanece em seu estado anterior, man-
tendo armazenado o bit. Somente quando enable = 1 o latch funcionará como antes.
Observe que o problema da inconsistência foi eliminado, uma vez que é impos-
A entrada enable também pode ser denominada clock (CK), ou relógio, quando sível aplicar sinais iguais nas entradas S e R. A figura 4.8 e sua respectiva tabela
ela receber um sinal de sincronismo, por isso em alguns diagramas utiliza-se a verdade possibilitam uma análise dessa configuração.
notação “CK” (figura 4.6).
Figura 4.8
Figura 4.6 Representação do latch
D S Q D Q
Identificação das entradas RS: (a) diagrama lógico,
S relógio
S, R e clock em um latch. Q (b) símbolo e em
R /Q relógio /Q
(c) tabela verdade.
CK
(a) Diagrama lógico (b) Símbolo

Q (c) Tabela verdade

R Relógio D Q

0 X mantém

1 0 0

1 1 1
A tabela verdade a seguir demonstra as condições das saídas, considerando as
entradas R, S e clock.

R S Relógio Q Q Analisando a tabela verdade, podemos entender o funcionamento, pois:

X X 0 mantém
• se enable = 0, o latch permanece no estado anterior;
0 0 1 mantém • se enable = 1 e D = 1, temos S = 1 e R = 0; portanto, a saída Q será
0 1 1 1 0 Q = D (Q = 1);
1 0 1 0 1
• se enable = 1 e D = 0, temos S = 0 e R = 1; portanto, a saída Q será
Q = D (Q = 0).
1 1 1 erro lógico

Concluindo, se enable = 1, a saída Q acompanha a entrada D e, se enable = 0, a

Observe que a condição de ambiguidade (ou erro lógico) ainda existe quando S = R = 1. saída do latch permanece inalterada, ou seja, mantém o estado anterior.

88 89
eletrônica 4 CAPÍTULO 4

Figura 4.9 A figura 4.11 mostra detalhes das ligações internas do circuito.
Formas de onda dos sinais t0 t1 t2 t3 t4
para um latch tipo D. Figura 4.11
D Detalhe interno de um flip-
-flop J-K (mestre-escravo).
J 1
3
C 5
7 Q

8 Q’
6
4
K 2
As formas de onda dos sinais para um latch tipo D são apresentadas na figura
4.9, em que:
CK 9
• D é a entrada de dados;
• C, o sinal de habilitação ou clock;
• Q, a saída do latch.

Os circuitos latches R, S e D apresentados anteriormente são sensíveis ao nível Analisando a figura 4.11, podemos notar que:
do sinal aplicado em sua entrada de habilitação (enable).
• Se J = 0 e K = 0, as portas 1 e 2 estarão desabilitadas; portanto, após a apli-
Agora, analisaremos dispositivos que dispõem de entradas de sincronismo sen- cação do pulso de clock, o flip-flop não mudará de estado.
síveis às transições de nível lógico, de “0” para “1” ou de ”1” para “0”. Esses
dispositivos são conhecidos pela terminologia “disparados por borda” (do sinal • Se J = 1 e K = 0 e Q = 0, a porta 1 habilitará (J = 1 e Q’ = 1) e a porta 2
de relógio) e podem ser de dois tipos: desabilitará (K = 0 e Q = 0); portanto, após a aplicação do pulso de clock, o
estado de saída Q mudará para Q = 1.
• Disparados por borda de subida (transição positiva do sinal de clock): sensí-
veis às transições de nível lógico do sinal de clock, de “0” para “1”. • Se J = 1 e K = 0 e Q = 1, a porta 1 desabilitará (J = 1 e Q’ = 0) e a porta 2
• Disparados por borda de descida (transição negativa do sinal de clock): sensí- desabilitará (K = 0 e Q = 1); portanto, após a aplicação do pulso de clock, o
veis às transições de nível lógico do sinal de clock, de “1” para “0”. estado de saída permanecerá inalterado (Q = 1).

Vamos iniciar analisando o flip-flop J-K mestre-escravo. Esse dispositivo pos- • Se J = 0 e K = 1 e Q = 0, a porta 1 desabilitará (J = 0 e Q’ = 1) e a porta 2
sui duas entradas de dados (J e K) e tem como característica principal seus dois desabilitará (K = 1 e Q = 0); portanto, após a aplicação do pulso de clock, o
estágios internos, denominados mestre e escravo (figura 4.10) com a tabela ver- estado de saída permanecerá inalterado (Q = 0).
dade correspondente.
• Se J = 0 e K = 1 e Q = 1, a porta 1 desabilitará (J = 0 e Q’ = 0) e a porta
Figura 4.10 2 habilitará (K = 1 e Q = 1); portanto, após a aplicação do pulso de clock, o
Flip-flop J-K (mestre-escravo) estado de saída Q mudará para Q = 0.
e tabela verdade S S Q Estado futuro
correspondente. J J D Q futuro • Se J = 1 e K = 1, para J = K = 1, a cada ciclo de clock o estado do flip-flop
CK CK CK 0 0 Q
J-K se complementa; portanto, após a aplicação do sinal de clock, teremos:
K se Q = 0, a saída Q mudará para Q = 1; se Q = 1, a saída Q mudará para
R R Q 0 1 0
Q = 0.
1 0 1

1 1 Q Podemos também incluir as entradas de preset e clear nesse circuito, que passa
a ter a configuração da figura 4.12. A tabela verdade inclui as entradas de preset
(PR) e clear (CLR).

90 91
eletrônica 4 CAPÍTULO 4

Figura (a) Flip-Flop JK sensível à borda de descida

Figura 4.12 Figura (b) Flip-Flop JK sensível à borda de subida Figura 4.14
Detalhe interno de PR (a) Flip-flop J-K sensível
um flip-flop J-K (mestre- à borda de descida e
SET SET
-escravo) com as entradas J Q J Q (b) flip-flop J-K sensível
clear e preset e a tabela J
> > à borda de subida.
verdade correspondente. Q
K –Q K –Q
Clock RESET RESET

Q (a) (b) Figura 4.15

K CI 4027B com dois flip-flops
J-K sensíveis à borda de
subida com entradas de
As figuras 4.15 e 4.16 apresentam dois exemplos de circuito integrado com dois
clear e preset e a tabela
CLR flip-flops J-K: um da família CMOS e outro da TTL e suas tabelas verdade.
verdade correspondente.

CLR PR J K CLK Qn  1 Qn  1
Tabela verdade
  X X X 1 1
Entradas Saídas
 1 X X X  1 Q2 1 16 VDD CLEAR PRESET CLOCK J K Q Q
1  X X X 1 
Q2 2 15 Q1 1 0 X X X 0 1
1 1   Qn Qn 0 1 X X X 1 0
CLOCK2 3 14 Q1
1 1  1  1 1 1 X X X 1 1
RESET2 4 13 CLOCK1
1 1 1  1  0 0 0 0 Q0 Q0
K2 5 F/F 12 RESET1
1 1 1 1 Qn Qn 2 0 0 1 0 1 0
J2 6 F/F 11 K1
1 0 0 0 1 0 1
SET2 7 10 J1 0 0 1 1 TOGGLE

VSS 8 9 SET1 0 0 0 X X Q0 Q0
O exemplo da figura 4.12 corresponde a um flip-flop J-K mestre-escravo
0 0 1 X X Q0 Q0
sensível à transição negativa do sinal de relógio com entradas de preset e
clear inversoras.

A figura 4.13 apresenta o circuito de preset e clear e a tabela verdade corres­

pondente. Tabela verdade
Entradas Saídas
Figura 4.13 CLEAR PRESET CLOCK J K Q Q

Configuração do flip-flop Tabela verdade 16 15 14 13 12 11 10 9

0 1 X X X 0 1
PRESET
J-K mestre-escravo com PRESET CLEAR Resposta do FF 1 0 X X X 1 0
entradas clear e preset e 1 1 Operação com clock*
J Q J CLR Q J PR Q 0 0 X X X 1 1
tabela verdade resumida.
0 1 Q=1 > CK > CK 1 1 0 0 Q0 Q0
> CLK
1 0 Q=0 K PR Q K CLR Q 1 1 1 0 1 0
K Q
0 0 Não usada 1 1 0 1 0 1

*Q irá responder a J, K e CLK 1 1 1 1 TOGGLE

CLEAR 1 2 3 4 5 6 7 8
1 1 1 X X Q0 Q0

1 1 0 X X Q0 Q0

Existem outras configurações de entradas, que variam conforme o tipo de CI e

o fabricante, tais como exemplificadas na figura 4.14. Figura 4.16 CI 7476 com dois flip-flops J-K sensíveis à borda de descida e tabela verdade correspondente.

92 93
eletrônica 4 CAPÍTULO 4

Implementação de um flip-flop D a partir do J-K 7474 – Dois flip-flops tipo D sensíveis à borda de subida com entradas de preset Figura 4.19
e clear inversoras CI 7474 com dois flip-flops
Um flip-flop tipo D sensível à borda pode ser obtido com um inversor entre as tipo D sensíveis à borda
entradas J e K, como se pode observar na figura 4.17. Nesse tipo de flip-flop, a A figura 4.19 apresenta esse dispositivo, e tabela verdade correspondente. de subida com entradas de
saída Q assume o nível lógico presente na entrada D toda vez que ocorre transi- preset e clear inversoras.
ção do sinal de clock (nesse exemplo, as transições de estado ocorrem no instante
de subida do sinal de clock, conforme ilustram os gráficos). Tabela verdade
Vcc CLR D CK PR Q Q Entradas Saídas
Figura 4.17 14 13 12 11 10 9 8
PRESET CLEAR CLOCK D Q Q
(a) Flip-flop tipo D (a)
0 1 X X 1 0
a partir do J-K e
Clock
(b) as formas de onda > CK 1 0 X X 0 1

da entrada e da saída (b) 0 0 X X 1 1

em função do clock. D (input) > CK
1 1 1 1 0

1 1 0 0 1

Q (output) 1 1 0 X Q0 Q0
1 2 3 4 5 6 7
CLR D CK PR Q Q GND 1 1 1 X Q0 Q0

D J Q

CLK > CLK Implementação de um flip-flop T a partir do J-K

K Q O flip-flop T ou toggle muda sua saída a cada transição do sinal de clock (ver exem-
plo na figura 4.20, na transição positiva). Consequentemente, a frequência do si-
nal de saída é metade da frequência do sinal de entrada aplicado na entrada T.

Figura 4.20
Representação da mudança
Figura 4.18 Exemplos de circuitos integrados de flip-flops tipo D CMOS e TTL Q
da saída para um flip-flop T.
Dois flip-flops tipo D T
sensíveis à borda de 4013 – Dois flip-flops tipo D sensíveis à borda de subida com entradas de preset
Q
subida com entradas de e clear
preset e clear e a tabela
verdade correspondente.
A figura 4.18 apresenta esse dispositivo, e a tabela verdade correspondente.

Tabela verdade O flip-flop T é obtido a partir do flip-flop J-K aplicando nível lógico alto tanto na
Q1 1
Entradas Saídas entrada J como na K (figura 4.21).
14 VDD
CLEAR PRESET CLOCK D Q Q
Q2 2 13 Q2
0 1 X X 1 0 Figura 4.21
CLOCK1 3 12 Q2 1 0 X X 0 1 1 J X0 Representação
Pulsos de
mostrando como um
RESET1 4 11 CLOCK2 1 1 X X 1 1 entrada > CLK
do relógio flip-flop T é obtido a
D1 5 F/F 10 RESET2 0 0 0 0 1 1 K
1 partir do flip-flop J-K.
F/F 0 0 1 1 1
SET1 6 9 D2
2
0 0 0 X Q0 Q0
VSS 7 8 SET2
0 0 1 X Q0 Q0
A figura 4.22 mostra as formas de onda correspondentes nas saídas Q e Q’, a
partir do clock.

94 95
eletrônica 4 CAPÍTULO 4

Figura 4.22
Formas de onda
correspondentes nas saídas D C B A
Q e Q’, a partir do clock.
CLEAR
1
CLK 1
0 CLR CLR CLR CLR

1 J Q J Q J Q J Q
Q
CLOCK > CK > CK > CK > CK
0

1 K Q K Q K Q K Q

Q’
PR PR PR PR
0
PRESET

Figura 4.23
Representação de um
As formas de onda nas saídas em função do sinal de clock são apresentadas na
Contador de pulsos.
figura 4.24.
4.2 Contadores
Contadores são circuitos digitais que geram determinada sequência de estados,
sob o comando de um sinal de clock. São utilizados na contagem de pulsos pro-
venientes de chaves e de sensores, na construção de temporizadores e relógios di-
CK
gitais, para gerar sequências de pulsos e medir frequência, e também fazem parte
de circuitos eletrônicos como conversores analógico-digital e digital-analógico,
geradores de endereços de matrizes de memória etc.
D

Os contadores são basicamente divididos em duas categorias – assíncronos e

síncronos – e podem ser classificados de acordo com a sequência (crescente ou C
decrescente) e com o módulo (binário, decimal, módulo n).

4.2.1 Contadores assíncronos B

Os contadores assíncronos não possuem entradas comuns de sinal de clock. O

sinal inicial é aplicado no primeiro estágio; os demais recebem o sinal do estágio A
anterior.
Figura 4.24
Formas de onda nas saídas
Contador binário em função do sinal de clock.
Um contador binário pode ser construído a partir de flip-flops J-K conectando
a saída de uma célula à entrada de clock da célula seguinte. As entradas J e K de Contador de década (BCD counter)
todos os flip-flops são mantidas em nível lógico “1” para produzir o efeito toggle
a cada pulso de clock. Para cada dois pulsos de clock na entrada de determinada Uma das representações de dados numéricas mais utilizadas é o decimal codifi-
célula é produzido um pulso na respectiva saída. Isso resulta uma sequência bi- cado em binário (BCD – binay coded decimal). Nessa codificação, cada número
nária quando o número de flip-flops é igual a quatro. Esse dispositivo geralmente decimal inteiro é representado por um código binário de quatro dígitos, confor-
é chamado de contador de pulsos (ripple counter). me a tabela 4.1.

96 97
eletrônica 4 CAPÍTULO 4

Tabela 4.1 Análise do funcionamento

Decimal BCD 8421
0 0000 Observando a figura 4.26, podemos analisar o funcionamento do contador
BCD. Vamos considerar a situação: uma vez que o pulso seguinte levaria ao es-
1 0001
tado correspondente ao binário 1010, bastaria conectarmos os dois bits altos (Q3
2 0010 e Q1) às entradas de uma porta NAND cuja saída é ligada à entrada assíncrona
3 0011 de clear dos flip-flops. Isso provocaria um reset automático nos flip-flops após o
número 9, reiniciando, assim, a contagem.
4 0100 Figura 4.27
Formas de ondas na saída
5 0101 Observe na figura 4.27 as formas de onda para o flip-flop da figura 4.26.
em função do clock inicial.
6 0110
7 0111
8 1000 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
Clock
9 1001
pulses

Observe, no exemplo da figura 4.25, a equivalência entre um número decimal e

sua representação em BCD. QA (l.s.b.)

Figura 4.25
Equivalência entre o
número 247 e sua
2 4 7 Número decimal QB

representação em BCD.
QC
Representação em BCD
0 0 1 0 0 1 0 0 0 1 1 1
(Binary Coded Decimal)

QD (m.s.b.)

Reset Pulse
Um contador BCD ou contador de décadas (figura 4.26) pode ser construído a CLR
Figura 4.26
partir de um contador binário capaz de encerrar a transmissão de pulsos quando a
Circuito lógico do 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000 0001 0010 0011 0100 0101 0110
contagem atinge o estado correspondente ao número decimal 9 (1001 em binário). 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6
contador BCD.

SV
+V Q0 Q1 Q2 Q3

4.2.2 Contadores síncronos

PRESET
Nesse tipo de contador, o sinal de clock é comum a todos os flip-flops que o com-
põem, ou seja, todos os estágios são sincronizados simultaneamente.
S S S S
J Q J Q J Q J Q
É possível projetar um contador síncrono utilizando flip-flops tipo D. Para isso,
CLOCK CP CP CP CP
devemos seguir as etapas:
K Q K Q K Q K Q
R R R R
1) Especificar a sequência do contador.
7476 7476

Por exemplo, a sequência é:

74LS00

5, 7, 3, 2, 6 → repetidamente, ou seja, em binário: 101, 111, 011, 010, 110.

98 99
eletrônica 4 CAPÍTULO 4

2) Gerar a tabela de estados (tabela 4.2) Figura 4.28

Diagramas de Karnaugh
C C C
para as funções
Tabela 4.2 DA 0 1 DB 0 1 DC 0 1
Estado Atual Estado Futuro 00 x x 00 x x 00 x x
DA, DB e DC .
AB 01 1 0 AB 01 1 1 AB 01 0 0
A B C A B C 11 1 0 11 0 1 11 1 1
10 x 1 10 x 1 10 x 1
0 0 0 0 X X X X DA = B + C DB = A + C DC = A

1 0 0 1 X X X X

2 0 1 0 6 1 1 0 Figura 4.29
Dessa maneira, podemos montar um circuito lógico que atenda a essas funções Circuito lógico para as
3 0 1 1 2 0 1 0 (figura 4.29). funções DA, DB e DC .

4 1 0 0 X X X X

5 1 0 1 7 1 1 1
D Q D Q D Q
6 1 1 0 5 1 0 1
Clock clock clock clock
Q Q Q
7 1 1 1 3 0 1 1

3) Determinar quais os sinais de entrada necessários para forçar os flip-flops a

assumir os valores desejados na sequência (tabela 4.3).

Tabela 4.3
Entradas dos
Estado Atual Estado Futuro
Flip-Flops

A B C A B C DA DB DC

0 0 0 0 X X X X X X X
Implementação do circuito utilizando flip-flops tipo J-K
1 0 0 1 X X X X X X X
A figura 4.30 apresenta um flip-flop J-K e a tabela verdade correspondente. Ob-
2 0 1 0 6 1 1 0 1 1 0 serve que Qa é o valor anterior da saída Q antes da aplicação dos valores das
entradas J e K. As mudanças somente ocorrem na variação (descida) de “1” para
3 0 1 1 2 0 1 0 0 1 0 “0” dos pulsos aplicados na entrada de clock.

4 1 0 0 X X X X X X X
Figura 4.30
5 1 0 1 7 1 1 1 1 1 1 Flip-flop J-K.
Preset
Caso J J Q

6 1 1 0 5 1 0 1 1 0 1 I 0 0 Qa J Q

II 0 1 0 > CLK
7 1 1 1 3 0 1 1 0 1 1
III 1 0 1 K Q
IV 1 1 Qa
Clear
De acordo com a tabela 4.3, há três funções a serem implementadas: DA , DB e
DC, que podem ser apresentadas conforme a figura 4.28.

100 101
eletrônica 4 CAPÍTULO 4

Com base nas informações da tabela verdade, podemos elaborar uma tabela de Figura 4.31
transição de estados do J-K (tabela 4.4). C C C Diagramas de Karnaugh
JA 0 1 JB 0 1 JC 0 1 para as funções JA,
00 x x 00 x x 00 x x JB, JC, KA, KB e KC .
Tabela 4.4 AB 01 1 0 AB 01 x x AB 01 0 x
Casos Qa Q J K 11 x x 11 x x 11 1 x
10 x x 10 x 1 10 x x
I e II 0 0 0 X JA = C JB = 1 JC = A

III e IV 0 1 1 X C C C
KA 0 1 KB 0 1 KC 0 1
II e IV 1 0 X 1 00 x x 00 x x 00 x x
AB 01 x x AB 01 0 0 AB 01 x 1
I e III 1 1 X 0 11 0 1 11 1 0 11 x 0
10 x 0 10 x x 10 x 0
KA = BC KB = A + C KC = A
A tabela de transições (tabela 4.5) apresenta as entradas necessárias para forçar os
valores nas saídas dos flip-flops a ir para a sequência desejada.
Tabela 4.5
. Dessa maneira, podemos montar um circuito lógico que atenda a essas funções
Estado Atual Estado Futuro Entradas dos Flip-Flops (figura 4.32).

A B C A B C JA KA JB KB JC Kc

0 0 0 0 X X X X X X X X X X Vcc
QA
1 0 0 1 X X X X X X X X X X
QB

2 0 1 0 6 1 1 0 1 X X 0 0 X QC

3 0 1 1 2 0 1 0 0 X X 0 X 1
J Q J Q J Q
4 1 0 0 X X X X X X X X X X Clock clock clock clock
K Q K Q K Q
5 1 0 1 7 1 1 1 X 0 1 X X 0

6 1 1 0 5 1 0 1 X 0 X 1 1 X

7 1 1 1 3 0 1 1 X 1 X 0 X 0

De acordo com a tabela 4.5, podemos elaborar o mapa de Karnaugh identifican-

do as funções a serem implementadas, conforme mostra a figura 4.31.

Figura 4.32
Projeto: contador decimal (BCD) síncrono Circuito lógico para as
funções JA, JB, JC, KA, KB e KC .
As informações necessárias para montar um contador decimal (BCD) síncrono
são as seguintes:

102 103
eletrônica 4 CAPÍTULO 4

1) Tabela de estados. 3) Circuito lógico (figura 4.34).

Tabela 4.6

Saídas Atuais Saídas Futuras Entradas dos flip-flops

Estados Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0

1 0 0 0 0 0 0 0 1 0 x 0 x 0 x 1 x

2 0 0 0 1 0 0 1 0 0 x 0 x 1 x x 1
2 1 5 4 10 9
U3:A U3:B U3:C
3 0 0 1 0 0 0 1 1 0 x 0 x x 0 1 x 7408 7408 7408

4 0 0 1 1 0 1 0 0 0 x 1 x x 1 x 1 3 6 8

2 7 2 7
5 0 1 0 0 0 1 0 1 0 x x 0 0 x 1 x U1:A U1:B U2:A U2:B
4 15 9 11 4 11 9 11
J S Q J S Q J S Q J S Q
6 0 1 0 1 0 1 1 0 0 x x 0 1 x x 1 1
> CLK 6
> CLK 1
> CLK 5
> CLK
16 14 12 10 16 10 12 10
K R Q K R Q K R Q K R Q
7 0 1 1 0 0 1 1 1 0 x x 0 x 0 1 x 74LS76 74LS76 74LS76 74LS76

8 0 1 1 1 1 0 0 0 1 x x 1 x 1 x 1
R1 R2 R3 R4
330 330 330 330
BAT1
9 1 0 0 0 1 0 0 1 x 0 0 x 0 x 1 x 5V
D1 D2 D3 D4
LED-RED LED-RED LED-RED LED-RED

10 1 0 0 1 0 0 0 0 x 1 0 x 0 x x 1

Figura 4.33 Figura 4.34

Diagramas de Karnaugh Exemplo de circuito integrado CMOS 4510 BCD counter
2) Diagramas de Karnaugh e expressões lógicas (figura 4.33). Circuito lógico contador
e expressões lógicas. decimal (BCD) síncrono.
Pin Description
Q1 Q1 Q1 Q1 Q1 Q1 Q1 Q1
Pin no Symbol Name and Function
0 0 0 0 Q2 X X X X Q2 0 0 1 0 Q2 X X X X Q2
Q3 Q3 Q3 Q3
0 0 1 0 X X X X X X X X 0 0 1 0 1 PL parallel load input (active HIGH)
Q2 Q2 Q2 Q2
X X X X X X X X X X X X X X X X 4, 12, 13, 3 D0 to D3 parallel inputs
Q3 Q3 Q3 Q3
X X X X Q2 0 1 X X Q2 0 0 X X Q2 X X X X Q2 5 CE count enable input (active LOW)
Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0

J3 = Q2 • Q1 • Q0 K3 = Q0 J2 = Q1 • Q0 K2 = Q1 • Q0 6, 11, 14, 2 Q0 to Q3 parallel outputs

7 TC terminal count output (active LOW)

Q1 Q1 Q1 Q1 Q1 Q1 Q1 Q1

0 1 X X Q2 X X 1 0 Q2 1 X X 1 Q2 X 1 1 X Q2 8 GND ground (0V)

Q3 Q3 Q3 Q3
0 1 X X X X 1 0 1 X X 1 X 1 1 X 9 MR asynchronous master reset input (active HIGH)
Q2 Q2 Q2 Q2
X X X X X X X X X X X X X X X X
Q3 Q3 Q3 Q3 10 UP/DN up/down control input
0 0 X X Q2 X 1 X X Q2 1 X X X Q2 X 1 X X Q2 Tabela 4.7
15 CP clock input (LOW-to-HIGH, edge-triggered) Descrição dos pinos do
Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0 Q0

J1 = Q3 • Q0 K1 = Q0 J0 = 1 K0 = 1 circuito integrado CMOS

16 VCC positive supply voltage
4510 BCD counter.

104 105
eletrônica 4 CAPÍTULO 4

Figura 4.35 Exemplo de circuito de teste para o contador de décadas 4510.

Identificação dos pinos do
circuito integrado CMOS 1 PL VDD 16 .
4510 BCD counter. 2 O3 CP 15
MR PL UP/DN CE CP MODE CP
3 P3 O2 14
L H X X X parallel load CE

L L X H X no change 4 P0 P2 13
UP/ON
L L L L count down 5 CE P1 12
MR
L L H L count up
6 O0 O1 11
PL
H X X X X reset
7 TC UP/DN 10
D0 VCC
Figura 4.36 8 VSS MR 9
D1
Detalhe das ligações internas
do circuito integrado CMOS D2
4510 BCD counter.
D3 GND
.
O0
4 6 12 11 13 14 3 2
9 P0 O0 P1 O1 P2 O2 P3 O3
O1
MR
O2

1
O3
PL
15
TC
CP P P P P
7 PL Q PL Q PL Q PL Q 0 1 2 3 4 5 6 7 8 9 8 7 6 5 4 3 2 1 0 0 9 6 7 0
TC CP CP CP CP

T Q T Q T Q T Q
Figura 4.37
Diagrama de tempos do
circuito integrado CMOS
4510 BCD counter.

CE

10

UP/ON

VDD = Pin 16
VSS = Pin 8
O = Pin Number

106 107
eletrônica 4 CAPÍTULO 4

Um contador crescente/decrescente tem a lógica interna apresentada na figura 4.39.

DISPLAY

680 
x4
Vdd Q0 Q1 Q2 Q3
a Up/Down
A B C D

k J Q J Q J Q J Q

C C C C
> > > >
BC457B
x4 K Q K Q K Q K Q

9 V

+
14 680  47 µF

4093 Schmilt 0V
Figura 4.39
trigger NAND Contador em anel Detalhes internos de
um contador crescente/
5 47 k Contador em anel é um conjunto de flip-flops conectados em cascata à saída
4 4 decrescente.
6
do último estágio conectado à entrada do primeiro, fechando um anel. Um
uso comum desse circuito consiste em um único bit = 1, que circula através
das saídas. Por exemplo, se forem utilizados quatro flip-flops, haverá quatro
1 M 16 6 11 14 2 7
estados de saída (0001 / 0010 / 0100 / 1000), e cada um deles se repetirá a
A B C D carry enable
5
cada quatro ciclos de clock. Nesse caso, ele pode ser usado como um conta-
outputs out
1
3
dor cíclico de n estados. O circuito da figura 4.40 mostra um contador em
2
15
clock Input 4510 reset
9
anel módulo 4.
load Inputs
UP/DM
A B C D load 10 Figura 4.40
+
1 µF 7 4 12 13 3 1 8 10 k Contador em anel
4-bit Output
módulo 4.
QA QB QC QD
Feedback
Loop
ASTABLE BCD COUNTER

Preset to
Figura 4.38 D Q D Q D Q D Q
Logic “1” FFA FFB FFC FFD
Detalhes internos de CLK CLK CLK CLK
Q Q Q Q
circuito de teste para o CLR CLR CLR CLR
contador de décadas 4510.
Clock

Clear

A tabela 4.8 apresenta a sequência de estados do circuito de contador em anel

módulo 4.

108 109
eletrônica 4 CAPÍTULO 4

Tabela 4.8
Pulso de Clock Q3 Q2 Q1 Q0
4.3 Registradores de deslocamento
0 0 0 0 1 Registrador é um circuito formado por interligações de flip-flops com a finali-
dade de armazenar informação binária (número binário) pelo tempo que for
1 0 0 1 0 necessário.

2 0 1 0 0 Os registradores são utilizados em operações aritméticas de complementação,

multiplicação e divisão, em conversão de uma informação série em paralela e
3 1 0 0 0 também em vários outros tipos de circuitos digitais.

Contador Johnson 4.3.1 Informação série e informação paralela

Contador Johnson (ou contador de anel torcido) é um contador em anel modifica- Uma informação é chamada informação série quando os bits são apresentados
do, no qual a saída do último estágio invertida é realimentada para a entrada do sequencialmente, um após o outro, necessitando somente de uma via para o
primeiro estágio. O circuito da figura 4.41 mostra um contador Johnson módulo 4. transporte dos bits. Esse modo de transferir informação é conhecido como des-
locamento em série.
Figura 4.41 Figura 4.42
QA QB QC QD Uma informação é chamada informação paralela quando os bits são apresen- Configurações da entrada e
Contador Johnson
tados simultaneamente; assim, a transferência da informação acontece em um da saída de um registrador:
módulo 4.
único instante. É necessária uma quantidade de vias para transmissão igual ao (a) entrada série
número de bits da informação. Esse modo é conhecido como deslocamento – saída série,
D
FFA
Q D
FFB
Q D
FFC
Q D
FFD
Q paralelo. (b) entrada série –
CLK CLK CLK CLK
Q Q Q Q
saída paralela,
CLR CLR CLR CLR A entrada e a saída de um registrador podem ser configuradas nesses dois mo- (c) entrada paralela
dos, resultando em quatro possibilidades: entrada série – saída série, entrada – saída série e
Clock série – saída paralela, entrada paralela – saída série, entrada paralela – saída (d) entrada paralela
Clear
paralela (figura 4.42). – saída paralela.

A tabela 4.9 apresenta a sequência de estados gerada pelo circuito do contador

a) Entrada série – saída série b) Entrada série – saída paralela
Johnson módulo 4.
Entrada Saída Entrada
Tabela 4.9 de dados REGISTRADOR de dados de dados REGISTRADOR
Pulso de Clock Q3 Q2 Q1 Q0 em série em série em série
…
0 0 0 0 0
Saída de dados em paralelo

1 0 0 0 1
c) Entrada paralela – saída série d) Entrada paralela – saída paralela
2 0 0 1 1
Entrada de dados em paralelo Entrada de dados em paralelo
3 1 1 1 1 … …
Saída
4 1 1 1 1 REGISTRADOR de dados REGISTRADOR
em série
5 1 1 1 0 …
Classificação – entrada/saída Saída de dados em paralelo
6 1 1 0 0

7 1 0 0 0

110 111
eletrônica 4 CAPÍTULO 4

4.3.2 Registrador de deslocamento para a direita Em um flip-flop mestre-escravo, a atualização da saída devido à transição do
clock só ocorre imediatamente após o fim da transição do clock.
O circuito da figura 4.43 mostra como o registrador de deslocamento pode ser
montado usando flip-flops tipo D. No circuito figura 4.43, observamos que o clock ocorre simultaneamente em
todos os flip-flops. No momento da transição negativa do clock, D2 tem como en-
Figura 4.43 trada o valor de Q3 anterior à transição do clock, pois Q3 somente terá seu valor
saída paralela
Registrador de atualizado após o fim da transição.
Q3 Q2 Q1 Q0
deslocamento para a
direita usando flip-flop Entrada Vamos verificar como progride o primeiro bit “1” de entrada nos flip-flops do
série D3 Q3 D2 Q2 D1 Q1 D0 Q0
tipo D e tabela verdade. CLK > CLK ff3 > CLK ff2 > CLK ff1 > CLK ff0
registrador em análise. Acompanhe pelas formas de onda na figura 4.44.
Q3 Q2 Q1 Q0
• Após o segundo pulso, o bit “1” é colocado na saída Q3 do ff3.
• Após o terceiro pulso, o bit “1” é colocado na saída Q2 do ff2.
Tabela verdade FFD • Após o quarto pulso, o bit “1” é colocado na saída Q1 do ff1.
D CK Q
• Após o quinto pulso, o bit “1” é colocado na saída Q0 do ff0.
0 0
• Após o sexto pulso, o bit “1” é perdido, ou seja, não está na saída de nenhum
flip-flop do circuito.
1 1

Como podemos observar, o primeiro bit “1” deslocou-se para a direita a cada
pulso de clock. O deslocamento que ocorreu com o bit “1” ocorre com os demais
No símbolo dos flip-flops (ffs) da figura 4.43, a “bolinha” na entrada do clock bits. Esse deslocamento que os bits de entrada apresentam a cada pulso de clock
indica sensibilidade à borda negativa. Os flip-flops desse circuito são do tipo D, deu origem ao nome registrador de deslocamento.
sensível à borda negativa, como podemos observar pelos símbolos dos ffs. Na ta-
bela verdade, a seta apontando para baixo indica sensibilidade à borda negativa. 4.4 Registrador de deslocamento para a esquerda
Figura 4.44
Formas de onda do
As formas de onda de entrada e saída do registrador de quatro bits são apresen- Para obter o registrador de deslocamento para a esquerda, basta mudar a ordem
registrador de quatro bits.
tadas na figura 4.44. dos flip-flops e a entrada do registrador passará a ser no primeiro flip-flop da di-
reita (figura 4.45).

1 2 3 4 5 6 7 8 9 10 … Figura 4.45
CK saída paralela Registrador de
t
Q3 Q2 Q1 Q0 deslocamento para
Entrada
série a esquerda.
entrada (D 3) 0 1 0 1 0 1 0 1
t
D3 Q3 D2 Q2 D1 Q1 D0 Q0
CLK > CLK ff3 > CLK ff2 > CLK ff1 > CLK ff0
saídas Q3 Q2 Q1 Q0
Q 3(ff3) 0 1 0 1 0 0 1
t

Q 2(ff2) 0 1 0 1 0 1 0
t

Q 1(ff1) 0 0 1 0 1
t

Q 0(ff0) 0 1 0 1 0 1
t

No início as saídas de todos os IOLSIORSV estão em “0”

112 113
eletrônica 4 CAPÍTULO 4

CI 7491 – Registrador de deslocamento de oito bits – entrada série CI 74164 – Registrador de deslocamento de oito bits com entrada
e saída série (figura 4.46) de reset (figura 4.47)

Figura 4.46 Figura 4.47

Registrador de (a) VCC QH QG QF QE Reset CK Registrador de
deslocamento de oito bits: Q Q A B GND CK NC
Tabela verdade deslocamento de oito bits:
(a) identificação dos Entradas Saídas (a) identificação dos
14 13 12 11 10 9 8
pinos do CI 7491, t = tn t = tn+8 pinos do CI 74164 e
14 13 12 11 10 9 8
(b) tabela verdade e A B Q (b) detalhe do circuito
1 2 3 4 5 6 7
(c) detalhe do circuito 0 0 0 interno do CI 74164.
interno do CI. 0 1 0
1 2 3 4 5 6 7 A B QA QB QC QD TERRA
1 0 0

1 1 1 saída paralela
NC NC NC NC VCC NC NC
(b)
(a) (b) QH QG QA
(A) (B)
A
S7 Q7 S6 Q6 S0 Q0
B
A > CLK ff7 > CLK ff6 > CLK ff0
S7 Q7 S6 Q6 S0 Q0
B
R7 Q7 R6 Q6 R0 Q0
> CLK ff7 > CLK ff6 > CLK ff0

R7 Q7 R6 Q6 R0 Q0
CK
CLK

(c) CLR
(C)

Se uma das entradas for “0”, será transferido “0” para a saída do registrador após O CI 74164 é um registrador de deslocamento só para a direita, podendo ser uti-
oito pulsos de clock, independentemente da outra entrada. Se uma das entradas lizado como entrada série e saída série ou paralela. É sensível à transição negativa
for “1”, o valor da outra entrada (“0” ou “1”) será transferido para a saída do do clock e normalmente é usado com uma das entradas séries (A ou B) alta e os
registrador após oito pulsos de clock. Podemos usar uma entrada como controle dados são enviados para outra entrada.
e a outra como entrada de dados.
4.4.1 Circuito registrador de deslocamento – entrada série
ou paralela
Os dados em paralelo transferidos para o registrador não devem ser colocados
diretamente nas saídas dos flip-flops, pois com a ação do clock eles se deslocam,
ocorrendo conflito. Assim, os dados em paralelo podem ser carregados no regis-
trador pelo terminal preset.

Para obtermos um registrador com entrada paralela, necessitamos de flip-flops

com clear e preset. Como sabemos, o terminal clear serve para colocar todas as
saídas dos flip-flops internos em “0”, ou seja, zerar (“setar”) as saídas, e o preset,
para colocar todas as saídas em “1” , ou seja, “setar” todas as saídas. O clear e o
preset não podem estar ativos ao mesmo tempo, pois haveria conflito nas saídas.

Vamos avaliar como atuam o clear e o preset para que possamos obter um registrador
com entrada paralela. Para isso, admitamos que o clear e o preset sejam ativos em “0”.

114 115
eletrônica 4 CAPÍTULO 4

Primeiro, ativamos o clear (CLR = 0) zerando as saídas. Uma vez zeradas as Assim, um trem de pulsos na entrada se reproduzirá em Q0 com atraso igual a
saídas, desativamos essa função, dando condição de funcionamento normal ao (n 1)T, em que T é o período de relógio (clock).
registrador.
4.4.2 Associação de registradores – registrador de maior
Colocamos bit a bit nos presets dos flip-flops a informação que corresponde à en- capacidade
trada paralela, ou seja, os terminais de preset estão sendo usados como entradas
paralelas. Nos presets em que o valor colocado é “1”, o flip-flop correspondente A figura 4.49 apresenta dois registradores entrada série, A1 A 2 - - - - - D3 D4 com
mudará a saída de “0” para “1” e será possível, portanto, transferir para o regis- quatro bits de saída colocados em cascata para a obtenção de um registrador
trador os dados da entrada através dos presets. Isso feito, desativamos os presets, saída com oito bits.
dando condição de funcionamento normal ao registrador (ver figura 4.48 – ter-
minal enable). Figura 4.49
Dois registradores
Assim preparado, o registrador deslocará normalmente, com a ação do clock, os A1 A2 A3 A4 B1 B2 B3 B4 entrada série.
dados nele inseridos.

Vamos considerar o registrador de deslocamento para a direita da figura 4.43 e entrada

série DA DA
nele acrescentar preset e clear ativados em “0”, com acesso possível ao preset de REG A REG B
cada flip-flop interno. Os clears são interligados zerando simultaneamente, quan- > >
do ativados, todos os flip-flops (figura 4.48). clock

Figura 4.48
Registrador de
entrada paralela
deslocamento – entrada
E7 E6 E0 A saída série de REG A (A4) é direcionada para a entrada série de REG B (D4).
série ou paralela; saída
série ou paralela. enable O arranjo equivale a um registrador entrada série com saída paralela de oito bits.
saída paralela Podemos usar qualquer Ai ou Bi como saída série; a escolha dependerá do atraso
Q7 QG Q0 desejado.

entrada PR PR PR 4.4.3 Registrador como multiplicador ou divisor por 2

S7 Q7 S6 Q6 S0 Q0
série
> CLK ff7 > CLK ff6 > CLK ff0
Consideremos um número natural binário de oito bits, por exemplo: 1 1 0 0  0 1 1 0.

R7 Q7 R6 Q6 R0 Q0 Vamos supor que esse número esteja carregado em um registrador de desloca-

CLR CLR CLR mento e sofra deslocamento para a direita. Perde-se o bit “0” e fica indefinido o
bit 7, que consideramos “0” (figura 4.50).
clock
clear
Figura 4.50
Registrador como
b7 b0
multiplicador ou
divisor por 2.
O terminal enable controla a função do PR, selecionando-o para ser entrada ou 1 1 0 0 1 1 0 (102)10
funcionamento normal de PR.
deslocamento
:2
b7 b0 para a direita
O terminal Q0 ou outro da saída paralela pode ser considerado saída série,
dependendo do atraso desejado na transferência do sinal ou outra condição 0 1 1 0 0 1 1 (51)10
específica do caso em questão. O referido atraso é aquele ocasionado na passa-
gem do sinal da entrada do flip-flop interno para sua saída que leva um período
de relógio.

116 117
eletrônica 4 CAPÍTULO 4

A operação de deslocamento para a direita, como vimos, pode ser associada à di- Para concluir, observamos que, embora os flip-flops internos sejam sensíveis à
visão por 2. Inversamente, um deslocamento para a esquerda pode ser associado transição negativa, devido ao inversor, é na transição positiva do clock que as mu-
à multiplicação por 2. danças ocorrem, lembrando também que, a partir do segundo flip-flop, o valor
efetivo da entrada é o anterior à transição do clock, pois os flip-flops têm como
4.4.4 Registrador de deslocamento em anel base o flip-flop J-K mestre-escravo.

No circuito da figura 4.51, vamos conectar Q0 à entrada série (A e B interligadas).

Figura 4.51
Q7 Q6 Q0
Registrador de
deslocamento em
anel de quatro bits.
A
S3 Q3 S2 Q2 S0 Q0
B
> CLK ff7 > CLK ff6 > CLK ff0

R3 Q3 R2 Q2 R0 Q0

CK

reset

Vamos avaliar o circuito da figura 4.51, admitindo a condição inicial Q3 = Q2

= Q1 = 0 e Q0 = 1.

Na primeira transição positiva do clock (CK), Q3 vai para “1”, e Q0, para “0”; as
demais saídas permanecem em “0”. Na segunda transição positiva, Q2 vai para
“1”, e Q3, para “0”; portanto, Q0 = Q1 = 0. Assim, “1” vai deslocando-se para a
direita até Q0 = 1 e as demais saídas = 0. Eventos distintos podem ser comanda-
dos (controlados) pelas saídas, obedecendo a uma sequência bem definida e em
intervalos de tempo determinados pelo clock. Cada evento será comandado pela
Figura 4.52 saída que estiver com valor “1”.
Formas de onda de
dois ciclos completos. Na figura 4.52 estão registradas as formas de onda de dois ciclos completos.

clock

Q3 0 1 0 1 0 1 0

Q2 0 1 0 1 0 1

Q1(ff1) 0 1 0 1 0

Q0(ff0) 0 1 0 1 0

118 119