In this paper we describe our own AES implementation, which supports encryption as well as decryption. Our major design goal was to reduce the area while still being capable to support high speed wireless networks such as IEEE 802.11a. Our AES solution provides a throughput of 54 MBit/s at 33 MHz and requires an area of 0.33 mm2 in a 0.25 μm technology. This version may be run at up to 66 MHz which gives a throughput of 108 MBit/s. During the design we took into account global as well as local optimisations, i. e., optimisations which could be done inside an individual operation without affecting the rest of the design.
Dieser Artikel diskutiert eine AES Realisierung in Hardware, die sowohl zur Ver- als auch zur Entschlüsselung verwendet werden kann. Die hier vorgestellte Lösung erreicht folgende Optimierungskriterien: Minimierung der Fläche unter Wahrung eines für breitbandige drahtlose Netzwerke notwendigen Durchsatzes. Die hier vorgestellte Lösung erlaubt einen Durchsatz von 54 MBit/s bei 33 MHz und hat eine Fläche von nur 0,33 mm2 in einer 0,25 μm Technologie. Diese Version kann mit bis zu 66 MHz getaktet werden und bietet dann einen Durchsatz von 108 MBit/s. Bei der Realisierung wurden sowohl globale als auch lokale, d. h. operationsspezifische Optimierungen berücksichtigt.
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