ELECTRÓNICA DIGITAL MODERNA. Teoría y Práctica

n gótfr modei no Mutis Colección "ELECTRÓNICA GENERAL" JOSÉ Ma ÁNGULO USATEGUI Dr. Ingeniero Industrial. Catedrático de "Arquitectura y Tecnología de Computadores" en la Facultad de Informática de la Universidad de Deusto. ELECTKONICA DIGITAL MODERNA Teoría y Práctica DECIMOSEGUNDA EDICIÓN CORREGIDA Y AMPLIADA torial Paraninfo sa1991 ÍNDICE Prefacio 13 Capítulo 1: Naturaleza de la lógica digital17 Lógica digital (17). Definición de digital y analógico (18). Elementos de decisión y memoria (19). Naturaleza binaria de la lógica digital. Siste mas numéricos (21). Desarrollo de la lógica digital (22). Ejercicios teóri cos de auto-test (26). Capítulo 2: Sistemas de numeración para cómputo digital y su aritmética27 Formación de los sitemas de numeración (27). El sistema binario (28). Conversión de decimal a binario (29). Coma fija y coma flotante (31). Aritmética binaria (33). Los complementos (34). Resta por adición de un complemento (36). Otros códigos y formas de utilización del sistema binario (37). Sistema octal (43). Sistema hexadecimal (45). Ejercicios teóricos de auto-test (48). Capítulo 3: El álgebra lógica o de Boole49 Introducción (49). Teoría de conjuntos. Conjunto y conjunto universal (50). Otros tipos de conjuntos (52). Operaciones con conjuntos (54). Axiomas prácticos para la resolución de ecuaciones lógicas (60). Otras operaciones lógicas (64). Resolución lógica de problemas. Planteamien to y fases operativas(66). Primer problema(68). Segundo problema(69). Tercer problema (71). Importancia de las operaciones NAND y ÑOR (73). Teoremas de Morgan (74). Resolución de una ecuación mediante operadores ÑOR (76). Resolución de una ecuación con operadores NAND (79). Realización de ecuaciones lógicas empleando operadores ÑOR o NAND (81). Diagramas gráficos de Karnaugh (83). Simplifica ción de ecuaciones mediante los diagramas de Karnaugh (88). Problema (92). Método tabular de Quine-Mc Cluskey (93). Ejercicios teóricos de auto-test (96). Capítulo 4: Fundamentos y fabricación de los circuitos integrados99 Importancia del circuito integrado (99). Ventajas e inconvenientes del uso de CI (100). Métodos de fabricación (102). Fases de la fabricación ÍNDICE tador asincrono de propagación ascendente (380). Contador de propa gación ascendente-descendente (382). Contador de 2 etapas (387). Su mario. Tercera práctica: Contadores síncronos (Lógica secuencial), (388). Contador síncrono ascendente (389). Contador síncrono descendente (390). Contador síncrono con propagación de acarreo (392). Contador descendente programable (393). Sumario (395). Cuestiones prácticas de auto-test (396). Capítulo 9: Sistemas lógicos combinacionales 399 Introducción (399). Codificadores (400). Decodificadores (404). Multiplexores (412). Demultiplexores (413). Comparadores (416). Generado res y detectores de paridad (419). Matrices lógicas programables (421). Características técnicas de CI comerciales de circuitos lógicos combina cionales (424). Ejercicios teóricos de auto-test (439). Experimentación práctica: Circuitos combinacionales diversos. Primera práctica: Codifi cadores y decodificadores (440). Decodificador de dos líneas a cuatro líneas (440). Decodificador BCD a decimal (441). Codificador de cua tro líneas a dos líneas (442). Decodificador de dos a cuatro líneas y codi ficador de cuatro a dos líneas (443). Conversor de código binario a BCD (430). Sumario. Segunda práctica: Multiplexores y demultiplexores (444). Multiplexor (447). Demultiplexor (448). Generador de paridad. Genera dor de paridad par (450). Detector de paridad par (451). Generador y detector de paridad par (452). Sumario (453). Cuestiones prácticas de auto-test (453). Capítulo 10: Elementos aritméticos digitales 455 Introducción (455). El sumador total y los algoritmos (456). Circuitos aritméticos en forma de circuitos integrados. Suma binaria (457). Semisumador (458). Sumador completo o total. Sumador paralelo (459). Su mador serie (462). Sumador de arrastre anticipado (463). Resta binaria (466). Resta directa (467). Resta mediante suma de complemento a 1. Semirrestador y restador completo o total (468). Suma y resta con com plementos (469). Sumador y restador BCD (473). Multiplicación (478). División (482). Otras operaciones aritméticas. La unidad lógico-aritmé tica (ALU) (487). Características de los CI comerciales que contienen elementos aritméticos (490). Ejercicios teóricos de auto-test (498). Ex perimentación práctica: Elementos aritméticos. Primera práctica: Su madores. Semisumador (499). Sumador completo (500). Sumador serie (502). Sumario. Segunda práctica: Restadores (504). Semirrestador. Restador completo (505). Restador en serie (508). Sumario. Tercera práctica: Unidad Lógico-Aritmética (ALU). Sumador paralelo (510). Resta (513). Sumario (514). Cuestiones prácticas de auto-test (515). Capítulo 11: Memorias Introducción. Tipos de memorias (517). Memorias con semiconductores (520). Introducción a la constitución de las memorias con semiconduc tores (521). Memorias RAM (525). Estructura de la célula de una RAM (527). Estructura interna de las memorias (531). Estructura de las me- 517 ÍNDICE morías RAM dinámicas (534). Aplicaciones (540). Memorias ROM (sólo lectura) (542). Estructura de la célula de una memoria ROM (543). Apli caciones de las memorias ROM (548). Memorias asociativas (549). Me morias de acceso secuencial (550). Memorias secuenciales a base de re gistros de desplazamiento (551). Memorias de acceso secuencial basadas en.dispositivos de acoplo de carga CCD (555). Memorias de tecnología avanzada (560). Características de los CI comerciales que contienen me morias (561). Ejercicios teóricos de auto-test (570). Experimentación práctica: Memorias. Primera práctica: Memorias ROM.ROM 4x2 (571). Control de los estados de una máquina con una ROM (574). Sumario (578). Segunda práctica: Memorias RAM. RAM 2x2 (579). Sumario (583). Cuestiones prácticas de auto-test (584). Capítulo 12. Diseño de máquinas secuenciales 586 Sistemas combinacionales y secuenciales (586). Generalización del mo delo de sistema secuencial (589). Clasificación de los sistemas secuen ciales. Sistemas secuenciales asincronos (590). Sistemas secuenciales síncronos (591). Primer ejemplo (593). Segundo ejemplo (598). Varian te del segundo ejemplo usando flip-flop J-K (605). Autómatas finitos. Tipos fundamentales (606). Ejemplo de autómata de Mooíe (610). Ejemplo de autómata de Mealy (614). Otros métodos de diseño de siste mas secuenciales (617). Método de los multiplexores (618). Ejemplo (619). Método del contador (621). Método sin codificación de estados (625). Método de la microprogramación con memoria PROM (627). Capítulo 13: Convertidores D/A y A/D 632 Introducción (632). Teorema de muestreo (634). Cuantificación y codi ficación (636). Convertidores A/D (Analógico-digitales) (638). Circuitos de captura y mantenimiento (S/H: Sample and Hold) (639). Converti dor A/D de comparador en paralelo (640). Convertidor A/D con rampa en escalera (641). Convertidor A/D de aproximaciones sucesivas (643). Convertidor A/D con integrador (645). Convertidores D/A (Digital-Ana lógico) (649). Convertidor D/A con resistencia ponderadas (651). Con vertidor D/A en escalera (653). Descripción técnica del convertidor A/D MK 50808 de Mostek (654). Experimentación práctica. Manipulación y trabajo del converso^^ A/t> MK 50808 (659). Desarrollo de la práctica (660). Capítulo 14: Aplicación de la Electtónica Digital a los Computadores . ... Electrónica e informática: La unión inseparable (661). Un nuevo siste ma de diseño: de la máquina cableada a la máquina programada (663). La informática y el ordenador (665). El microprocesador, núcleo de una generación revolucionaria de ordenadores (668). Equipos físico y lógico (670). Arquitectura general de un ordenador digital (672). Los buses: soportes para la transferencia de la información digital (675). La memo ria principal (678). Unidad de control (681). La unidad operativa o lógi ca-aritmética (682). Módulos de entrada y salida (683). Diagrama gene- 661 ÍNDICE ral por bloques de un ordenador digital (684). Experimentación prácti ca: Diseño de una UCP con circuitos integrados digitales. La orientación didáctica del proyecto (688). Funcionamiento básico (689). Bloque arit mético-lógico (692). El contador de programa (694). Secuenciador (697). Cronogramas de funcionamiento. Modos de direccionamiento y repertorio de instrucciones(700). SECy€LC (703). NOP, JC,y JZ (704). SBC, JMP y LDA (705) ADC, STA y AND (706). STB, LDA, OR y MOV. A,B (707). Diagramas de conexionado de los circuitos integrados empleados en la construcción de la UCP (710). Capítulo 15. Circuitos digitales con tecnología MOS 713 Características de 1.a tecnología MOS (713). El transistor MOS. Funcio namiento (714). Carga y descarga de un condensador a través de un tran sistor MOS (720). Modelo lógico (725). Admitancia lógica. Inversor con tecnología MOS. Cálculo de dimensiones (726). Modelo general de implementación lógica con tecnología CMOS (730). Metodología para la implementación de ecuaciones lógicas con multiplexores (737). Meto dología de diseño con lógica dinámica (739). Ejercicios teóricos de auto-test (743). Descripción y características técnicas de CI MOS. Introducción. Memoria RAM estática de tipo MOS de 1.024 bits. R 2114 (744). Memoria ROM estática de 2.048 x 8 bit. R 2316 A/B (747). Memoria ROM estática de 4.096 x 8 bit. R 2332 (750). Memoria ROM dinámica de 256 x 8 bit (752). Tecnología LOCMOS (754). Cir cuitos lógicos C-MOS (757). Tecnología LOCMOS, proceso de elabora ción (759). Desventajas de los diseños con puertas convencionales (762). Ventajas fundamentales del LOCMOS sobre el C-MOS (764). Acopla miento del LOCMOS con otras familias de circuitos lógicos (766). Carac terísticas de la serie HEF 4000 selección de tipos por función y equiva lencias (770). Apéndice I: Solución de los ejercicios teóricos propuestos en cada capítulo773 Apéndice II: Solución de las cuestiones prácticas propuestas en los capí 779 tulos Apéndice III: Diagramas de conexionado de los circuitos integrados em pleados en las experiencias prácticas 781 Apéndice IV: Diseño y fabricación asistida por computador787 Apéndice V: Diseño de circuitos integrados "a la medida"798 Bibliografía813 10 PREFACIO La aparición del circuito integrado en 1960 supuso para la Electróni ca Digital una enorme potenciación de su capacidad de empleo, que cul minó en 1971 con la fabricación del "microprocesador" en una pastilla de circuito integrado. El microprocesador o CPU (Unidad Central de Procesamiento) es la parte más compleja e importante en los sistemas de tratamiento de la información. Con estos logros la Electrónica Digital se aplicó en mayor número de áreas y su manejo se popularizó mundialmente. Simultáneamente al constante desarrollo de la Electrónica Digital, los altos niveles de pro ducción, ofrecieron los circuitos integrados, que contenían sus elemen tos, a un precio relativamente menor. Las razones apuntadas junto con las ventajosas características de la Electrónica Digital han conducido a su empleo masivo, atisbando un futuro aún más prometedor, dada la enorme investigación y los descubrimientos que se producen cada día en este campo de la técnica. Las dos grandes aplicaciones de la Electrónica Digital, se pueden re sumir en: 1.Aplicaciones generales: Que cubre una extensa gama desde los relo jes digitales, las calculadoras de bolsillo, los instrumentos de medi da y los circuitos de automatización hasta facetas como la investi gación espacial, la medicina, proyectos militares, etc. 2.Computadores: Sin duda alguna la Electrónica Digital ha sido el fac tor decisivo para conseguir el desarrollo actual de los computado res y de todos sus elementos complementarios. Se han mejorado notablemente las características de las máquinas procesadoras de información (velocidad, reducción de volumen y precio, aumento de la capacidad de memoria, mejora de interfaces), y no es arries gado aventurar, que está próximo el día en que la técnica del or denador se aplique a todas las facetas de la vida de la ciencia y de la técnica, especialmente considerando el impacto del microproce sador. 13 PREFACIO Atendiendo a esta realidad y al hecho de que cada vez se complemen tan más los aspectos tecnológicos sobre la implementación de circuitos (hardware) y los lenguajes y reglas que los gobiernan en los computado res (software), he procurado poner a disposición de los técnicos electró nicos por un lado y de los estudiantes universitarios de Informática e In geniería por otro, un conjunto de obras que recojan toda la temática fundamental sobre la Electrónica Digital y su aplicación a los compu tadores. Este libro cubre la primera parte y expone los fundamentos en los que se basa la teoría digital, así como los elementos electrónicos que implementan sus funciones, o sea, los circuitos integrados. La segunda parte, ELECTRÓNICA DIGITAL APLICADA: MICRO- PROCESADORES, MICROCOMPUTADORES Y COMPUTADORES, versa sobre la aplicación de los circuitos electrónicos digitales al campo de los actuales ordenadores basados en el microprocesador. Consta de los siguientes libros: Io) "Diseño de Sistemas Digitales. Metodología moderna". 2o) "Curso teórico-práctico sobre microprocesadores". 3o) "Microprocesadores. Arquitectura, programación y desarrollo de sistemas. 4o) "Microprocesadores. Fundamentos, diseño y aplicaciones en la industria y los microordenadores". 5o)"Microprocesadores. Curso sobre aplicaciones industriales". 6o)"Microprocesadores. Diseño práctico de sistemas". 7o)"Prácticas de Microelectrónica y Microinformática". 8o)"Memorias de Burbujas Magnéticas". 9o)"Microprocesadores de 16 bits. El 68000 y el 8086/8088". 10)"Microprocesadores de 32 bits. El gran salto". 11)"Arquitectura de computadores". 12)"Sistemas multiprocesadores". 13o)"Control de procesos industriales por computador". 14)"Microprocesadores 8086, 80286 y 80386". La presentación de los temas intenta ser asequible a los técnicos elec trónicos y a los especialistas en Informática, que posean los conocimien tos básicos de Electrónica. 14 PREFACIO Los tres primeros capítulos de este libro se dedican a la presentación de las bases de la Electrónica Digital: Naturaleza digital, sistemas de numeración y álgebra lógica. Los tres siguientes se dedican al estudio de los circuitos integrados, como soporte físico de los componentes digita les, así como a la resolución de diversos problemas reales a base de ele mentos lógicos de decisión, es decir, puertas. Se dedica una gran parte del capítulo 6 al estudio y aplicación de la lógica mixta. Desde el capí tulo 7 al 11 se expone el resto de los circuitos digitales: flip-flop, báscu las, registros de desplazamiento, contadores, elementos aritméticos, me morias, codificadores, multiplexores, etc. El capítulo 12 se destina al diseño de máquinas secuenciales. El 13 a los convertidores A/D y D/A y el 14 a la aplicación de la Electrónica Digital a los computadores, dise ñándose un pequeño computador con los componentes estudiados en la obra. Finalmente, el capítulo 15 está dedicado al análisis de circuitos in tegrados digitales, fabricados con tecnología MOS. Como complemento de la teoría de la Electrónica Digital, se han in tercalado datos y características técnicas de los circuitos integrados que contienen elementos digitales, así como una serie de prácticas, muy fá ciles de montar, con las que se puede experimentar todos los principios teóricos y sacar unas enseñanzas inestimables, que solamente la manipu lación física de los circuitos integrados puede ofrecer. En el libro "Prác ticas de Microelectrónica y Microinformática" se ofrecen una serie de ejercicios prácticos progresivos, que abarcan desde el manejo de los transistores y los circuitos integrados, hasta los microprocesadores y microcomputadores y puede resultar un interesante complemento. Al final de cada lección teórica o práctica hay una serie de ejercicios de autotest para que el lector pueda comprobar personalmente el grado de comprensión de los temas estudiados. En un Apéndice se indican las respuestas correctas. He utilizado C9mo soporte fundamental de este libro las informacio nes que sobre teoría y prácticas tiene publicadas HEWLETT-PACKARD, por J. Blukis y M. Baker, para el manejo de su equipo de prácticas, a quien agradezco las facilidades que me ha dado para usar su excelente material. También me he apoyado en la documentación técnica de pri meras marcas mundiales en la fabricación y comercialización de circui tos integrados digitales como Texas, Miniwatt-Copresa, Raytheon y otras. Para exponer las características más destacables de los circuitos integrados comerciales he usado las obras de De Muiderkring sobre este tema, que considero inestimables. 15 PREFACIO La obra "Diseño de sistemas digitales", puede considerarse como una continuación del presente libro. Esta publicación intenta proporcionar un conjunto de métodos, ideas, y alternativas, destinados a resolver di seños de sistemas digitales, orientados a su futura implementación con soluciones modernas^ en relación con las tecnologías (circuitos integra dos de aplicación específica o ASIC's) y las metodologías (bibliotecas o compiladores de células). EL AUTOR 16 CAPITULO 1 Naturaleza de la lógica digital LÓGICA DIGITAL El análisis de la LÓGICA DIGITAL precisa la consideración de dos aspectos diferentes: "el proceso lógico", que es la base teórica de los computadores, calculadoras electrónicas, relojes digitales y restantes aparatos electrónicos digitales, y "el circuito electrónico", con el que se construyen todos los aparatos indicados. La toma de decisiones es el objetivo de la lógica digital y el circuito electrónico es quien realiza o ejecuta dicho objetivo. El hombre está familiarizado por naturaleza con la lógica, puesto que su mente está usando continuamente la lógica para la realización de funciones de toma de decisión. Así, podemos resolver problemas matemáticos, tomar decisiones basadas en hechos acontecidos y modi ficar nuestras decisiones como resultado de nuevas informaciones o con el conocimiento adquirido previamente y almacenado en nuestra me moria. Nuestra mente es una aproximación de lo que la lógica digital realiza electrónicamente, al menos cuando nuestros aspectos emociona les e intuitivos están completamente superados. Reciben el nombre de ELECTRÓNICA DIGITAL, los circuitos elec trónicos que llevan a cabo las operaciones necesarias para obtener las decisiones lógicas. Son significativamente diferentes a los que se usan, por ejemplo, en los aparatos de radio, televisión y osciloscopios, cuyos circuitos forman parte de la denominada ELECTRÓNICA ANALÓGI CA. A continuación se trata de explicar más claramente la diferencia entre la ELECTRÓNICA DIGITAL y la ANALÓGICA. El estudio de la ELECTRÓNICA DIGITAL no requiere grandes co nocimientos previos de electrónica, porque tiene una gran semejanza con los procesos racionales del pensamiento en nuestra mente. Nosotros expresamos las decisiones hablando, escribiendo o actuando; así mismo las decisiones electrónicas digitales se expresan mediante señales eléctri cas. Aprendiendo a reconocer las características de dichas señales eléc tricas y sabiendo las reglas esenciales con las que operan los circuitos 17 CAPITULO 1 lógicos, se comprende lo que es la "lógica digital", no siendo preciso conocer la teoría electrónica de cada circuito individual y el comporta miento de sus elementos discretos, tales como resistencias, condensado res y semiconductores. Existe una gran relación entre la lógica digital y la matemática o la filosófica, lo cual tiene un gran valor a la hora de analizar y usar los cir cuitos-lógicos digitales, pero su origen proviene de los circuitos eléctri cos a base de relés que se usaron mucho antes de conocerse las compu tadoras digitales, como la que se muestra en la Figura 1-1. Fig. 1-1.- Una moderna computadora digital. DEFINICIÓN DE DIGITAL Y ANALÓGICO Las expresiones "digital" y "analógico" son opuestas, ya que la pri mera significa algo de naturaleza incremental y en cambio la segunda expresa algo que varía de forma continua. Se entenderá mejor con un ejemplo. 18 NATURALEZA DE LA LÓGICA DIGITAL Consideremos un gran salón con un determinado número de lámparas las cuales se encienden y apagan desde ün mismo panel. Pueden existir varios interruptores cada uno de los cuales controla (enciende o apaga) un grupo de luces. Al pulsar los interruptores uno por uno, la habita ción se ilumina paulatinamente, alcanzándose la iluminación máxima, cuando están dados todos los interruptores y todas las lámparas encen didas. También podían haberse controlado todas las lámparas con un simple potenciómetro, que produjese su encendido gradual a medida que se va girando desde la posición de apagado hasta la de encendido. En el primer caso el aumento de luz se efectúa mediante pasos discre tos, mientras que en el segundo es de una manera continua. En Electrónica los parámetros usuales de medida son los voltajes y las corrientes, los cuales varían de forma continua en el caso de la Electrónica Analógica, mientras que en la Digital se efectúa por pasos o etapas de un valor bien definido a otro semejante. Dos buenos ejem plos que pueden ser tanto analógicos como digitales son los relojes y los voltímetros. Las agujas de minutos y segundos de un reloj eléctrico común, se mueven continuamente, mientras en un reloj digital los nú meros cambian de repente, al final de cada minuto o cada segundo. Del mismo modo, un voltímetro analógico dispone de una aguja de medida que puede desplazarse gradualmente desde un extremo hasta el otro de la escala, mientras que en un voltímetro digital, la tensión se muestra mediante dígitos discretos, cada uno de los cuales cambia de repente. En la figura T-2 se presentan dos tipos de ondas, a la izquierda de tipo digital y a la derecha analógico. ELEMENTOS DE DECISIÓN Y DE MEMORIA Para entender mejor lo que hace la lógica digital vamos a examinar algunas funciones específicas de la mente humana que pueden encon trar un duplicado en lógica digital. La función con la que la mente toma decisiones es tal que si ciertos factores se cumplen o son verdad, como resultado puede decidir que otros factores también se cumplan. Por ejemplo, si vemos un semáforo en rojo, mientras conducimos un coche, la mente toma la decisión de detenerlo. De forma elemental, este proce so se puede simular con un circuito electrónico que se denominará "elemento de toma de decisión" o más popularmente "puerta lógica". Por ejemplo, la puerta lógica puede recibir señales eléctricas y si ambas alcanzan el voltaje requerido, aparece una tercera señal en la salida. En otras palabras, toma una decisión (salida) que es función del estado de las dos entradas. 19 CAPITULO 1 vwwwv Fig. 1-2.- Ondas digitales (izquierda) y analógicas (derecha). Otra cosa que puede hacer la mente humana es tomar una decisión en función de un acontecimiento o factor ya pasado o recordado. Por ejemplo, las reglas del ajedrez se deben memorizar, para tomar decisio nes mientras se juega. O un niño que recuerda la quemadura que tuvo en una mano, la aparta de la estufa caliente. La capacidad de memoria que tiene la mente humana puede compararse con la que tiene la Elec trónica Digital, en la cual existe un elemento de memoria, capaz de re cordar por un período de tiempo indefinido, una señal de nivel lógico recibida en el pasado. Este elemento puede recordar la existencia de una señal pasada y proporcionarla cuando sea necesario, también es capaz de borrarla y qued^r preparada para recibir una nueva señal. Interconectando muchas puertas o elementos de decisión junto con elementos de memoria se pueden almacenar muchas señales, que trans miten información codificada, y tomar decisiones muy complejas en cuestión de millonésimas de segundo. Aunque estos circuitos pueden ser muy complicados al contener muchos elementos, hay maneras sistemá ticas y simplificadas para analizarlos. Todos estos circuitos se basan ex clusivamente en dos elementos simples: puertas y memorias. 20 NATURALEZA DE LA LÓGICA DIGITAL NATURALEZA BINARIA DE LA LÓGICA DIGITAL Mientras en los circuitos analógicos pueden existir al mismo tiempo muchos voltajes diferentes, en los digitales sólo hay dos. Esto significa que usando estos dos estados lógicos puede codificarse cualquier núme ro, letra del alfabeto u otra información (ver figura 1-2). Estos dos vol tajes reciben el nombre de "estado lógico 0" y "estado lógico 1" tam bién "falso" o "verdadero" y nombres parecidos. Debido al uso de sólo dos estados, se dice que la lógica digital es binaria por naturaleza. El significado de la naturaleza binaria de la lógica digital es correcto, puesto que los circuitos lógicos pueden obtener todas sus funciones de decisión y memoria usando nada más que dos estados lógicos. El funcionamiento de los circuitos de lógica digital emplea sólo dos estados; por eso se emplea el sistema binario para codificar la informa ción, el cual es tan versátil y útil como cualquier otro y mucho más fácil para diseñar dichos circuitos. Para entender esto último se analizan a continuación los sistemas numéricos en general. SISTEMAS NUMÉRICOS Estamos acostumbrados a usar el sistema de numeración decimal y a contar del 1 al 10. Dicho sistema tiene diez estados básicos o dígitos, desde el 0 hasta el 9. Cuando se quiere contar por encima de 9 se com binan dos o más de los dígitos básicos y de esta forma podemos codifi car números tales como el 10, 100, 1000 y mucho mayores. No hay ninguna razón por la que no pueda usarse un sistema de ocho estados (octal) o de dos (binario). El sistema binario o de sólo dos estados es semejante al decimal, excepto en que para expresar un número se requieren más dígitos que en el decimal. De esta forma, para expresar los números decimales en sistema binario se utilizan las siguientes expresiones: 0000 0001 0010 0011 0100 0101 = 0 = 1 = 2 = 3 = 4 = 5 etc. No hay muchas cosas en la naturaleza que sean múltiplos de 10, como no sean, por ejemplo, los dedos de nuestras manos; por eso, al 21 CAPITULO 1 tratar de evaluar qué sistema numérico es realmente el más natural para usarlo, fácilmente se descubre que es el binario, porque con él se puede expresar normalmente cualquier concepto que tenga dos estados opuestos, por ejemplo, Verdad y 1 ilso, Si y No, Conectado y Desco nectado, etc. Los sistemas de numeración y en particular el binario se desarrollan en el Capítulo siguiente. DESARROLLO DE LA LÓGICA DIGITAL Dentro del área de la Electrónica, la lógica digital es relativamente moderna. Mientras las válvulas de vacío y los primitivos dispositivos electrónicos se remontan a principios de este siglo, los conceptos de la lógica digital no se desarrollaron como técnica independiente hasta finales de 1940, cuando se construyó el primer computador moderno. Inicialmente, los avances de la Electrónica Digital fueron muy lentos, porque sus elementos básicos tuvieron que ser construidos con válvulas de vacío que, dado su gran volumen, precio y complejidad de los circui tos anexos, resultaban prohibitivos en cuanto se requería una cierta can tidad de puertas. La sustitución de la válvula de vacío por el transistor en 1950 redujo el tamaño de los circuitos considerablemente, pero el coste era aún alto. No obstante, entre 1950 y la primera mitad de 1960 la lógica digital se usó en computadores y en algunos circuitos electrónicos muy avanzados destinados a armamento militar. El mayor impulso de la Electrónica Digital llegó con el descubrimien to del circuito integrado en 1960. Los circuitos integrados se adaptaron perfectamente a la lógica digital y proporcionaron los medios para la fa bricación de bloques lógicos (equivalentes a un circuito compuesto por un número de válvulas de vacío de 4 a 8), con un tamaño inferior a un cuadrado de menos de 3 milímetros de lado. El aumento espectacular de la producción de circuitos integrados impulsó su reducción de precio y se produjo una explosión de la popularidad de la lógica digital entre los ingenieros de diseño electrónico y equipos de fabricación. Todo lo descrito sucedió principalmente en la segunda mitad de la década de los 60, pudiendo decirse en el día de hoy que la lógica digital es la base de la electrónica. En la figura 1-3 se presentan las características funda mentales de los elementos de la Lógica Digital. Los efectos de esta rápida evolución de los circuitos integrados digi tales se han duplicado, en principio, porque los dispositivos digitales existentes disminuyeron drásticamente en tamaño y precio. En segundo lugar, al extenderse el empleo de la Lógica Digital se comenzó a utilizar 22 Década con circuitos in tegrados (1967) Década con transistores (1960) Fig. 1-3.- Evolución de los elementos de la Lógica Digital. Cl.de alta escala de in tegración y LED, equiva lentes a 6 dé cadas (1970) en cosas completamente nuevas, produciendo nuevos productos y reem plazando a otros que hasta ese momento sólo utilizaban circuitos ana lógicos, como las radios y televisores domésticos, que no se pueden transformar en circuitos digitales sin reestructurar los modelos de las in dustrias que des^rrollaron esos productos. Sin embargo, en los últimos años el número de este tipo de componentes analógicos ha decrecido extraordinariamente. También se puede analizar actualmente la lógica digital dividiéndola en tres categorías de productos a los que se aplica. En primer lugar se sitúan los computadores, que, aunque en un principio los hubo también de tecnología analógica, en la actualidad sólo se fabrican digitales; des pués, en segundo lugar, existen multitud de dispositivos periféricos que reciben y proporcionan la información de los computadores. Y, por último, hay una amplísima gama de productos diversos, como pueden ser los aparatos de medida, , de tipo doméstico, de tipo industrial, etc. No se deben menospreciar las dos últimas categorías, porque los compu tadores son cada vez más pequeños y potentes, hasta el punto de poder se encontrar hoy en día clasificados o formando parte de los elementos de las dos últimas categorías, es decir, dentro de los aparatos de medida (también de tipo doméstico e industrial) formando parte de los disposi tivos periféricos. Por otro lado, aparatos de uso común, como la calcu- 23 CAPITULO 1 ladora de mano, están llegando a conseguir tal eficacia que se aproxi man a los computadores, llegando incluso a actuar como verdaderos periféricos. Resumiendo, los computadores han contribuido muy signi ficativamente al desarrollo de la lógica digital y la tecnología electróni ca que la implementa, pero en estos momentos tales técnicas son cada vez más aplicables a todo tipo de productos. En la figura 1-4 se muestra el circuito impreso en el que se han montado varios circuitos integrados, junto con algunos componentes discretos que forman el multímetro digital que también se expone a la derecha de la figura. 5? Fig. 1-4.— Un multímetro digital de mano ha sido posible gracias a la microminiaturización de los circuitos híbridos. Aun con el nivel de sofisticación que la lógica digital ha alcanzado, "cambio" es su palabra clave. En lógica digital, como en otros campos en los que el hombre investiga, hay una secuencia cíclica de aconteci mientos. Primero hay una etapa de creación; después, un estado de ma duración y, por último, un declive. La lógica digital está situada en el centro de una fase muy activa de su estado de crecimiento durante el cual son normales los cambios constantes y las innovaciones. Los cir cuitos integrados digitales, en especial los comprendidos en el área de los 24 NATURALEZA DE LA LÓGICA DIGITAL elementos de memoria, se desarrollan tan rápidamente que a menudo resultan anticuados antes de ser fabricados y comercializados. Por todo lo expuesto, se trata en esta obra de fotografiar el instante actual en el proceso evolutivo de la lógica digital. Los circuitos integrados tienen una gran expectativa de futuro y su desarrollo se orienta especialmente en dos direcciones claves: l)Una tendencia hacia la reducción de tamaño, hasta conseguir que los sistemas más complejos puedan reemplazarse por un simple circuito integrado. 2) Un aumento en la potencia de cómputo, en particular referido al incremento de la capacidad de memoria de los componentes desti nados a tal fin. 25 CAPITULO 1 EJERCICIOS TEÓRICOS DE AUTO-TEST ^Poner una cruz en la respuesta correcta. 1)Un receptor de televisión es un elemento: a)Analógico b)Digital c)Mixto 2)Los elementos de decisión lógicos proporcionan una salida: a)Qué depende de la alimentación b)Qué depende de las entradas c)Qué depende de su conexionado 3)El número 8 puesto en el sistema binario es: a)0100 b)0111 c)1000 4)El componente físico que ha posibilitado los avances de la lógica digital es: a)El transistor b)El circuito integrado c)El computador 5 ) El mayor consumo de los circuitos integrados lógicos se debe a: a)Los aparatos generales de aplicación doméstica b)Los computadores c)Los dispositivos de aplicación industrial 26 CAPITULO Z Sistemas de numeración para cómputo digital y su aritmética FORMACIÓN DE LOS SISTEMAS DE NUMERACIÓN Toda tecnología necesita un sistema de numeración adecuado para la realización de las operaciones aritméticas necesarias, y, como se ha ana lizado en el capítulo anterior, los sistemas electrónicos empleados en los automatismos y en las computadoras se adaptan perfectamente al siste ma binario. Traído por los árabes, el sistema decimal ha sido tradicionalmente el usado hasta nuestros días. Está basado en un sistema de cómputo ele mental que emplea como elementos iniciales de expresión los 10 dedos de las manos. En nuestros días, es preciso eliminar la exclusividad del sistema decimal en la enseñanza básica, pues dada la creciente utiliza ción de las máquinas por el hombre, para facilitar su acercamiento a ellas conviene aprender el manejo de otros sistemas de numeración más sencillos y útiles. El sistema decimal emplea diez dígitos diferentes para expresar cual quier cantidad, teniendo en cuenta que la posición de cada uno le con fiere un peso o valor determinado, el cual se deriva de las diferentes po tencias de 10. Así, el valor 3.867 se halla sumando los pesos representa tivos de cada dígito según su posición: 3.867 = 3-103 + 8-102 +6-101 +7-10 = 3-1.000+8-100 +6-10 + 7-1 De esta forma, el dígito de la derecha representa las unidades; el siguiente indica la cantidad de decenas, 101 , que contiene la cifra; el siguiente, las centenas, 102; el otro, los millares, y así sucesivamente. Al disponer el sistema decimal de 10 dígitos diferentes, las operacio nes simples, como la suma y la resta, pueden tener hasta 100 combina ciones diferentes de dígitos elementales. El 1 se puede sumar o restar con el 0, 1, 2, 3... 9; al 2 le ocurre lo mismo, etc., de lo que se deducen 27 CAPITULO 2 100 posibilidades diferentes que habrá que saberlas de memoria para dominar este sistema. Lo mismo sucede con operaciones más complejas, como la multiplicación y la división. Esta multitud de posibilidades no hace recomendable este sistema para su empleo en Electrónica Digital, así como en los elementos de almacenaje de los circuitos de los compu tadores, ni en la transmisión y detección de errores de las operaciones aritméticas. EL SISTEMA BINARIO El sistema binario está basado en la utilización exclusiva de dos nú meros el 0 y el 1, para expresar cualquier magnitud. La importancia del sistema binario estriba en la sencillez de sus re glas aritméticas, que hacen de él el sistema más idóneo para uso de com putadores y dispositivos digitales. La compatibilidad del sistema binario con otros elementos usados en Electrónica Digital es total, puesto que todos trabajan con dos estados opuestos, asimilables al 0 y al 1 binarios. Para la formación de cualquier valor con el sistema binario se sigue el mismo procedimiento que en el decimal, pero sustituyendo las sucesivas potencias de 10, por las de 2, que constituye la base del nuevo sistema. Así, por ejemplo, el número 11011 representa el 27 del sistema deci mal, como se deduce a continuación: 11011 = 1-24 + 1-23 +0-22 +1-21 +1-2 = 1-16 + 1-8 + 0-4 + + 1-2+ 1-1 = 16+ 8 + 0 + 2 + 1 =27 Lo cual puede representarse abreviadamente: 110112 = 271O A continuación se indican las equivalencias entre los primeros núme ros decimales y los binarios correspondientes: DECIMALBINARIO 00 11. 210 311 4100 5101 6110 28 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA DECIMALBINARIO 7111 81000 91001 101010 111011 121100 Aunque al principio causa extrañeza la formación sucesiva de los números binarios, se usa el mismo procedimiento que con los decimales, es decir, una vez terminan los números simples 0, 1, 2, 3,4, 5, 6, 7, 8 y 9, para continuar subiendo el valor se toma el primer número significa tivo, en este caso el 1, y se va juntando ordenadamente con los 10 fun damentales (10, 11, 12, 13, ... 19); luego se sigue el mismo procedi miento con el 2, etc., y, cuando se acaban todas las posibilidades de combinación con dos números, se pasa a formarlos de 3, etc. En el sis tema binario, se comienza con el 0 y le sigue el 1; el próximo valor ha brá de ser de dos cifras y al igual que en el decimal se tomará el Io signi ficativo, el 1, y se juntará con el 0 y el 1, dando lugar al 10 y al 11 (2 y 3 en decimal); luego, y puesto que se han agotado las combinaciones di ferentes con dos números, se tomará la primera cifra significativa, el 1, y detrás se irán colocando dos cifras más ordenadamente, de menor a mayor, para dar origen a los números de 3 cifras que se citan a conti nuación: DECIMALBINARIO 4100 5101 6110 7111 CONVERSIÓN DE DECIMAL A BINARIO La conversión de binario a decimal ha quedado expuesta en el apar tado anterior, pues se obtiene como consecuencia de la propia forma ción del sistema. Así, por ejemplo, el número binario 1111 pasará a ^u equivalente decimal: 11112 = 1-23 +1-22 + 1-21 +1-2 = 1-8 +1-4 + 1-2+ 1-1 = 1510 29 CAPITULO 2 Ahora se exponen los dos métodos que existen para convertir un nú mero decimal en binario: "Método A": Teniendo a la vista las sucesivas potencias de 2, que identifican el valor de los dígitos en cada posición de un número bina rio, como se representa en la figura 2-1 EQUIVALENCIA DECIMAL 64 POTENCIAS DE 2 26 32 16 8 4 2 1 24 23 22 21 2 Fíg. 2-1.- Pesos de las sucesivas posiciones de los números binarios. Para transformar un número decimal, como el 49, en binario, se es cogen las potencias cuya suma den el número elegido, que en este ejem plo serán: 25 + 24 + 2o = 32 + 16 + 1 = 49, con lo que 49 quedará codificado en sistema binario, de la forma siguiente: 4910 = 1100012 Sólo existe una combinación de potencias de dos para cada número decimal y con este método de trasposición se trata de encontrar cuál es dicha combinación. "Método B": Consiste en realizar un proceso de divisiones sucesivas del número decimal por la base binaria 2. El resto de cada división se guarda y se convierte en una parte del número binario. Por ejemplo el número 175 decimal se convierte en binario de la siguiente forma: 175 15 1 2 87 | 07 1 ^^ 2 43 | 03 _^ 1 2 21 1 1 2 10 0 •~^~~-~_ ^^ *L/j 30 2 5 1 |_ 2 2 0 2 1 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA El número binario equivalente al 175 se forma tomando el último cociente (1) y poniendo detrás de él ordenadamente todos los restos que se han ido produciendo, del último al primero: 175,0 = 101011112 También es interesante conocer las potencias negativas de 2, que ser virán para representar la parte fraccionaria de un número: 2o = 1 2'1 T2 2"3 2"4 = = = = = 2"5 = 0,5 1/2 = 0,25 1/4 = 0,125 1/8 1/16 = 0,0625 1/32 = 0,03125 Para pasar a sistema binario la parte fraccionaria de un número deci mal, se multiplica sucesivamente por 2 dicha parte, indicando el peso correspondiente la cifra significativa (1 ó 0) que queda delante de la coma, hasta que se anule completamente la parte fraccionaria. Así, por ejemplo, la conversión del número decimal fraccionario 0,250 se realiza de la siguiente forma: i 0,250x2 = 0,500 BitO 0,500x2=1,000 Bitl De donde se deduce que: 0,250,0 =0,012 Es decir, se colocan las partes enteras de los productos como parte fraccionaria, desde el primero hasta el último. En algunas aplicaciones es también interesante distinguir los números positivos de los negativos, reservando un bit de signo, previo a los que determinan el valor absoluto y que consiste generalmente en dedicar el bit 0 a los números positivos y el 1 a los negativos. COMA FIJA Y COMA FLOTANTE En la mayor parte de los casos se usa en la representación de los nú meros fraccionarios la coma fija, teniendo que ser el programador quien 31 CAPITULO 2 vigile el tratamiento de datos para conocer la posición de la coma, ya que generalmente la máquina trata a todos los números como enteros. Por ejemplo, en un sistema en el que la coma fija corresponda a núme ros con tres decimales, el número 123,3 se transformará en 123,300 y ha de ser el programador el que desplace los dígitos para que la coma quede siempre en el mismo sitio. Para evitar las equivocaciones que suele ocasionar el sistema de coma fija, se usa el de coma flotante, con el cual se representan los números de forma exponencial, tomando como base del exponente la del sistema de numeración, que en el caso del binario sería 2 y en el del decimal 10. Por ejemplo, el número -27.000.000,0 j, teniendo en cuenta que es igual a -27 x 106, se escribe comenzando por un bit que determina el signo y que en este caso, por ser negativo, será 1; a continuación, se pone el exponente al que hay que elevar la base 10 y, finalmente, la "mantisa" (nombre que se da por su parecido con los logaritmos), que es la parte entera por la que hay que multiplicar lo anterior. Si se usa una longitud de palabra de 8 dígitos, los dos primeros se reservan a sig no y exponente y los 6 últimos a cifra adecuada, como se indica: -27.000.000 = -27 x 106 = -270.000 x 102 Representación con coma flotante: Mantisa Signo >• 12 2 7 0 0 0 0 Exponente Si se desea poner en forma de coma flotante un número binario, se procederá de la siguiente forma: -10000002) = -6410) Bit de signo: 1 (por ser cifra negativa) Exponente: 1 (ya que 64 = 32 x 2' y 32 en binario tiene 6 cifras) Mantisa: 3210) = 1000002) Representación en coma flotante de -10000002): 1110 0 0 0 0 32 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA ARITMÉTICA BINARIA Aunque las reglas en este sistema, son similares al decimal, al existir sólo dos números (0 y 1) son mucho más simples. Las reglas fundamen tales de las cuatro operaciones básicas se resumen en la figura 2-2. SUMA RESTA MULTIPLICACIÓN DIVISIÓN 0+0=0 o-o = o 0X0 = 0 0:0 = 0 0-1=1 0X1=0 0:1=0 0 + 1=1 (y me prestan 1) 1+0 = 1 1-0 = 1 1X0=0 1 :0= 1+1=0 1-1=0 1X1=1 1:1=1 (y llevo 1) Fig. 2-2.- Resumen de las reglas de las opeíaciones básicas en binario. A continuación se proponen algunos ejemplos de operaciones aritmé ticas en código binario: Suma 10 110 1 +110 0 1 10001 10 Acarreo o arrastre Resta 10 0 10 - 1 0 0 1 0 10 0 1 (Prestado) 33 CAPITULO 2 Multiplicación 110 1 x1 01 110 1 0000 110 1 01 100 División 10 110 11 1 1 1 110 1 10 0 0 0 0 111 000 LOS COMPLEMENTOS Se llama "complemento" de un número a la diferencia entre la base y el número. Ejemplos: El complemento de 2 en base 10 es 8 )J)5í -^ >Q " ^ ) 1 " " 9" 1 " 1 " " 1" 0 Hay dos razones importantes para el uso de los complementos y son las siguientes: 1.Pueden expresar números negativos. 2.Pueden utilizarse para realizar operaciones de resta mediante sumas. "Complemento a 1": El complemento a 1 se obtiene escribiendo sim plemente el bit de estado opuesto, o sea, cada bit 1 se cambia a 0 y cada bit 0 a 1. Se denomina "bit" cada uno de los dos números que posee el sistema binario. Ejemplos: 34 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA Números:10101110 Su complemento a 1:01010001 También puede hallarse el complemento a 1 restando de 1 todos los bits del número, como se muestra en el siguiente ejemplo: lililí 0 0 1 10 1 (número a complementar) 110 0 10 (complemento al) "Complemento a 2": El método más sencillo de obtener el comple mento a 2 consiste en hallar primero el complemento a 1 y sumarle 1. Ejemplo: 0 0 1 10 1 (número a complementar) 110 0 10 (complemento a 1) + 1 (sumo 1) 110 0 11 (complemento a 2 del número) Otra forma de hallar el complemento a 2 consiste en restar el número a complementar de un uno seguido de tantos ceros como bits tiene el número. Ejemplo: 10 0 0 0 0 0 (Un 1 seguido de ceros) - 0 0 1 10 1 (Número a complementar) 0 110 0 11 (Complemento a 2) "Complemento de 9 y de 10": El complemento a 9 de cualquier número se halla por sustracción a 9 de cada dígito decimal. Así, el complemento a 9 del número 30, se obtendrá: 9 9 3 0 (Número) 6 9 (Complemento a 9) 35 CAPITULO 2 El complemento a 10 de cualquier número es igual al complemento a 9 + 1. Así el complemento a 10 del número 30 será: 99 - 30 = 69; 69 + 1 = 70, o también 100 - 30 = 70. RESTA POR ADICIÓN DE UN COMPLEMENTO Cualquiera de los complementos comentados puede usarse para efectuar sustracciones por medio de sumas. En cada caso el sustraendo es complementado y se suma al minuendo, como se ilustra en los si guientes ejemplos, en los que se trata de restar 7 y 3. Resta decimal directaResta binaria directa 7111 3011 41 00 Resta como suma del complemento a 1 1 1 1 + 1 0 0 (Complemento a 1 del 3 ó 011) 10 11 1 1 00 (Suma del arrastre) RESULTADO Resta como suma del complemento a 2 1 1 1 + 10 1 (Complemento a 2 del número 3 ó 011) 110 0 L 36 RESULTADO : 100 Se desprecia el arrastre SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA Resta como suma del complemento a 9 7 + 6(Complemento a 9 del número 3) 1 3 +1 (Suma del arrastre) 4 Resta como suma del RESULTADO complemento a 10 7 +7 (Complemento a 10 del número 3) 14 RESULTADO: 4 L*: Hesnreria el arrastre Obsérvese que cuando se han usado los complementos a 1 y a 9, el arrastre hay que añadirlo al dígito de menor significado, mientras que el arrastre se desprecia y no se tiene en cuenta cuando se utilizan los complementos a 2 y a 10. OTROS CÓDIGOS Y FORMAS DE UTILIZACIÓN DEL SISTEMA BINARIO Los códigos, en general, se clasifican en dos grandes grupos: "ponde rados", en los que cada bit, según su posición, tiene un valor o peso de terminado (BCD y Bi-quinario) y "no ponderados", como el de "Exce so a 3" o el de paridad, que se discuten a continuación. "Sistema BCD" (Decimal Codificado en Binario ) El sistema BCD es una forma particular de emplear el sistema binario, • que sirve para la representación de números decimales. Cada dígito deci mal se expresa por 4 bits, según se representa en la figura 2-3. Usando la tabla de la figura 2-3, el número decimal 782, se trans forma a código BCD: 37 CAPITULO 2 NUMERO BINARIO dígito decimal Peso del Bit 8 4 2 1 0000 0 0001 1 0 0 10 2 0 0 11 3 0 10 0 4 0 10 1 5 0 110 6 0 111 7 10 0 0 8 100 1 9 Fig. 2-3.- Representación de los números decimales en código BCD. DECIMAL CÓDIGO BCD 0111 1000 0010 Esta forma de representación es muy utilizada por las máquinas y computadoras digitales, de aquí que los formatos de los códigos sean siempre múltiplos de 4. "Código biquinario" Es un código en el que cada dígito representa un peso determinado, usando siempre una longitud constante de 7 bits, tal como se indica en la figura 2-4. El nombre de este código se deriva de que sus expresiones se pueden dividir en dos partes: una, Bi, que consta de los dos primeros bits, y otra quinaria, que incluye los restantes. Obsérvese en la figura 2-4 que los dos bits de la izquierda se emplean para indicar si el número está por encima o por debajo de cinco. Con este código el número decimal 306, se escribe: 0 DECIMAL BIQUINARIO 38 0101000 0100001 1000010 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA NUMERO DECIMAL BI-QUINARIO 50 43210 — 0 0 1 0000 1 1 0 1 000 10 2 01 00100 3 0 1 0 1000 4 0 1 10000 5 10 0000 1 6 10 000 10 7 10 00 100 8 10 0 1000 9 10 10000 PESO DEL BIT Fig. 2-4.- Representación en código Biquinario de los números decimales. En los 5 bits de menos peso, el bit 1 va corriendo de sitio progresiva mente al incrementar el valor. "Código de exceso a 3 (XS3)" En el código de Exceso a 3 con referencia al BCD, los dígitos no representan un peso o valor determinado y se diferencia de él en que a cada dígito se ha añadido 3, como se muestra en la figura 2-5. BCD XS3 0 0000 00 11 NÚMEROS DECIMALES 1 000 1 0 100 2 00 10 0 10 1 3 00 1 1 0 110 4 0 100 0 111 5 0 10 1 1000 6 0 110 100 1 7 0 111 10 10 8 1000 10 11 9 100 1 1100 Fig. 2-5.- Representación de los números decimales en el código BCD y en el de Exceso a 3 (XS3) 39 CAPITULO 2 Para codificar el código de Exceso a 3 basta añadir simplemente 3 a cada número y, para decodificar, restar 3 al número dado. La utilización de este código peculiar conviene por dos interesantes ventajas que conlleva: 1.Cuando en este código se complementan los bits 1 y 0, se obtiene el complemento a 9. Así, el número 0011 al complementarse queda en 1100, que es el complemento a 9 en este código. Esta facilidad para conseguir el complemento a 9 hace muy útil este código en ciertas aplicaciones que reducen notablemente el hardware o la complejidad del circuito físico que se requiere para realizar una resta. 2.En este código todos los números tienen por lo menos un bit significativo ó 1, lo que permite la distinción de cuándo se transmite información o no. "Código Gray" Hay muchas versiones del código Gray, pero todas tienen una carac terística común, consiste en que el paso de un número al siguiente se efectúa cambiando un solo bit cada vez. De esta forma se confiere al código Gray la propiedad de "reflejo", es decir, la secuencia de los bits de menos peso es la imagen especular de la secuencia de bits de más peso, característica que se muestra en la figura 2-6. Es muy empleadp el código Gray en diversos tipos de decodificadores de tipo electromecánico que requieren un código en el que cambie un solo bit cada vez. La razón de esto se comprende si se considera el fun cionamiento de los interruptores mecánicos. Si, por ejemplo, en el códi go binario se pasa del 3 al 4, significa que del número 0011 se pasa al número 0100, lo que representa el cambio de 3 bits simultáneamente. Es casi imposible diseñar un dispositivo mecánico, tal como un juego de interruptores, que pueda cambiar en poco tiempo la alimentación en varias líneas a la vez y de forma sincronizada. La complejidad que requiere el circuito necesario para realizar una operación elemental, como la suma, en código Gray, es la desventaja más destacable y la razón de su escaso uso. Un número decimal se puede pasar a código Gray convirtiéndolo pri mero a binario y luego comenzando por el bit de menos peso, comparan do cada dígito binario con el siguiente. Si los dígitos a comparar son 40 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA DECIMAL 0 GRAY o r<r~<r "oí 1 0 10 0 1 2 0 10 1 1 3 0 |0 1 0 1 0 1 1 5 0¡1 0¡1 6 0¡1 0 1 7 0 ¡_l__0 0 8 i Tí"'o'"ó1 4 10 iji i¡i 11 111 9 1 ¡0 1 ¡0 1 ¡0 12 13 14 ^5 0 El grupo de bits de más peso es una imagen del grupo de menos peso 1 1 1 1 0 1 0 1 1 0 1 0 -J Fig. 2-6.- Formación de los números en el Código Gray. iguales, ambos 1 o.ambos 0, el dígito correspondiente en código Gray es 0 y si los dígitos comparados no son iguales, el dígito en código Gray es 1. Un ejemplo de conversión al código Gray, puede ser la del número 43,o) 0 10 10 11 \/\/\/\/\/\/ 111110 (43 convertido a binario) (comparación de bits adyacentes) Resultado en código Gray Hay diversos tipos de códigos Gray según la longitud de palabra. Se denomina longitud de ciclo al número de configuraciones diferentes de los bits binarios que pueden ocurrir antes de que se repita el código. Por ejemplo, una anchura de 4 (1,2,1,2) significa que tiene una longitud de ciclo de 4 y los números entre paréntesis indican la secuencia en la que cambian las diversas posiciones del bit, según se avanza en el códi go. El último código descrito en la figura 2-7 es igual que el de la figura 2-6, recomendándose su análisis para la correcta comprensión de lo an teriormente expuesto. 41 CAPITULO 2 LONGITUD 4 (1,2,1,2) LONGITUD 6 (1,2,1,3,2,3) (1,2,3,1,2,3) LONGITUD 8 (1,2,1,3 1,2,1,3) (1,2,3,4, 1,4,3,2) LONGITUD 10 (1,2,1,3,4,3,1,2,1,4) (1, 2, 1, 3, 4, 1, 2, 1, 3, 4) LONGITUD 15 (1,2,1,3,1,2,1,4,1,2,1,3,1,2,1) Fig. 2-7.- Diferentes códigos Gray. "Código de paridad de bit" Es un código cuyos dígitos no tienen un peso determinado y usan un bit de código en conjunto con un juego de bits de datos, que indica si el número total de bits 1 es par o impar y de esta forma detectar errores de la forma más sencilla y económica. Por ejemplo, si se usa un bit de paridad impar con otros cuatro bits de datos en BCD, el bit de paridad es 0 ó 1, de tal forma que en el gru po de 5 bits existe siempre un número impar de bits 1. PARIDAD IMPAR DECIMAL BCD PARIDAD PAR 0 0000 0 1 1 000 1 1 0 2 0 0 10 1 0 3 00 11 0 1 4 0 10 0 1 0 5 0 10 1 0 1 6 0 110 0 1 7 0 111 1 0 8 1000 1 0 9 100 1 0 1 Fig. 2-8.— Formación de los bits de código de paridad par e impar. SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA La figura 2-8 muestra los dos códigos de paridad de bits, par e impar, para los números del 0 al 9 en BCD. Aumentando el número de bits que se añaden al dato a transmitir se crean códigos más complejos, que no sólo indican un posible error, sino que además señalan el. bit incorrecto, destacando entre ellos el código de Hamming. Finalmente, se comentan otros dos códigos, a veces de interés, como son el Aiken y el Johnson, en el primero de los cuales cada bit, según su posición, tiene un peso determinado y sumando sys valores parciales se obtiene el total. Así, por ejemplo, en un código Aiken (2,4,2, 1) el número 1010 representará 1x2 + 0x4+ 1x2 + 0^1 = 4. En el código Johnson los bits 0 se van convirtiendo en 1 sucesiva mente desde la derecha y al ser todos 1 nuevamente se van sustituyen do por ceros, de forma que este código con 4 bit irá avanzando de la siguiente manera: JOHNSON DE 4 BITSDECIMAL 00000 00011 00112 01113 11114 11105 11006 10007 SISTEMA OCTAL Aunque los circuitos electrónicos digitales y los sistemas computa dores utilizan exclusivamente el sistema binario, a los que manejamos dichos elementos éste sistema nos resulta engorroso por dos razones: en 43 CAPITULO 2 principio, porque es laborioso dada la gran cantidad de dígitos que em plea para expresar un valor y, en segundo lugar, peligroso por la facili dad que existe de cometer un error. El uso del sistema octal, así como el hexadecimal, permite la conversión de números binarios largos a una forma más simple y conveniente para su lectura. Son muchas las ocasio nes en que el programador del computador debe hacer conversiones mentales de binario a octal, mientras observa los registros de la máqui na: En la figura 2-9 se expresan los primeros números decimales en có digo octal, teniendo en cuenta que en este sistema la base es 8. DECIMAL OCTAL BINARIO CODIFICADO EN OCTAL 0 0 000 1 1 00 1 2 2 010 3 3 011 4 4 1 00 5 5 101 6 6 110 7 7 111 8 10 0 0 10 00 9 11 00 1 001 10 12 0 0 1 0 10 11 13 1 01 011 15 17 001 111 16 20 0 10 000 17 21 0 10 001 63 77 1 11 111 Fig. 2-9.- Números decimales codificados en octal y binario codificado en octal. Ya se ha dicho en otra ocasión, y ahora se recuerda, que para diferen ciar el mismo número en los distintos sistemas en que puede estar ex presado, se indica la base de forma abreviada. Así, el número 20, según se exprese en el sistema octal o decimal, se representa 208) ó 20j0) 44 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA Al igual que en la conversión de decimal a binario, para convertir un número decimal a octal se divide sucesivamente por la base del sistema a convertir, que en este caso es 8. Un ejemplo aclarará esta transforma ción: 508 2 86 3 50810) = 7 7 4g) El número octal se obtiene leyendo el último cociente y los restos sucesivos desde el final hasta el principio. Teniendo en cuentaTa representatividad de cada dígito según su posi ción, respecto a las sucesivas potencias de la base, el siguiente procedi miento, que se emplea con un ejemplo, se puede usar para convertir números del sistema octal a sus equivalentes en el sistema decimal: 3 2 58) = 3-82 + 2-81 + 5-8 = 3-64+ 2-8+ 5-1 = 213,O) STSTEMA HEXADECIMAL Se trata de un sistema de base 16; cuyos números elementales se ex presan, además de con los 10 primeros números decimales, con las pri meras letras del alfabeto (mayúsculas), tal como se muestra en la figura 2-10. Este sistema es en la actualidad uno de los más usados en el proceso de datos, pues no sólo simplifica notablemente la escritura de los núme ros binarios, sino que además, por tener 16 números y ser 16 = 24, to dos los números del sistema hexadecimal se pueden expresar con 4 bits 45 CAPITULO 2 DECIMAL 0 HEXADECIMAL 0 BINARIO 000 0 1 1 0001 2 2 00 10 3 3 00 11 4 4 0 10 0 5 5 0 10 1 6 6 0 110 7 7 0 111 8 8 10 0 0 9 9 10 0 1 10 A 10 10 11 B 10 11 12 C 1100 13 D 110 1 14 E 1110 15 F 1111 16 10 000 1 0000 17 11 000 1 00 0 1 31 1F 0 0 0 1 1111 32 20 00 10 0 0 0 0 Fig. 2-10.- Representación de números en el sistema hexadecimal. binarios, lo cual facilita enormemente la trasposición entre estos dos sis temas. Así, por ejemplo, para convertir el número A7C16) en binario basta pasar cada uno de los 3 números independientemente a binario: A: 1010 7 :01 1 1 A7C16) = 1010 0111 1100 C : 1 1 00 Para convertir un número binario en hexadecimal se agrupan los bits de 4 en 4, añadiendo los ceros que se necesiten para formar un múltiplo de 4. Así, para convertir en hexadecimal el número 1.0111.0010, como 46 SISTEMAS DE NUMERACIÓN PARA COMPUTO DIGITAL Y SU ARITMÉTICA tiene 9 bits se añaden tres ceros más a la izquierda para que sean múlti plos de 4, con lo que queda 0001.0111.0010 y después se descompone en fracciones de 4 bits: 00012) = 00102) = 2lé) De donde: 0001.0111.00102) = 17216) Para convertir un número hexadecimal en decimal se emplea el siste ma de sumar el valor que representa cada dígito según su posición, mul tiplicando por las diversas potencias de la base, que en este caso es 16. Ejemplo: 55Fi6) = 5-162+5-161 +1516 = 1.280 + 80 + 15 = 1.375,O) Por el contrario, para convertir un número decimal en hexadecimal lo iremos dividiendo sucesivamente por 16, y cuando no se puedan conti nuar las divisiones se formará el número en hexadecimal con el último cociente seguido de los restos sucesivos obtenidos desde el final al pri mero. Ejemplo: 2 4 8I16 ^ 2 4 810) = F816) De todas formas, como se ha dicho ya, la principal ventaja del siste ma hexadecimal radica en su fácil conversión al sistema binario, identi ficando cada uno de sus números con 4 bits binarios. 47 CAPITULO 2 EJERCICIOS TEÓRICOS DE AUTO-TEST 1)Pasar al sistema decimal el número binario 101111. 2)Pasar el número 27,0251O) a binario. 3)Expresar con ocho dígitos en el sistema de coma flotante el número 3.000.000i0) 4)Realizar las siguientes operaciones: a)101101 + 1011 b)10001-111 c)101 xll d)110101 : 101 5)Realizar la resta, usando el procedimiento que emplea el complemento a 2, de: 1011-1000 6)Pasar a binario el número 3CBi6) 7)Pasar a hexadecimal el número 381 i0) 48 CAPITULO ü El Algebra lógica o de Boole INTRODUCCIÓN A mediados del pasado siglo, el filósofo y matemático George Boole desarrolló una teoría matemática completamente distinta a la que en tonces se conocía y cuya expansión ha sido tan importante, que en la actualidad se utiliza para la resolución y análisis de la mayoría de las operaciones industriales complejas. Tanto los procesos de fabricación como los equipos se han ido complicando a causa del progreso general y la constante evolución, hasta el punto de necesitar automatizar el control de la mayor parte de sus fases. El álgebra de Boole establece una serie de postulados y operaciones tendentes a resolver los automatismos o procesos a ejecutar, obteniendo un conjunto de ecuaciones que deberán ser traducidas y llevadas a cabo por elementos mecánicos, hidráulicos, neumáticos, eléctricos o electró nicos. La teoría de Boole considera todos los elementos como biestables, es decir, que sólo tienen dos estados válidos posibles y que por otra parte son opuestos entre sí. Así, por ejemplo, el tratamiento que el álgebra de Boole permite a una-lámpara es considerándola en sus dos únicos esta dos posibles: encendida o apagada; un interruptor sólo podrá estar co nectado o desconectado; un transistor, conduciendo o bloqueado; un relé, activado o desactivado; y así sucesivamente. No se admiten estados intermedios. El que sólo existan dos estados válidos para cada elemento en esta estructura matemática ha llevado a llamarla álgebra binaria y también álgebra lógica, pues los razonamientos que en ella se emplean son de carácter intuitivo y lógico. El álgebra de Boole es un sistema matemático usado en el diseño de circuitos lógicos, que permite representar mediante símbolos el objeto de un circuito lógico, de forma que su estado pueda ser equivalente a un circuito real. El fin de un sistema matemático es, en principio, representar un gru po de objetos o fenómenos con símbolos, que definan las leyes que go- 49 CAPITULO 3 biernan sus funciones e interrelaciones, con un conjunto de estados y ecuaciones que se escriban de forma simbólica. De este modo, los sím bolos del álgebra de Boole se usan para representar entradas y salidas de los elementos lógicos y los estados y ecuaciones se usan para definir puertas, inversores y circuitos lógicos más complejos. Una vez obtenida una ecuación básica, se puede simplificar para hallar el circuito cuyas interconexiones sean las más simples y eficientes. El álgebra de Boole difiere de la clásica en que ésta última cuenta con relaciones cuantitativas, mientras que aquella cuenta con relaciones ló gicas. En álgebra clásica usamos cantidades simbólicas tales como X, Y, A y B para representar números. En la resolución de problemas algebrai cos interesa conocer el valor de A, o si X es mayor o menor que Y, u otra información relativa a la cantidad. En el álgebra de Boole sólo se busca conocer uno de los estados posibles que puede tener cualquier término lógico. Por ejemplo, cuando usamos el álgebra de Boole en sis temas digitales, nos interesa conocer si un término vale 1 ó 0. También se les llama "verdadero" y "falso" a los dos estados posibles en esta álgebra de tipo filosófico. La obtención de las ecuaciones lógicas que resuelven los procesos se deduce utilizando varias operaciones, para cuya comprensión se requie re el estudio de "la teoría de conjuntos". TEORÍA DE CONJUNTOS. CONJUNTO Y CONJUNTO UNIVERSAL Se llama conjunto a una reunión de elementos que se caracterizan todos ellos por poseer una propiedad común. Así, dentro de los diodos semiconductores, forma un conjunto el de los diodos de capacidad va riable denominados "varicap"; otro conjunto lo pueden formar los dio dos de Zener. En el caso del primer ejemplo, todos sus elementos tienen una característica común: se trata de diodos semiconductores que se emplean como condensadores variables y en el segundo ejemplo se trata de diodos que disponen de una tensión de referencia llamada de Zener. Siguiendo con los ejemplos anteriores, se llama "conjunto universal", o "conjunto unidad" el que comprende la totalidad de los diodos semi conductores. Todo lo comentado se puede expresar gráficamente tal como aparece en la figura 3-1, en la que se ha representado el conjunto universal de diodos semiconductores "S", como el área que comprende a todos los puntos existentes en el interior de una superficie rectangular denominada "S" ó "1" y en su interior dos círculos, el "C" y el "Z", cuyos puntos representan los diodos varicap y los de Zener, respectiva mente. 50 EL ALGEBRA LÓGICA O DE BOOLE "s" Fig. 3-1.— Representación de un conjunto universal con dos subconjuntos en él. 0 "l" \ I V CONJUNTO UNIVERSAL CONJUNTOS PARTICULARES En las representaciones gráficas, cada conjunto se asimila a todos los puntos contenidos en el interior de una figura cualquiera y que normal mente suele ser circular o rectangular. Otro ejemplo de análisis de conjuntos universales y particulares es el de los empleados de una empresa, cuya totalidad conforman el conjunto universal, mientras que las diferentes profesiones, categorías o trabajos que desempeñan permitirán establecer diversos conjuntos particulares o subconjuntos. Eléctricamente, un conjunto particular cualquiera queda definido por un interruptor normalmente abierto, como se muestra en la figura 3-2. REPRESENTACIÓN ELÉCTRICA DE UN CONJUNTO ENTRADA • +V SALIDA Fig. 3-2.- Representación eléctrica de un conjunto cualquiera. La posición del interruptor de la figura 3-2 significa la pertenencia o no al conjunto C del elemento que se está considerando. Si C representa el conjunto de diodos varicap y el diodo elegido no es de dicho tipo, el interruptor adoptará la posición de abierto, con lo que la tensión V pre sente en la entrada no podrá aparecer en la salida. Por el contrario, si el elemento analizado es un varicap, el interruptor estará cerrado y apare cerá tensión en la salida. La representación eléctrica de un conjunto universal se muestra en la figura 3-3 y es un interruptor siempre cerrado, ya que al escoger cual quier elemento siempre pertenecerá al conjunto universal, puesto que por definición éste abarca a todos los elementos. 51 CAPITULO 3 / SIEMPRE CERRADO ENTRADA T 9 SALIDA •t-v +V Fig. 3-3.- Representación eléctri ca de un conjunto universal. CONJUNTO UNIVERSAL OTROS TIPOS DE CONJUNTOS Además de los conjuntos universal y particular hay otros dos tipos: el vacío y el complementario. El conjunto vacío es el que no posee ningún elemento. Por ejemplo, al analizar los diodos semiconductores, formarán un conjunto vacío aquellos diodos que posean sólo un electrodo, puesto que no hay ningu no que cumpla este requisito. Al conjunto vacío se le representa con un "0" Eléctricamente, al conjunto vacío se le asemeja con un contacto siempre abierto (figura 34), ya que la tensión o la información en la entrada nunca podrá aparecer en la salida, pues, por definición, al elegir cualquier elemento del conjunto universal, nunca pertenecerá al vacío. / SIEMPRE ABIERTO ENTRADA Fig. 3-4.- Representación eléc trica de un conjunto vacío. '"// SALIDA +V CONJUNTO VACIO Recibe el nombre de "conjunto complementario" de otro conjunto el que comprende a todos los elementos del conjunto universal que no pertenecen a dicho conjunto; también recibe el nombre de conjunto ne gado o inverso. En el caso de referirnos al ejemplo de una empresa, si se considera el conjunto universal formado por todos los empleados que trabajan en ella, existirá un conjunto particular que corresponderá al de los ingenieros que trabajan en ella. Pues bien, el conjunto comple mentario al de los ingenieros está constituido por el resto del personal 52 EL ALGEBRA LÓGICA O DE BOOLE que no es ingeniero, de forma que el conjunto universal queda dividido en dos conjuntos: el de los ingenieros y el complementario o de no ingenieros, que se representa como el primero, pero con una rayita por encima que expresa la negación, tal como se muestra en la figura 3-5. CONJUNTO UNIVERSAL CONJUNTO DE INGENIEROS Fig. 3-5.- Representación dentro del conjunto universal de un conjunto particular y su complementario. CONJUNTO COMPLEMENTARIO DE I Eléctricamente, un conjunto complementario se simboliza por un contacto normalmente cerrado, ligado al normalmente abierto del con junto al que complementa, según la figura 3-6. ENTRADA SALIDA • +V CONJUNTO COMPLEMENTARIO DE I +V Fig. 3-6.- Representación de un conjunto y su complementario mediante interruptores eléctricos. Al analizar un elemento del conjunto universal, si es ingeniero perte nece al conjunto I cerrándose el interruptor I que lo representa, lo cual conlleva la apertura del conjunto I. En el caso.de que el elemento con siderado no perteneciese al_ conjunto de los ingenieros, el contacto I permanecería abierto y el T cerrado, por lo que la tensión positiva re presentada en la figura anterior y que informa de la pertenencia o no a los conjuntos del elemento de que se trate, pasaría por la rama de abajo, de la figura 3-6. Cualquier elemento podrá ser ingeniero o no serlo, por lo que la información sólo aparecerá en una de las dos salidas de la figura 3-6. 53 CAPITULO 3 OPERACIONES CON CONJUNTOS Existen tres operaciones fundamentales en la teoría de conjuntos: —Operación reunión o suma. —Operación intersección o producto. —Operación inversión o negación. De estas operaciones se deducen otras auxiliares también muy impor tantes y útiles. "Operación suma o reunión de conjuntos" Un conjunto es la suma de varios cuando está formado por todos los elementos de ellos. En el ejemplo de la empresa se habló del conjunto de los ingenieros I, si ahora también se considera el conjunto de los em pleados que están casados (C), la operación suma o reunión de estos dos conjuntos el C más el I, da lugar a otro conjunto, compuesto por los elementos de ambos, como se ha representado en la figura 3-7. [conjunto i + c 1 Fig. 3-7.- Representación mediante el área rayada de la suma de los conjuntos C e I. En las ecuaciones lógicas esta operación se representa con el signo +, de la suma: I + C = S (suma de conjuntos). La fórmula anterior se lee en la práctica: "el conjunto S es la suma del conjunto C más el conjunto I". Sin embargo, en sentido estricto en lugar de leerse más ha de leerse "o", es decir el conjunto S es igual al I o C. La letra o indica que el conjunto S está formado por los ingenie ros o por los casados, luego un ingeniero pertenece al conjunto S, y un casado también y un ingeniero que esté casado igualmente (intersección de los dos círculos). Para pertenecer al conjunto suma basta que se cumpla una de las condiciones y no todas. Eléctricamente se representa la suma de conjuntos, colocando los in terruptores representativos de los sumandos en paralelo, puesto que con cerrarse uno de ellos es suficiente para que se produzca el paso de la información. Ver la figura 3-8. 54 EL ALGEBRA LÓGICA O DE BOOLE Fig. 3-8.- Representación eléctrica de la suma de conjuntos. EN La "tabla de la verdad" es la representación gráfica simplificada de una ecuación lógica, con todas las combinaciones posibles de sus varia bles binarias (sólo pueden adoptar los valores 1 y 0) y el resultado de la operación final. En el caso de la ecuación I + C = S, la tabla de la ver dad correspondiente se representa en la figura 3-9. I c 0 0 0 0 1 1 0 1 1 1 1 1 S= I + C TABLA DE VERDAD Fig. 3-9.- Tabla de la verdad de la ecuación I + C = S De las cuatro combinaciones posibles y diferentes que pueden adop tar las variables de entrada I y C, la salida S valdrá 0, cuando I = 0 y C = = 0, es decir, cuando el elemento que se analiza no pertenezca ni al conjunto de los ingenieros ni al de los casados. En todos los demás ca sos, al cumplirse al menos uno de los dos conjuntos o variables de en trada, también se cumple o vale 1 la salida S, tal como ha quedado defi nida la operación suma. En los esquemas lógicos, independientemente que se utilicen elemen tos eléctricos, electrónicos, neumáticos, etc., el símbolo que representa la realización de una operación suma de conjuntos es la de la figura 3-10. ENTRADAS SÍMBOLO LÓGICO DE LA OPERACIÓN SUMA Fig. 3-10.- Símbolo representativo de la suma de conjuntos. 55 CAPITULO 3 Ejemplo: Realización de la suma de los conjuntos A, B y C. 1)Ecuación lógica: S = A + B + C 2)Representación eléctrica. Ver la figura 3-11. ENTRADA SALIDA • • S=A+B+C +V Fig. 3-11.- Representación eléctrica de la suma de los conjuntos A, B y C. 3) Representación gráfica mostrada en la figura 3-12. S=A+B+C Fig. 3-12.- Representación gráfica de la suma de los conjuntos A, B yC. 4) Tabla de verdad resuelta en la figura 3-13 y en la que se debe tener en cuenta que el número de combinaciones posibles con n variables bi narias es 2n; luego, como en este ejemplo n = 3, la tabla de verdad está compuesta por 8 combinaciones diferentes. 56 A B c 0 0 0 S=A+B+C 0 1 0 0 1 0 1 0 1 0 0 1 I 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 TABLA DE VERDAD Fig. 3-13.- Tabla de verdad de la ecuación S =A +B +C. EL ALGEBRA LÓGICA O DE BOOLE 5) Diagrama lógico de la operación, según la figura 3-14. Fig. 3-14.- Símbolo lógico para la ecua ción S=A+B+C. C "Operación producto o intersección de conjuntos" El producto de varios conjuntos es otro, formado por los elementos comunes a ellos. En las ecuaciones esta operación se representa con el signo del producto y se lee "por" y también "y" Siguiendo con el ejemplo utilizado por la explicación de la operación suma, a base de considerar el conjunto de los ingenieros y el de los casados existentes en una empresa, la representación gráfica del produc to de ambos conjuntos es el área rayada de la figura 3-15. Fig. 3-15.— El área rayada representa la intersección o producto de los conjuntos IyC. La representación eléctrica del producto de conjuntos supone colocar en serie los interruptores que lo representan, tal como aparece en la figura 3-16. Fig. 3-16.-RepresentaciónENTRADA eléctrica del producto de0 conjuntos._l w SALIDA De la figura 3-16 se deduce que la salida sólo dispondrá del nivel de tensión cuando los dos interruptores estén cerrados, o sea, el elemento considerado ha de pertenecer a la vez a los dos conjuntos. 57 CAPITULO 3 La tabla de la verdad del producto de dos conjuntos se expone en la figura 3-17. I c 0 0 0 0 1 0 1 1 0 0 1 1 S=I•C Fig. 3-17.- Tabla de la verdad de la ecuación S = I. C. El símbolo que representa la realización* de una operación producto de conjuntos en los esquemas lógicos es el de la figura 3-18. ENTRADAS Fig. 3-18.— Símbolo lógico para repre sentar el producto de conjuntos. I • SALIDA • s= r-c C •- Ejemplo: Realización del producto de los conjuntos A, B y C. 1)Ecuación lógica P = A. B. C 2)Representación eléctrica, según figura 3-19. ENTRADA SALIDA • • +V Fig. 3-19.- Representación eléctrica del producto de los conjuntos A, B y C. 3) Representación gráfica, según se muestra en la figura 3-20. -A*B*C Fig. 3-20.- Representación gráfica del producto de los conjuntos A, B y C. 58 EL ALGEBRA LÓGICA O DE BOOLE 4) Tabla de verdad. Figura. 3-21. Fig. 3-21.- Tabla de verdad de A B c P=A-B-C 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 1 1 la ecuación P = A. B. C. 0 5) Esquema lógico de la operación. Ver figura 3-22. ENTRADAS Fig. 3-22.- Representación simbólica del producto de tres conjuntos. SALIDA A• B •C •- • P=A-B-C "Operación inversión" Un conjunto es inverso, negado o complementario de otro conjunto, cuando está formado por los elementos del conjunto universal no con tenidos en aquél, lo que representa gráficamente la figura 3-23. y O INVERSO DE A +v -• T •- Fig. 3-23.- Representación gráfica de un conjunto y su inverso. Fig. 3-24.- Representación eléctrica de un con junto y de su inverso o complementario. Como se dijo antes, la representación eléctrica de un conjunto inver so es la de un contacto normalmente cerrado. En la figura 3-24 se repre senta al conjunto A y su inverso o complementario X. 59 CAPITULO 3 La tabla de verdad correspondiente a los estados posibles que puede poseer un conjunto y los que corresponden a su inverso se muestra en la figura 3-25. A A I 0 0 I INVERSIÓN ENTRADA • Fig. 3-25.- Tabla de verdad de un conjunto y su complementario. SALID/! • Fig. 3-26.- Re^resentación simbólica de la inversión de un conjunto. Generalmente, en los esquemas lógicos la inversión de un conjunto se representa mediante un pequeño circulo, tal como se aprecia en la figu ra 3-26. La operación suma recibe frecuentemente el nombre de operación OR, dado que en inglés esta palabra significa "o", mientras que la operación producto se llama AND, que en inglés quiere decir "y". Finalmente, la operación inversión suele denominarse operación NO. AXIOMAS PRÁCTICOS PARA LA RESOLUCIÓN DE ECUACIONES LÓGICAS Partiendo de los conocimientos adquiridos sobre conjuntos y sus ope raciones, se estudian seguidamente varios axiomas, que ayudarán a resolver las ecuaciones algebraicas. 1er axioma: El producto de "1" por un conjunto es igual a dicho conjunto. En la figura 3-27 se presenta la ecuación lógica seguida del es quema eléctrico y lógico. A'1 =A -• A Fig. 3-27.- Representación eléctrica y lógica de A.l = A. 60 EL ALGEBRA LÓGICA O DE BOOLE 2 axioma: Un conjunto más el conjunto unidad equivalen siempre al conjunto unidad. Figura 3-28. A+l = 1 +v Fig. 3-28.- Representación eléctrica y lógica de la ecuación A + l. 3er axioma: Un contacto siempre abierto (conjunto vacío) en serie con otros conjuntos, hace que el circuito siempre quede abierto y equi valga a un conjunto vacío. Figura 3-29. 0•A = 0 +V Fig. 3-29.- Representación lógica de O.A = 0 0 •A •- 4o axioma: Un conjunto vacío en paralelo con otro no tiene ninguna influencia en el resultado. Figura 3-30. Fig. 3-30.- Representación eléctrica y lógica de 0 + A = A. 61 CAPITULO 3 5o axioma: El producto de un conjunto por su complementario equi vale a un conjunto vacío. Figura 3-31. A•A= 0 -• 0 Fig. 3-31.- Representación eléctrica y lógica de A.A = 0. 6o axioma: La suma de un conjunto con su complementario equivale al conjunto unidad. Figura. 3-32. Fig. 3-32.- Representación eléctrica y lógica de A + A — 1 En la figura 3-33 se resumen las principales simplificaciones y axio mas. 62 EL ALGEBRA LÓGICA O DE BOOLE AXIOMA REPRESENTACIÓN ELÉCTRICA REPRESENTACIÓN ESQUEMÁTICA a+1 =1 0-A = o+a = a a-a = a a+0^ a a-b = ba a+b=b+a abcIab c= A(B-C)^(A-C a (b+c)=ab+ac a+b-c = (a+b)-(a+c) !"^—=.-•• o=b ar 1-1 = 1 1-0 = 0 0-0 = 0 0+0 = 0 1+1 = 1 .i. .i. _ 10o oo o -TV-0_ .i. g= T=0 Fig. 3-33.- Tabla resumen de los principales axiomas y simplificaciones lógicos. 63 CAPITULO 3 OTRAS OPERACIONES LÓGICAS Además de la suma, el producto y la negación, existen otras operacio nes derivadas de estas tres, de enorme aplicación práctica, como son las ÑOR, NAND y OR EXCLUSIVA. "Operación ÑOR" Produce el resultado inverso de la suma o reunión de varios conjun tos. La operación ÑOR (derivada del inglés, de la contracción de las palabras NO y OR) de los conjuntos A, B y C produce como resultado A+B+C La tabla de verdad correspondiente a la operación ÑOR de los con juntos A, B y C se muestra en la figura 3-34. A B c A+B+ C 0 I 0 0 0 0 1 0 0 I 0 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 0 1 1 1 0 TABLA DE VERDAD OPERACIÓN ÑOR Fig. 3-34.- Tabla de verdad de una ope ración ÑOR de 3 variables. El símbolo lógico utilizado en los esquemas es la contracción del sím bolo de la operación suma seguido del de la negación para representar la operación ÑOR, tal como se muestra en la figura 3-35. Fig. 3-35.- Símbolo lógico de la operación ÑOR. "Operación NAND" Produce el resultado inverso del producto de varios conjuntos. El nombre se deriva de la contracción, en inglés, de las palabras NO y 64 EL ALGEBRA LÓGICA O DE BOOLE AND. Al realizar una operación NAND con los conjuntos A, B y C se obtiene A.B.C (producto negado). La tabla de. verdad de la operación NAND de A, B y C es la que se muestra en la figura 3-36. El símbolo lógico de la operación NAND de las variables A, B y C se muestra también en la figura 3-36. A B c A-a-c 0 0 0 0 0 i I 0 I 0 i 0 0 1 i 1 I 0 i 0 1 1 i I 0 I i 1 1 I 0 TABLA DE VERDAD OPERACIÓN NAND i Fig. 3-36.- Símbolo y tabla de verdad de una operación NAND. "Operación 0 exclusiva" Se trata de una operación derivada de la reunión, pero que sólo da salida 1 cuando existen un número impar de entradas que valgan 1. La tabla de verdad de una operación 0 Exclusiva de dos variables A y B es la mostrada en la figura 3-37 y responde a la fórmula: A(T)B = A • B + A ' B Fig. 3-37.- Tabla de verdad de la función 0 Exclusiva. 0 exclusiva A B 0 0 Aff) B 0 1 0 1 0 1 1 1 1 0 65 CAPITULO 3 El símbolo lógico de esta operación se muestra en la figura 3-38 y es parecido al de la operación suma. f> A** ^ AmRFig. 3-38.- Símbolo lógico de la operación „n ^0 Exclusiva, o La función EOR para varios conjuntos es igual a 1, si es impar el nú mero de ellos con valor 1. En caso de ser par, la función EOR es 0. RESOLUCIÓN LÓGICA DE PROBLEMAS. PLANTEAMIENTO Y FASES OPERATIVAS Es muy recomendable, a la hora de resolver problemas basados en el álgebra de Boole, seguir un proceso metódico dividido en 5 fases, que se explica a continuación. Hay una fase inicial, que no entra dentro de la mecánica general de resolución, y es la buena comprensión del enuncia do del ejercicio, de forma que es preciso dedicar todo el tiempo necesa rio para entender claramente los objetivos del problema y apreciar las variables de entrada con que se cuenta, para lo cual conviene simular el problema como si se tratase de una "caja negra", tal como lo muestra la figura 3-39, cuyas únicas entradas sean las variables y las salidas sean los resultados buscados. ENTRADASSALIDAS VARIABLES I CAJA NEGRA >RESULTADOS Fig. 3-39.- Simulación del problema como una caja negta con entradas y salidas únicamente. Una vez comprendido el problema y determinadas las entradas y sali das, se recomienda seguir las siguientes fases de ejecución. Ia fase: Formación de la tabla de verdad. Como todos los elementos, tanto entradas como salidas, son binarios, hay que establecer todas las combinaciones posibles de las entradas, y en cada una de ellas definir el estado que ha de tener la salida o salidas, según se deduce del análisis del problema. 2a fase: Obtención de ecuaciones lógicas. Partiendo de la tabla de verdad se determinan las diferentes situaciones de las variables para ob tener los resultados buscados. Por ejemplo, si en el automatismo de un 66 EL ALGEBRA LÓGICA O DE BOOLE motor M, gobernado por tres variables A, B y C, se obtiene de la tabla de verdad que estará activado en dos situaciones tales como: l)CuandoA= 1, B = 0 y C = 1, (A.B.C) 2) Cuando A=0,B=lyC=l, (X.B.C) La ecuación que activa el motor será: M = A.B.C + Á.B.C. (1) 3a fase: Simplificación de las ecuaciones lógicas. La eliminación de variables dentro de una ecuación, que es en lo que consiste la simpli ficación, supone un ahorro económico derivado de la reducción de com ponentes y mano de obra de montaje. Así, en la ecuación (1) se puede sacar factor común de la variable C, que se repite en los dos miembros, con lo que la ecuación pasa a tener sólo 5 elementos: M = C (A.B + Á.B) (2) Además de intervenir menos órganos de acción en la ecuación (2), su montaje práctico será más simple. Aunque el sacar factor común a todos los elementos que se repiten en una ecuación es una forma de simplificarla, también hay que tener en cuenta todos los axiomas analizados anteriormente. Más adelante se expondrá un método gráfico, denominado de Karnaugh, destinado a simplificar de forma mecánica las ecuaciones lógicas. 4a fase: Representación eléctrica de las ecuaciones simplificadas. Aunque esta fase apenas tiene interés práctico, se recomienda realizarla, para tener una visión más intuitiva del funcionamiento del automatis mo. Mediante interruptores eléctricos la comprensión del funcionamien to de la solución del problema es mucho más simple que con un diagra ma lógico, para el que se necesita bastante experiencia a la hora de interpretarlo correctamente. 5a fase: Finalmente, se pasan las ecuaciones simplificadas a un esque ma lógico, cuyos símbolos representativos de las puertas o elementos que realizan operaciones con conjuntos se supone que serán sustituidos normalmente por componentes electrónicos. A continuación se presentan varios problemas resueltos según el pro cedimiento explicado. Todos los ejemplos son de carácter combinacional, es decir, en ellos el resultado final depende exclusivamente de los estados de las variables de entrada. 67 CAPITULO 3 1er problema Se desea gobernar una lámpara desde dos interruptores A y B, de forma que cada vez que varíe el estado de uno de ellos, la lámpara cam bie de estado. Es decir, que si en un estado de los interruptores la lám para está encendida, al cambiar A ó B, la lámpara se apague y si estaba apagada se encienda. En un principio, si están abiertos los dos interruptores A y B, la lám para está apagada. Ia fase: Se establece la tabla de verdad, teniendo en cuenta que hay dos variables binarias de entrada, A y B, una salida, que es la lámpara L, y un estado definido por el enunciado, en el que siA = 0yB = 0, L = 0. A partir de aquí, el cambio de una variable provoca la variación del estado de la lámpara. Ver figura 3-40. A B L 0 0 0 ESTADO INICIAL 1 0 0 SI CAMBIA A 1 1 1 1 1 0 SI CAMBIAN A y B Fig. 3-40.- Tabla de verdad que define los estados de la lámpara. SI CAMBIA B Según la tabla de verdad, la lámpara se ilumina sólo en dos casos: 1)A= 1 y B = 0(A.B) 2)A = 0y B? 1 (Á.B) 2a fase: Obtención de las ecuaciones lógicas. De la fase anterior se puede deducir que la lámpara se encenderá, bien cuando sucede A.B, o bien, cuando la situación es A.B, de donde se desprende la ecuación que resuelve el encendido de L y que equivaldrá á la suma o a la reunión de estas dos posibilidades. L = A."B + A. B ? 3a fase: Simplificación de la ecuación. Dado que en este caso, a simple vista no se encuentra en la ecuación ningún elemento que se pueda simplificar ni sacar factor común, se pasa a la fase siguiente. Tén gase presente que la no simplificación de una ecuación no supone equi- 68 EL ALGEBRA LÓGICA O DE BOOLE vocación o error en el resultado final, sino sólo la elevación del coste económico en su realización. 4a fase: Representación eléctrica de la ecuación. Figura 341 Fi^. 3-41.- Representación eléctrica de la ecuación L = A.B +^B. +V A T •- 5a fase: Esquema lógico de la ecuación. Figura 342 Fig. 3-42.- RepresentaciónJógica de la ecuación L = A.B + A.B El esquema lógico que finalmente se ha obtenido resolverá el auto matismo deseado y podrá ser montado mediante elementos eléctricos como en la figura 341, o también electrónicos, neumáticos, etc., capa ces de desarrollar las operaciones booleanas que indica la ecuación. 2o problema Se desea controlar dos motores M; y M2 por medio de los contac tos de tres interruptores A, B y C, de forma que se cumplan las siguien tes condiciones: 1)Si A está pulsado y los otros dos no, se activa Mj 2)Si C está pulsado y los otros dos nó, se activa M2 3)Si los tres interruptores están cerrados se activan M2 y M2 En las demás condiciones no mencionadas, los dos motores están parados. 69 CAPITULO 3 Ia fase: Tabla de verdad que represente todas las posibilidades del sis tema y el resultado correspondiente. Figura 3-43. A B c Mi M2 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 Q 0 1 1 0 0 0 0 1 1 0 1 1 0 0 0 0 1 1 1 1 1 Fig. 3-43.- Tabla de verd^d que rige a los mo tores Mi y M2. En este problema particular se podía haber prescindido de la tabla de verdad para encontrar la ecuación lógica, pues su enunciado establecía con claridad las condiciones de activación de los dos motores. 2a fase: Obtención de las ecuaciones lógicas. Bien de la tabla de ver dad o directam^ntedel enunciado del. problema, se deducen las condi ciones necesarias para la puesta en marcha_de_los motores. M! se activa cuando A está cerrado y B y C abiertos (A.B.C) o bien si A, B y C están cerra^os (A.B.C), luego: ! =A.B.C. + A.B.C. (1) M2 funcionará cuando C esté cerrado y los otros dos no (A.B.C.) o bien si los tres interruptores están cerrados (A.B.C); luego: M2 = A.B.C. + A.B.C (2) 3a fase: Simplificación. En ambas ecuaciones se observa en principio una clara simplificación, que en la (1) consiste en sacar factor común A y en (2) C, quedando entonces dichas ecuaciones de la siguiente forma: M! = A.B.C. + A.B.C. = A (B.C. + B.C.) M2 = A.B.C. + A.B.C. = C(A.B. + A.B.) 70 EL ALGEBRA LÓGICA O DE BOOLE 4a fase: Representación eléctrica de las ecuaciones. Figura 3-44. +V "¿SI Fig. 3-44.- Representación eléctrica de las ecuaciones que gobiernan los motores M^ y M2 5a fase: Representación lógica de las ecuaciones de Mt y M2 . Figura 345. C(A-B + A-B) = M2 Fig. 3-45.- Representación lógica de las ecuaciones de M^ y M2. 3er problema Se desea gobernar un motor, disponiendo para tal fin de un interrup tor T, que produce la entrada de tensión, y otro que denominaremos 71 CAPITULO 3 S, que pone en marcha el motor, a partir de una posición de reposo constante, la cual está determinada o detectada por un elementó R. El motor se pone en marcha si está dado T y se cierra a la vez el inte rruptor S. Sin embargo, para que se pare el motor, no basta con abrir el inte rruptor S, ya que en este caso, el motor continuará su marcha hasta llegar a la posición de reposo R, en donde se detendrá. El esquema básico del principio del automatismo descrito en el pro blema se representa en la figura 346. Fig. 3-46.- Esquema gráfico del principio del funcionamiento del automatismo. Ia fase: Tabla de verdad, expuesta en la figura 347. Fig. 3-47.— Tabla de verdad que responde al planteamiento del problema. T s R M 0 0 0 0 0 0 0 1 0' 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 Obsérvese que en la 5a combinación de la figura 347, el motor está activado, puesto que aunque S = 0, aún no se ha alcanzado la posición de reposo, ya que R=0. 72 EL ALGEBRA LÓGICA O DE BOOLE De la tabla de verdad se obtiene la ecuación lógica: MOTOR = T.S.R + T.S.R + T.S.R 3a fase: Simplificación de la ecuación: a)Saco factor común f: MOTOR = T (S.R + S.R + S.R) b)Dentro del paréntesis se saca factor común S MOTOR = T[s.R + S (R + R)] c)Como R + R = 1, queda : MOTOR = T (S.R + S) d)En el término dentro del paréntesis (S.R + S), se puede eliminar S, pues no influye en el resultado, como se aprecia en el esque ma eléctrico de la figura 348. Fig. 3-48.- El término S no influye en el resultado: se puede eliminar. — I*—i*— e) Finalmente, la ecuación simplificada será: MOTOR =T(R + S) 4a fase: El diagrama eléctrico que responde a la ecuación simplificada se muestra en la figura 349. 5a fase: El diagrama lógico del problema también se da en la figura 349. -¿si -MOTOR R +S Fig. 3-49.- Diagramas eléctrico y lógico de la ecuación simplificada. IMPORTANCIA DE LAS OPERACIONES NAND Y ÑOR Las ecuaciones que resuelven los automatismos y problemas digitales contienen sumas, productos, negaciones, etc. Si para cada una de las 73 CAPITULO 3 operaciones especificadas se emplea un elemento diferente que la eje cute, serán precisos bastantes tipos. Mediante una correcta aplicación de los teoremas de Morgan, se puede realizar cualquier ecuación y, por tanto, resolver cualquier automatismo, usando exclusivamente un sólo tipo de operador: el NAND o el ÑOR. Esto supone una gran simplifica ción en los montajes, menores posibilidades de error y una mayor com penetración del técnico con el funcionamiento del módulo que utilice. TEOREMAS DE MORGAN Sirven para transformar sumas en productos, o viceversa, y tienen una gran importancia en las aplicaciones prácticas, pues permiten reali zar todas las operaciones lógicas con una única función. 1er teorema "La inversa de una suma lógica de dos o más variables equivale al pro ducto lógico de los inversos de dichas variables". A + B = A.B La figura 3-50 sirve para comprobar gráficamente la veracidad de este teorema. Fig. 3-50.- Comprobación de la igualdad A +B — A.B Se observa en la figura 3-50 que el área no rayada equivale al conjunto A + B y coincide con A.B. También se puede comprobar el 1er teorema de Morgan mediante la tabla de verdad tal como se muestra en la figura 3-51, en la que se apre cia la coincidencia de las dos últimas columnas. Fig. 3-51.- Tabla de verdad que comprueba la igualdad A + B = = A.B 74 A B A B 0 0 1 1 A4B A + B A-B 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 0 EL ALGEBRA LÓGICA O DE BOOLE En general, este teorema se puede aplicar para varias variables de la siguiente forma: A + B+C+D + E = A.B.C.D.E 2o teorema "La inversa de un producto lógico de varias variables equivale a la suma lógica de las inversas de dichas variables" AB = A + B Gráficamente se comprueba este teorema en la figura 3-52. -B Fig. 3-52.- Comprobación gráfica de la igualdad A.B = A +B. La intersección jte A y B forman el conjunto A.B. luego el área no rayada constituye A.B que coincide con A+B. La veracidad del 2o teorema se comprueba mediante la tabla de verdad de la figura 3-53, en la que se aprecia la coincidencia de las dos últimas columnas. A B A ICO 0 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0 0 1 1 1 1 0 0 1 0 0 A-B A-B A+B Fig. 3-53.- Tabla de verdad para la comprobación de que A.B = = A+B. En general, la aplicación del 2o teorema a varias variables se presenta de la siguiente forma: A.B.C.D = A + B+C+D 75 CAPITULO 3 RESOLUCIÓN DE UNA ECUACIÓN MEDIANTE OPERADORES ÑOR A continuación se contempla la forma de realizar operaciones lógicas con operadores ÑOR exclusivamente. "Realización de una inversión o negación con operadores ÑOR" Si el operador ÑOR recibe una entrada común, la salida que se ob tiene es la negación de dicha entrada. Para negar un conjunto se utiliza un ÑOR de una sola entrada. La figura 3-54 presenta un operador ÑOR realizando una inversión y la tabla de verdad a que responde. A A 0 1 1 0 Fig. 3-54.- ÑOR de una sola entrada y su correspondiente tabla de verdad. En resumen, la suma negada (ÑOR) de una sola entrada da como re sultado dicha entrada negada. Cuando se usa lógica TTL y se deja sin conectar una entrada de una puerta, se comporta dicha entrada como si tuviese nivel lógico alto. "Realización de una suma negada con ÑOR" El operador ÑOR realiza directamente la suma negada, tal como se indica en la figura 3-55. A Fig. 3-55.- Realización directa de una suma negada con un ÑOR. B "Realización de una suma con ÑOR" Cuando se desea obtener una suma, sin negar, de varias variables, al introducirlas a un primer ÑOR, de él sale la suma negada. Dicha salida, al introducirla como única entrada a un segundo operador ÑOR, con sigue la suma de las variables dos veces negada, o, lo que es lo mismo, la suma sin negar, que era lo que se perseguía y se muestra en la figura 3-56. 76 El ALGEBRA LÓGICA O DE BOOLE A+ B Fig. 3-56.- Obtención de una suma sin negar con operadores ÑOR. A+B =A + B En resumen, para obtener una suma sin negar se introducen las va riables a un primer ÑOR y la salida de éste a otro. "Realización de un producto con ÑOR" Recuérdese aue uno de los teoremas de Morgan expresaba lo siguien te: A + B = A.B De esta igualdad se desprende que la suma negada es igual al produc to de las variables, cada una negada en particular. Fig. 3-57.- Utilización del ÑOR para obtener productos. Otra forma, de aplicar el teorema de Morgan se indica en la figura 3-58. Fig. 3-58.- Otra forma de utilizar un ÑOR para productos. _ A + B = A-B B Como regla se puede decir que para obtener el producto de dos va riables hay que introducirlas negadas al ÑOR. El cuadro de la figura 3-59 es el resumen de la resolución de ope raciones lógicas con operadores ÑOR. 77 CAPITULO 3 lo im i< m l< E •o as c m ^^ (J 5 C^3 03~ gS? lo m m •o CÜ O 2 > < tu las aso ca o CO 03 T— *o yj c 03 03 C val 03 g 3 5 g. •g ^ c' •S 2 ÍS 1^1 ce O ^ < m ^A <CQ 78 <|DDO EL ALGEBRA LÓGICA O DE BOOLE RESOLUCIÓN DE UNA ECUACIÓN CON OPERADORES NAND Al igual que se ha expuesto la posibilidad de efectuar todas las ope raciones de la teoría de conjuntos por medio de operadores ÑOR, se estudia a continuación la forma de realizarlas con operadores NAND. "Realización de una inversión o negación con NAND" Cuando sólo se aplica una señal de entrada a un operador NAND, la salida es la negación de dicha entrada. Figura 3-60. Fig. 3-60,- Realización de una negación,'Ai mediante un operador NAND. "Realización de un producto negado con NAND" El operador NAND realiza directamente el producto negado, como se muestra en la figura 3-61. Fig. 3-61.— Realización directa por un NAND de un producto negado. Con un solo operador NAND se obtiene el producto negado. Si este resultado actúa como única entrada en un segundo NAND, se obten drá el producto sin negar. Figura 3-62. Fig. 3-62.- Obtención de un pro ducto con dos operadores NAND. A AB = A-B B "Realización de una suma con NAND" Para hacer sumas con NAND se aplica el teorema de Morgan: AB = A+1" Una operación NAND equivale a la suma de sus entradas negadas, tal como aparece en la figura 3-63. A Fig. 3-63.- Realización de una suma con NAND' = A+B B 79 CAPITULO 3 i o <t II o l< o ^ W— 0) (0 - 8 1 o T3 •i o o Í8 c S Is lo + ai oo i _2 *^ > to O w > -D <0 sil 8^ 8g J3 S ^^ Si < 00 <|ooo < oo 80 oa EL ALGEBRA LÓGICA O DE BOOLE Para obtener la suma de dos conjuntos con un operador NAND hay que aplicar a sus entradas dichos conjuntos negados. La figura 3-64 es un cuadro resumen de la resolución de las opera ciones lógicas con operadores NAND. REALIZACIÓN DE ECUACIONES LÓGICAS EMPLEANDO OPERADORES ÑOR O NAND 1er ejemplo Resolver utilizando exclusivamente operadores ÑOR la siguiente ecuación: S = A.B + A (D + C) La ecuación se puede considerar en un principio como suma de dos términos: el A.B y el A (D + C), los cuales, considerados por separado, pueden tomarse como productos, que en el caso del segundo está for mado por un término A y otro (D + C). a) Obtención con módulos ÑOR del producto A.B. Figura 3-65. Fig. 3-65.-Obtención de A.B con ÑOR_A"+B~ 8 b) Obtención de D + C. Figura 3-66. *"*^ D+C Fig. 3-66.- Obtención con ÑOR de D + C c c) Obtención del término A (D + C). Figura 3-67. Fig. 3-67.- Obtención de A (D + C).Lo A+D+C * A-(D+C) d) Obtención del resultado final de la ecuación. Figura 3-68. 81 CAPITULO 3 ABAB4A(D4C)AB4-A(D4C) A(D + C) Fig. 3-68.- Obtención de A.B + A (D +C). e) Expresión o diagrama completo con todos los operadores ÑOR utilizados. Figura. 3-69. Fig. 3-69.- Diagrama lógico completo con ÑOR para A.B + A (D +C). 2o ejemplo Resolver el mismo ejercicio anterior, pero usando sólo operadores NAND. S = A.B 4- A (D + C) Ahora se irán aplicando las reglas estudiadas para los NAND. a) Obtención de A.B. Es una operación NAND directa, como se refle ja en la figura 3-70. A A-B Fig. 3-70.- Obtención de A.B con operadores NAND. B b) Obtención de A (D + C). Figura 3-71. A — (D4C) 82 y, A-(D4C)Fig, 3.71._ Obtención con NAND de A- (D +C). EL ALGEBRA LÓGICA O DE BOOLE c) Obtención de D + C. Figura 3-72. Fig. 3-72.- Obtención de D +C. D •C 5 D+C C- d) Actuación del último operador NAND. Figura 3-73. AB Fig. 3-73.- Actuación del último operador NAND.AÍÜ+C) (A-B)[a(D -B)[a(D + C)J = A-B+A(D+ C) e) Diagrama completo con todos los operadores NAND utilizados. Figura. 3-74 A ~\ A-B O J D C ^^ A- B+A ( D + C) "V A(D+C) Fig. 3-74.- Diagrama lógico completo de la ecuación A.B + A (D +C). DIAGRAMAS GRÁFICOS DE KARNAUGH Los diagramas de Karnaugh dan lugar a una técnica de tipo gráfico usada para la simplificación de las ecuaciones lógicas, que se basa en disponer las combinaciones posibles de una forma apta para su simpli ficación. La importancia de la reducción de términos en las ecuaciones que resuelven los circuitos electrónicos digitales, bien de automatismos industriales, bien de aplicación a las computadoras, se destaca por el menor empleo de componentes y materiales que origina. Las simplificaciones que permiten los diagramas de Karnaugh se basan en la siguiente identidad: A.B.C + A.B.C = A.B (C + C) = A.b 83 CAPITULO 3 La ecuación anterior indica que si una variable, en este caso la C, aparece negada en un término y no negada en otro que tiene el resto de las variables iguales, puede eliminarse por completo. Los diagramas de Karnaugh ayudan mucho a la localización de estas variables que se pueden suprimir. "Diagrama de Karnaugh para dos variables" Supongamos que se desea realizar el producto de dos variables A y B, según la ecuación R = A. B. La tabla de verdad a que responde esta ecuación será la mostrada en la figura 3L75. A B A B 0 0 0 0 1 1 1 0 0 1 0 1 Fig. 3-75.- Tabla de verdad de A.B. Otra forma de representar los estados de la tabla de verdad es reali zando un gráfico con 4 cuadrículas, una para cada combinación diferen te. Figura 3-76. 0 B Fig. 3-76.- Gráfico de 4 cuadrículas que representa las 4 combinaciones del producto A.B. 1 En el gráfico anterior la variable A vale 1 en las dos cuadrículas de la segunda columna. Por otro lado, B vale 0 en las dos cuadrículas de la Ia fila y 1 en las dos de la 2a fila. Con este criterio, la cuadrícula que^cqrresponde a la primera fila y Ia columna representará el resultado de A.B, correspondiente a la combi nación en que A = 0yB = 0, y que según la tabla de verdad el resul tado se sabe que valdrá 0. 84 EL ALGEBRA LÓGICA O DE BOOLE La cuadrícula correspondiente a la 2a fila, 2a columna, representa A.B, o sea, la combinación en que A = B = 1, luego en ella se colocará un 1 como resultado, etc. Los resultados de las cuatro cuadrículas y la representación simplifi cada del diagrama de Karnaugh para el ejemplo anterior será el de la figura 3-77. A 1 Ecuación representada: A • B 0 A =0 B =0 A =1 B =0 1 A =0 B =1 A =1 B =1 B 0 0 0 Forma simplificada 1 B 0 0 0 1 Fig. 3-77.- Representación del diagrama de Karnaugh para A.B, a la izquierda, y forma simpli ficada, a la derecha. En la figura 3-77 se observa que en la representación simplificada del diagrama de Karnaugh se ha colocado una raya frente a las filas y co lumnas en las que la variable que se dibuja a su lado vale 1. También es normal no rellenar todas las cuadrículas, sino sólo aquellas en las que el resultado sea igual a 1. Veamos el diagrama de Karnaugh correspondien te a la ecuación: R = A + B, junto con la tabla de verdad, tal como se muestra en la figura 3-78. Fig. 3-78.- Tabla de verdad y dia grama de Karnaugh para R = A + + B. A B A+B 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 B "Diagrama de Karnaugh para tres variables" Con tres variables el número de combinaciones posibles es 23 = 8 y para este caso se confeccionará un nuevo mapa de Karnaugh que tenga el doble de cuadrículas que el ya estudiado, para lo cual se abate este último hacia la derecha y se coloca en las columnas nuevas la variable C, con valor 1, como se representa en la figura 3-79. 85 CAPITULO 3 Fig. 3-79.- Diagrama de Karnaugh para tres variables. A B Se puede comprobar que las ocho cuadrículas de la figura 3-79 repre sentan las ocho combinaciones posibles y diferentes de las 3 variables. Como aplicación, en la figura 3-80 se muestra Ja tabla de verdad y el diagrama de Karnaugh para la ecuación R = A.B.C. A B c A-B-C 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 1 B Fig. 3-80.- Tabla de verdad y diagrama de Karnaugh para la ecuación R = A.B.C. "Diagramas de Karnaugh para 4 y 5 variables" Las dieciséis cuadrículas que tiene el diagrama de Karnaugh (24 = 16) para 4 variables se obtienen abatiendo hacia abajo el diagrama para 3 variables, como se muestra en la figura 3-81. A Fig. 3-81.- Diagrama de Karnaugh para 4 variables. 86 o EL ALGEBRA LÓGICA O DE BOOLE Como ejemplo de aplicación, en la figura 3-82 se presentan ías cua drículas que cumplen la ecuación R = A.B + C.D. Fig. 3-82.- Representación de las cuadrículas que cumplen R = A.B + C.D. 1 1 1 1 1 1 1 B Obsérvese en la figura 3-82 que hay una cuadrícula, concretamente la correspondiente a la."3a fila y 3a columna, que la cumple tanto el térmi no A.B como el C.D, pero basta con poner un simple 1 en ella. El diagrama de Karnaugh para 5 variables se obtiene abatiendo el de 4 hacia la derecha para obtener 32 cuadrículas (2S). El diagrama de Karnaugh para 5 variables, junto con la cuadrícula que cumple la ecua ción R = A.B.C.D.E, en la que se ha puesto un 1, se representa en la figura 3-83. 1 B Fig. 3-83.- Diagrama de Karnaugh para 5 variables y determinación de la cuadrícula que cum ple R = A.B.C.D.E. 87 CAPITULO 3 "Ejemplos de representación de ecuaciones lógicas con los diagramas de Karnaugh" Io ejemplo Representar en un diagrama de Karnaugh para tres variables los resul tados de la ecuación R = A.B + B.C. Figura 3-84 1 1 Fig. ^-S4.— Representación de la ecuación R ='A.B +B.C en el diagrama de Karnaugh. 1 1 B 2o ejemplo Representar en un diagrama de Karnaugh para 4 variables los resulta dos de la ecuación R = A.B.C.D + Á.B.C. Figura 3-85. 1 1 Fig. 3-85.- Representación de las. cuadrículas que cumplen la ecuación R = A.B.C.D +X.B.C. 1 D SIMPLIFICACIÓN DE ECUACIONES MEDIANTE LOS DIAGRAMAS DE KARNAUGH Como ya se indicó, el fundamento de la simplificación por Karnaugh se basa en la identidad: A.B.C + A.B.C" = A.B 88 EL ALGEBRA LÓGICA O DE BOOLE Se trata de encontrar parejas de términos iguales, a-excepción de una variable, que en uno esté negada y en el otro no. Obsérvese que en todos los diagramas de Karnaugh, al pasar de una cuadrícula a la adyacente si guiendo una fila o una columna (no en diagonal) siempre cambia de es tado una de las variables. Cambia incluso entre la última y la primera cuadrícula de cada fila o de cada columna. Para la simplificación con Karnaugh se trata de agrupar cuadrículas adyacentes en las que se cumpla la ecuación, para ir eliminando varia bles. Las agrupaciones de cuadrículas con valor 1 se denominan "lazos" y alrededor de ellas se dibuja una línea que los contiene. Cada lazo for mará un término en la versión simplificada de la ecuación. Existen unas reglas para confeccionar los lazos o agrupaciones de 1, de las que se ex ponen a continuación las más importantes. Ia) Cada lazo debe contener el mayor número de 1 posible, debien do constar de 8, 4, 2 o, en último caso, un simple 1, y entonces no habrá simplificación de dicho término. 2a) Los lazos pueden quedar superpuestos y no importa que haya cuadrículas de valor 1 que correspondan a la vez a dos lazos di ferentes. 3a) No se pueden formar lazos entre parejas de 1 situados en dia gonal. 4a) Debe tratarse de conseguir el mínimo número de lazos y que, como se indicó anteriormente, cada lazo contenga el mayor nú mero de 1. 5a) La columna más a la derecha se considera adyacente con la de más a la izquierda, y la primera fila del diagrama de Karnaugh se considera adyacente a la última. A menudo hay varias posibilidades para formar los lazos, debiéndose preferir aquella que tenga el menor número de lazos. Cada lazo del diagrama representa un término de la ecuación simplifi cada final, y dicha ecuación reúne todos los términos o lazos mediante la operación OR o suma lógica. Si en un lazo hay una variable que está en estado 1 en alguna cuadrí cula y en estado 0 en otra, se elimina. Si una variable está con el mismo estado en todas las cuadrículas de un lazo, debe ser incluida en la expre sión simplificada. Algunos ejemplos aclararán el sistema de simplificación de Karnaugh. 89 CAPITULO 3 1er ejemplo Simplificar por Karnaugh la ecuación: R = Á.B.C + A.B.C + A.B.C a) Las cuadrículas que cumplen la ecuación en un diagrama de Kar-naugh para tres variables, se indican con un 1 en la figura 3-86. 1 1 Fig. 3-86.- Indicación de las cuadrículas que cumplen la ecuación. 1 B b) Se pueden realizar dos lazos de dos 1 cada uno, no importando que un 1 pertenezca a la vez a los dos lazos. Figura 3-87. Lazo A |A C (l[T _azo B 1 Fig. 3-87.- Formación de dos lazos A. 1 B c) Para obtener la ecuación simplificada se suman las expresiones de los lazos, eliminando de ellos las variables que en una de las cuadrículas aparecen negadas y en la otra no. Así, el lazo A tiene las dos cuadrí culas que lo componen con B = 0 y con C = 0; sin embargo, la variable A en una cuadrícula vale 1 y en la otra 0, por lo que se elimina, y el lazo A queda expresado como B.C. En el lazo B sus dos cuadrículas tienpn a A = 0 y C = 0; sin embargo, en una de ellas B = 0 y en j3tra B = 1, así que se elimina B y dicho lazo queda expresado como A.C. La ecuación simplificada es igual a la suma lógica de las expresiones de los lazos, o sea: R = A.B.C + A.B.C + A.B.C = B.C + A.C 90 EL ALGEBRA LÓGICA O DE BOOLE 2o ejemplo Simplificar por Karnaugh la ecuación: R = A.B.C + Á.C.D + A.B.C.D + A.C.D a) Diagrama de Karnaugh de 4 variables resuelto para la ecuación. Figura 3-88. A 1 1 Fig. 3-88.- Diagrama de Karnaugh resuelto para la ecuación. 1 1 1 1 1 B D b) Se dibuja el menor número de lazos de 2, 4 y 8 unos y cada lazo con el mayor número de unos. Figura 3-89. A 1/2 1/2 LazoB il 1 i! B l1 [V L1_. I . j_-^ 'v 1', 1I D Lazo A. Fig. 3-89.- Confección de lazos en el diagrama de Karnaugh. 91 CAPITULO 3 c) Expresión y suma de lazos para obtener la ecuación simplificada ,1 •1 LAZO A: Al r r Eliminada C1 4 D=l Eliminada LAZO A LAZOB: A = 0 = CX> Di' B=l r Eliminada Eliminada LAZOB == Á.B. La ecuación simplificada es la suma lógica de los lazos, o sea: R = Á.B.C + A.C.D+A.B.C.D + A.C.D = C.D + A.B Problema Diseñar un automatismo con puertas ÑOR que gobierne una máquina M desde 3 interruptores, A, B y C, de forma que se active M siempre que A y B estén pulsados y también si A está pulsado y los otros dos no. Ia fase: Tabla de verdad. Figura 3-90 A 0 0 0 1 0 1 1 B 0 c M 0 0 o o 1 0 1 1 0 1 0 1 0 1 1 1 1 -^ A-B-C 0 0 1 •*- A- B-C 0 0 -f1 ^^B. A- B-C Fig. 3-90.- Tabla de la verdad para el automatismo. 92 ÉL ALGEBRA LÓGICA O DE BOOLE 2a fase: Obtención de la ecuación lógica mediante suma de los térmi nos que se cumplen en la tabla de la verdad: M = A.B.cf + A.B.C + A.B.C 3a fase: Simplificación por Karnaugh. En un diagrama de Karnaugh para 3 variables se colocan los 1 y se forman los lazos. Figura 3-91. A C \ A -• i 1 11 Fig. 3-91.- Colocación de 1 y formación de lazos. v~ 7 I1 i \— B 1 "7 I 1' ^ Ni. A B 4a fase: Expresar la ecuación simplificada mediante puertas lógicas ÑOR. Figura 3-92. M = A (C + B) Fig. 3-92.- Expresión de la ecuación simplificada con ope radores ÑOR. MÉTODO TABULAR DE QUINE-MC CLUSKEY Cuando las ecuaciones tienen 5 o más variables es complicado utilizar los diagramas de Karnaugh, siendo el método de Quine-Mc Gluskey el más idóneo. Consiste este método en ordenar según el número de 1 que tengan las combinaciones de variables que cumplen la ecuación. A continuación se buscan las combinaciones que comparadas con los gru pos adyacentes, con un 1 más o menos, difieren sólo en una variable, que en una combinación estará negada y en la otra sin negar, eliminán dose la misma. 93 CAPITULO 3 La simplificación de ecuaciones por el procedimiento de Quine-Mc Cluskey se lleva a cabo a través de una serie de operaciones que se ex plican a continuación, al mismo tiempo que se aplican a un caso prác tico, consistente en simplificar la ecuación: X = Á.B.^+ A.C.D. + A.B.C .D + A.C.D (1) Ia fase: Todos los términos de la ecuación lógica, han de contener todas la variables. Los términos que carezcan de alguna variable, ésta se incluye realizando la operación AND del término por la variable más la variable negada, teniendo en cuenta que (V + V) = 1. En el caso de la ecuación (1), la aplicación de esta regla transforma la ecuación de la siguiente manera: X = Á.B.^(D + D) + A.C.D (B + B) + A.B.C.D + A.C.D (B + "B) X = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D. + A.B.C.D (2) 2^ fase: Se determina el "índice" de cada término, siendo dicho ín dice el número de variables sin negar^o de valor 1, que contenga el mismo. Así por ejemplo el término A.B.C.D (0101), tiene como índice 2. También y para distinguir entre sí los diferentes términos aparte de por su índice, se asigna a cada uno el valor decimal que su código bina rio, correspondiente al estado de las variables, representa. Por ejemplo, A.B.C.D (0101), tiene de índice 2 y le corresponde el valor decimal de 5. Teniendo en cuenta los dos valores que se acaban de definir los tér minos de la ecuación (2) quedan definidos de la siguiente forma: TERMINO A.B.C.D A.B.C.D A.B.C.D A.B.C.D A.B.C.D A.B.C.D A.B.C.D ESTADO DE LAS VARIABLES 0101 0100 0111 0011 0110 1111 1011 ÍNDICE 2 1 3 2 2 4 3 VALOR DECIMAL 5 4 7 3 6 15 12 3a fase: Se hace una primera lista de los términos de la ecuación, cla sificándoles por su índice. En el caso de la ecuación (2), dicha lista sería la siguiente: 94 EL ALGEBRA LÓGICA O DE BOOLE ÍNDICEESTADO VARIABLESVALOR DECIMAL 101004 201015 200113 201106 301117 3101111 4111115 4a fase: Se forma una segunda lista combinando los términos expre sados en la lista anterior, seguiendo la regla que se indica: "Los términos a combinar no deben diferir entre sí, más que en el esta do de una de las variables, la cual será sustituida por un guión". Aplicando esta regla al ejemplo de la ecuación (2), se obtiene la si guiente lista: TÉRMINOS COMBINADOS COMBINACIÓN ÍNDICE COMBINACIÓN (Valor decimal) 4,5 4,6 5,7 3,7 6,7 3,11 7,15 11,15 01001-0 01-1 0-11 011-011 -111 1-11 5a fase: Se forma una nueva lista, combinando parejas de términos de acuerdo con la misma regla de la fase anterior. Las nuevas combinaciones dispondrán por lo tanto de dos guiones, uno correspondiente a la lista anterior más el de la nueva variable que cambia de estado en la nueva lista. Los términos que se repiten en las listas se eliminan. 95 CAPITULO 3 PAREJA DE TÉRMINOS COMBINADOS COMBINACIÓN ÍNDICE 4.5- 6,7 4.6- 5,7 3.7- 11,15 3,11- 7,15 01 01 11 11 1 1 (Eliminada) 2 2 (Eliminada) 6a fase: La ecuación simplificada se forma mediante la suma lógica de los términos no eliminados. En el ejemplo que se desarrolla dicha ecuación, teniendo en cuenta las combinaciones no eliminadas de la úl tima lista (01 — y —11), será: X = Á.B. + C.D Se recomienda al lector, como ejercicio práctico, la comprobación c^í resultado obtenido mediante el método tabular de Quine-Mc Cluskey, utilizando los diagramas gráficos de Karnaugh. EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta. 1)¿Cuántos estados posibles existen en los elementos que trata el álgebra de Boole? a) Uno b)Dos c) Varios 2)Un conjunto unidad está formado por: a)El producto de los conjuntos particulares b)La reunión de los conjuntos vacíos c)Un conjunto particular y su complementario 3)En el conjunto suma de A y B, están contenidos: a)Todos los elementos de A b)Todos los elementos de A c)Todos los elementos de B 96 EL ALGEBRA LÓGICA O DE BOOLE 4)En el conjunto producto de A y B están contenidos: a)Todos los elementos de A b)Todos los elementos de B c)Todos los elementos que sean a la vez de A y B 5)La tabla de verdad sirve para: a)Saber el estado de los conjuntos b)Proporcionar todas las combinaciones de las variables y sus resultados c)Combinar las variables para obtener resultado positivo 6)La operación ÑOR consiste a)En la suma de conjuntos b)En la suma negada de varios conjuntos c)En el producto negado de varios conjuntos 7)¿Cuántas combinaciones diferentes tienen 4 variables binarias? a)8 b)16 c)6 8)Las ecuaciones lógicas de un problema se obtienen: a)De la tabla de verdad b)Del diagrama eléctrico c)Del diagrama lógico 9)La ventaja de utilizar operadores ÑOR y NAND estriba: a)En que son económicos y sencillos b)En que pueden realizar todas las operaciones lógicas c)En que utilizándolos se reduce el número de componentes 10) La ventaja de la simplificación de las ecuaciones lógicas es que: a)Reduce el costo económico y la mano de obra b)Funciona mejor el automatismo c)Se localizan más fácilmente los errores y averías 97 CAPITULO 3 11)Los teoremas de Morgan: a)Transforman y simplifican las operaciones lógicas b)Transforman sumas en productos y viceversa c)Comprueban los resultados de la tabla de la verdad 12)Una suma sin negar de 3 variables se puede realizar con: a)1 operador ÑOR b)2 operadores ÑOR c)3 operadores ÑOR 1er problema Se desea gobernar un motor desde 4 interruptores, A, B, C y D, de forma que entre en funcionamiento si están cerrados 3 de ellos y sólo 3. Hallar: 1)Tabla de verdad y ecuación que gobierna el motor 2)Esquema eléctrico del automatismo 3)Esquema lógico mediante puertas de la ecuación 2o problema Resolver utilizando puertas ÑOR exclusivamente la siguiente ecuación: F =^ A.B.C + A.B(B+C) 3er problema Simplificar mediante el diagrama de Karnaugh la siguiente ecuación: F = A.B.C + A.B.C + A.B.C + Á.B^ 98 CAPITULO Fundamentos y fabricación de los circuitos integrados IMPORTANCIA DEL CIRCUITO INTEGRADO La rapidez con que el transistor, descubierto en 1948, desplazó a la válvula electrónica en las aplicaciones existentes y nuevas, ha sido su perada por la del circuito integrado, descubierto entre 1959 y 1960, el cual está desplazando en la actualidad a los circuitos fabricados con componentes discretos (transistores, diodos, resistencias, condensado res, etc.). Dicho desplazamiento está basado en las enormes ventajas que ofrece el CI en todos los órdenes, pues no sólo cambia la estruc tura de los circuitos, sino que también afecta al nivel y preparación de los técnicos encargados de su manipulación y en algunos conceptos socioeconómicos, no previsibles con el cableado clásico: mano de obra, reducción de volumen y costes, mayor fiabilidad, reducción de stocks, etc. "Un circuito integrado es un circuito electrónico funcional constitui do por un conjunto de transistores, diodos, resistencias y condensado res, fabricados en un mismo proceso, sobre un substrato común llamado chip, en su posición natural y dentro de una misma cápsula". Por lo tanto, un circuito integrado, con dimensiones parecidas a cual quier semiconductor, contiene varios componentes discretos, interconexionados directamente, que responden a una función electrónica de finida. Con el circuito integrado cambia la filosofía sobre el tratamiento y análisis de los equipos electrónicos. Los valores hasta ahora fundamen tales, tales como la experiencia, la paciencia y un sexto sentido o habi lidad en la manipulación electrónica, se sustituyen por un conocimiento teórico más profundo de los bloques funcionales en sentido general y olvidándose de la insignificancia de cada elemento particular que lo for- 99 CAPITULO 4 ma, así como usando instrumentos de medida cada vez más complejos y sofisticados. Por otro lado, el extraordinario desarrollo que en los últimos años ha impulsado a los CI (Circuitos Integrados) tanto en su tecnología de fa bricación como en lo que se refiere a la investigación de nuevas aplica ciones, ha conseguido introducir en una cápsula de un CI todos los elementps que componen el alma de un computador, o sea, un micropro- cesador, con lo que se ha puesto en manos del diseñador la potentísima arma que constituye el ordenador y que en breve espacio de tiempo se aplicará a elementos hoy insospechados. VENTAJAS E INCONVENIENTES DEL USO DE CI El esfuerzo de la industria electrónica en la miniaturización de sus equipos se ha visto compensado ampliamente con el descubrimiento de los CI, en los que se ha conseguido construir miles de componentes dentro de la misma cápsula, cuyas dimensiones son similares a las de un simple transistor. Pero la enorme reducción de volumen no ha sido la única ventaja por la que los CI se han hecho indispensables en muchas industrias de vanguardia (militar, aeroespacial, medicina, etc.), sino que las que se reseñan a continuación tienen tanta o mayor importancia: Ia) Reducción de coste: Pues aunque el proyecto y los utillajes ne cesarios para fabricar un CI son mucho más costosos que los de un ele mento clásico, como consecuencia del alto número de unidades que se hacen de cada tipo, el bajo precio del material base y la automatización del proceso, se tiene que algunos modelos de CI resultan de un precio inferior al de un solo transistor. 2a) Aumento considerable de la fiabilidad: Un CI tiene una fiabilidad, en cuanto a funcionamiento y duración, mucho mayor que otro circuito similar implementado con componentes discretos, no sólo por que en este último caso la fiabilidad depende de cada uno de los compo nentes que lo forman, sino también: a) debido al esmerado estudio que exige el proyecto de un CI, b) a las modernas técnicas de fabricación, c) a la reducción de longitud en las interconexiones, d) a la menor influen cia de la temperatura sobre los diversos componentes, por estar todos contenidos en una mínima superficie y afectarles por igual, e) al encapsulado total de los componentes, que aumenta su protección. 3a) La respuesta de un CI es mucho más rápida, pues el paso de la corriente depende de las longitudes de las interconexiones, que son mínimas. 100 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS 4a) Reducción importante de las capacidades parásitas que existen entre los componentes, a causa de su proximidad 5a) Reducción de tiempo en la localización de averías, puesto que el sistema que ha de usarse es el de la sustitución de los-CI defectuosos, ya que es imposible su reparación. Esta característica lleva aparejada una formación más completa y teórica de los técnicos electrónicos, así como el uso de instrumental más complejo. 6a) Reducción de stocks para las reparaciones y montajes. 7a) Eliminación de los posibles errores en el montaje e intercone xión de componentes. 8a) Dado el bajo coste que en un CI supone la fabricación de tran sistores y diodos, éstos se pueden utilizar con gran profusión, mejoran do las especificaciones técnicas de los circuitos. También hay que tener en cuenta al emplear los CI que existen cier tas limitaciones e inconvenientes, entre los que se citan: Ia) Los valores de las resistencias y condensadores integrados no pueden superar ciertos máximos y, además, con tolerancias importantes y coeficientes de temperatura pequeños; por este motivo, este tipo de componentes suelen quedar en el exterior del CI, aunque con las mejo ras en los procesos de fabricación constantemente se están superando estas limitaciones. 2a) Dadas sus dimensiones, la potencia máxima que pueden disipar los CI es reducida. 3a) Las grandes dificultades en la construcción de bobinas e inductancias en el CI hacen que no sean integradas en la mayoría de los casos. 4a) No es conveniente, dado el bajo rendimiento, integrar en el mis mo chip los dos tipos de transistores: PNP y NPN. 5a) En países como España, en los que se fabrican pocos CI, y están en la fase inicial de producción (la mayoría deben ser importados), es preciso escoger con cuidado los modelos con que se ha de trabajar, pro curando que existan diferentes fuentes de suministro. 6a) La manipulación de CI exige instrumental y herramientas ade cuadas. Así, los soldadores especiales de punta fina, las pinzas extractoras, los desoldadores, los zócalos, las placas específicas de circuito impreso, osciloscopio de doble trazo, polímetro digital, generador de funciones y sondas lógicas, deben ser, entre otros, los nuevos elementos que han de incorporarse al taller electrónico. 101 CAPITULO 4 MÉTODOS DE FABRICACIÓN Al estudiar la lógica digital se han considerado los elementos lógicos o puertas como bloques unitarios. Se trató de sus entradas y salidas, pero no se habló para nada de los componentes internos que realiza ban la función lógica. Para comprender la lógica digital no es necesa rio conocer con detalle cómo se llevan a cabo las funciones digitales, pero a medida que se avanza en el estudio es cada vez más interesante tener en cuenta ciertos aspectos técnicos relacionados con su confi guración física interna. A los usuarios de los CI lógicos les es muy útil tener unos conocimientos fundamentales sobre la arquitectura de los componentes que constituyen sus máquinas y dispositivos, para comprenderlos mejor y situarse en un campo más real de sus posibili dades, y ésto no sólo a los diseñadores de circuitos y a los encargados de implementarlos, para los cuales es evidente la necesidad de ese co nocimiento, sino también a los que aprovechan o gobiernan los equipos montados o las computadoras. La tecnología electrónica ha proporcionado a la lógica digital los elementos capaces de contener los circuitos que desarrollarán las funcio nes lógicas que precisan. Dichos elementos son los "Circuitos Integra dos" (CI). Esto supone que todos los transistores, diodos, resistencias y condensadores que forman los circuitos de los elementos lógicos están encapsulados e interconectados en un chip. Los CI se fabrican por diversos procedimientos similares, usando los mismos procesos y materiales básicos. En principio, de un lingote de cristal de silicio fundido se obtiene una rodaja u oblea. La oblea es pu lida e inspeccionada con microscopio y servirá como base o "sustrato" para contener a varios cientos de CI. La operacionalidad y características de un CI dependen de la interrelación entre las regiones de tipo P y de tipo N existentes en un semicon ductor de silicio. Las regiones P ó N se forman por calentamiento de la oblea en un horno cerrado que contiene un producto químico y gaseoso trivalente o pentavalente. La elevada temperatura hace que los átomos del gas se difundan y penetren en la oblea de silicio, cambiando las ca racterísticas eléctricas del mismo. Ordenando la producción de las capas y zonas de material de tipo P y tipo N se crean transistores, dio dos, resistencias y condensadores. Por ejemplo, un transistor NPN mos trado en la figura 4-1 a) está producido por la difusión de una capa N, una capa P y luego otra N, una encima de otra. Los transistores, diodos y demás componentes discretos están conectados entre sí por tiras de aluminio, como se muestra en la figura 4-1 b), depositadas en la super ficie de la oblea, metalizada previamente. 102 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS Cable a los plnes externos Sl do t a) Corte del sustrato, presentando las regiones de tipo P y tipo N de un transistor bipolar NPN. Substrato Interconexiones de aluminio b) Pistas de aluminio para las conexiones y soldaduras para las patillas (pines) exteriores. ! \ n i r X¡ 4*) •KM c) Oblea típica conteniendo 150 CI com pletos. d) Montaje de los chips de CI en una tira que forma el armazón. Después se corta para obtener los CI individuales. Fig. 4-1.- Fases fundamentales en la construcción de un CI. 103 CAPITULO 4 Una vez terminada la fabricación, la oblea se corta en los diferentes CI simples, según se indica en la figura 4-1 c). Finalmente, el chip se monta en una cápsula apropiada y se sueldan las zonas metalizadas a las patitas que salen al exterior de la cápsula. FASES DE LA FABRICACIÓN DE UN CI Ia fase: En el sustrato de silicio tipo P, se crea en una de sus super ficies una capa de unos 10 jum de tipo N, mediante una vaporización en alta temperatura, como se muestra en la figura 4-2. Fig. 4-2.- Formación de una capa de tipo N en el sustrato de tipo P. 2a fase: En un horno de temperatura superior a los 1.000C y en pre sencia de Oxígeno, se cubre la superficie con una capa de óxido de sili cio de 1/2 ^m de espesor, que tiene por misión proteger las dos zonas existentes hasta el momento y evitar que penetren en ellas los produc tos de las difusiones que se harán posteriormente. Oxide de silicio I 1 E \ llllflf 1 N 11 í í I 1 1 P Substrato Fig. 4-3.- Recubrimiento con una capa de óxido de silicio. 104 1 E E 3^ FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS 3a fase: Se recubre toda la superficie oxidada con un barniz fotosen sible y sobre él se aplica una máscara, que tiene abiertas unas ventanas u orificios exactamente en el sitio adecuado y de las dimensiones preci sas para la ubicación de cada componente. Figura 44. y Y Máscara Ventanas ITT Oxido de silicio / J III ' fotosensible P Substrato Fig. 4-4.- Aplicación del barniz fotosensible y la máscara. Usando una técnica de fotograbado y mediante, exposición a los rayos ultravioleta se logra eliminar la parte de barniz que queda debajo de las ventanas y, posteriormente, también la capa de óxido de silicio que hay debajo de ellas, tal como se presenta en la figura 4-5. Aberturas Oxido de silicio 1 1 -^ '..".^•¿••i'í.y. •' • w-'srj í í '•.•'•."í-'.'.'-^'í/.: it'i •/.^•••.', Sil 1 W ::ivC í.^V.i:'i 1 | | | N | | | I_I Substrato Fig. 4-5.— Eliminación del óxido de silicio que hay debajo de las ventanas. 4a fase: Para lograr el aislamiento de la zona epitaxial N se produce a través de las ventanas una difusión de impurezas de tipo P, que atraviesa dicha capa epitaxial. Esta profunda difusión de tipo P aisla eléctricamen te los componentes que interesa, dando lugar a las llamadas "casillas de aislamiento". Ver figura 4-6. 105 CAPITULO 4 Oxido de silicio \^^^^-V'^.'¡.T-'i^!-'X'] p: '¿''-Jv.^o.CEVÍ'í: rirniííi r 11" 1 f 1 1 N 1 1 1 1 [ 1 1 1 | í 1 lili Substrato Fig. 4-6.- Difusión de tipo P y formación de las casillas de aislamiento. El aislamiento de las zonas N con el sustrato P se logra polarizando inversamente dichas uniones. 5a fase: Oxidada nuevamente toda la superficie de trabajo se abren por medio de máscaras otras ventanas por las que se realizará la difusión de las bases de tipo P sobre la capa epitaxial N,las que en la figura 4-7 se ha considerado que poseen una profundidad de unos 4 ^m. IJ Oxido de silicio I 1 !if N p Substrato Fig. 4-7.- Difusión de las bases de tipo P. 6a fase: Por medio de una nueva abertura de ventanas con la máscara adecuada, se produce la difusión de los emisores de los transistores, que en el ejemplo que se describe son de tipo N. La superficie tratada ha sido oxidada previamente. También en esta fase, y para evitar el efecto rectificador metal-semiconductor, que se puede producir posteriormen te con la adición de la capa metalizada para el interconexionado, se sue len crear zonas N fuertemente impurificadas, que en el ejemplo que se explica sólo se ha representado en la figura 4-8, en una de las tres zonas N aisladas. 7a fase: Por medio de otra operación de fotograbado, se abren las ventanas correspondientes a los puntos de interconexión que se han de establecer, para después recubrir completamente toda la superficie con 106 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS Zonas para contactos Fig. 4-8.- Difusión de los emisores. una capa de aluminio de 1 (ira. Luego, por medio de otra operación de fotograbado, se dejará el aluminio únicamente en los contactos en los que interese. 8a fase: Se cortan los cientos de CI o chips que contiene cada lámina base de silicio y, desde ahora, se trabaja con cada uno de ellos por sepa rado, estableciendo en primer término las conexiones que se han de rea lizar entre los diferentes puntos del CI y las patitas de la cápsula, con hilo de aluminio muy delgado. Finalmente, se encapsula el conjunto. Aunque existen otros procedimientos y, sobre todo, variantes, en la fabricación de los CI, el que se ha expuesto, por ser el más importante, puede dar al lector una idea de la precisión, complejidad y laboriosidad de la obtención de CI, que se ven muy atenuadas con la automatización de todo el proceso y el empleo de instrumental y maquinaria muy sofis ticados. Otras técnicas de fabricación de CI son las de película fina y gruesa, las que usan transistores MOS y las híbridas, que mezclan varias técnicas. Se remite al lector al Apéndice rinal del libro, que trata del tema. FORMACIÓN DE COMPONENTES ACTIVOS Y PASIVOS EN EL CIRCUITO INTEGRADO Se acaba de explicar detenidamente la fabricación en el CI de un transistor NPN, que es uno de los componentes más importantes. La de un transistor PNP se logra haciendo que su colector coincida con el mismo sustrato. Los transistores de efecto de campo, de tipo MOS, de los que más adelante se amplían detalles sobre sus características y constitución, se construyen realizando dos difusiones cercanas, surtidor y drenador, entre las que se crea el canal que lo gobierna, el graduador, aislado por óxido de silicio. 107 CAPITULO 4 Los diodos se forman en los GI a base de transistores NPN, siendo en general su cátodo el emisor del transistor y el ánodo, el colector y la base, unidos ambos entre sí, como se representa en la figura 4-9. Fig. 4-9.— Forma de obtener los diodos en los CI. Los condensadores se forman aprovechando una unión N-P que se polariza inversamente, para hacerle trabajar como un varicap. También se pueden construir condensadores verdaderos utilizando el óxido de si licio como material dieléctrico, pero dado el reducido espacio que pue den ocupar, su capacidad queda limitada a unos pocos cientos de picofaradios como máximo. Un método para la fabricación de resistencias en los CI consiste en controlar la superficie y la penetración de la 2a difusión de impurezas, que constituye la base en el caso de tratarse de un transistor. Ha de te nerse en cuenta que es difícil superar los 50 Kíi, y con tolerancias del orden del 25 % ; por otro lado, el valor óhmico de estas resistencias es muy sensible a las variaciones de temperatura. También se pueden construir dentro del CI, alternando adecuada mente las difusiones, semiconductores tales como tiristores, triacs, tran sistores uniunión, etc., siendo frecuente, dada la dificultad e impreci sión, evitar en lo posible la integración de condensadores y, por supues to, de inductancias. CIRCUITOS INTEGRADOS BIPOLARES Y MOS Los circuitos integrados monolíticos, que son aquellos en que todos los componentes discretos se han formado sobre un único cristal, pue- 108 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS den ser de dos tipos básicos: bipolares y MOS. La principal diferencia entre ellos radica en el tipo de transistor que se ha formado sobre el sustrato. Los transistores de unión, bipolares, tipo NPN o PNP, están constituidos por dos capas de material semiconductor de un tipo, sepa radas físicamente por otra capa de material semiconductor de tipo opuesto. Por ejemplo, en el caso de la figura 4-1 a), la formación del transistor NPN se ha obtenido mediante dos capas de tipo N interconectadas por otra de tipo P. En este tipo de transistores bipolares el flujo de corriente entre el emisor y el colector está controlado por los parámetros que caracterizan la capa central o base. El símbolo, la cons titución y la polarización de un transistor bipolar NPN se muestran en la figura 4-10. Colector Base N a = vc " >c * Rc N Emisor Fig. 4-10.- Constitución, símbolo y polarización de un transistor bipolar NPN. Los CI MOS usan un tipo diferente de transistor, llamado "transistor de efecto de campo", el MOSFET (Metal-Oxido-Semiconductor). El transistor MOS consta de dos zonas del mismo tipo de semicon ductor (bien sea N o P), interconectadas por un estrecho canal. El paso de corriente a través del canal se controla por el voltaje de un contacto que está aislado por una capa delgada de óxido de silicio. El transistor MOS puede estar formado en un sustrato de silicio, por ejemplo de tipo N, sobre el que se han realizado dos difusiones tipo P, que dan origen a dos de sus electrodos: drenador y surtidor. Estas dos zonas P quedan unidas por óxido de silicio aislante sobre el que se meta liza una capa de aluminio, que da lugar al tercer electrodo, que recibe el nombre de graduador, tal como se muestra en la figura 4-11. 109 CAPITULO 4 Graduador Oxido de Silicio Surtidor OV Aluminio •. Drenador OV. — V, y TRANSISTOR MOS y r y y y ' ' / / y y Substrato ///,' y y y I y / < ' y y / / ' y y ' / ^ y . / / y y OV Fig. 4-11.- Formación de un transistor MOS. Si el sustrato, el graduador y el surtidor se conectan a masa y el dre nador a una tensión negativa -VA, el diodo drenador-sustrato queda polarizado inversamente, por lo que sólo podrá circular una débil co rriente desde el surtidor al drenador. Si en estas condiciones se va au mentando la tensión negativa del graduador, éste repelerá cada vez más a los electrones del sustrato N que hay entre drenador y surtidor, hasta que llega a provocar una falta notable de portadores mayoritarios del sustrato, convirtiéndose dicha zona de influencia en tipo P, con lo que el diodo polarizado antes inversamente (drenador-sustrato).desaparece y la corriente que circula entre surtidor y drenador cada vez es mayor, como se aprecia en la figura 4-12. Graduador Fig. 4-12.— Formación de un canal P entre surtidor y drenador. 110 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS La curva característica de un transistor MOS relaciona la corriente que circula entre surtidor y drenador con la tensión que se aplica al graduador la primera de las cuales no se establece hasta que la segunda alcanza una tensión mínima, que se llama "tensión de umbral", FTH, como queda representado gráficamente en la figura 4-13. La forma del canal P que se forma entre sur LlJ Drenador tidor y drenador varía según la tensión del gra duador. Fig. 4-13.- Curva característica de un transistor MOS. El tipo de transistor explicado recibe el nombre de PMOS, o, tam bién, transistor MOS de enriquecimiento y canal P. Así mismo, si en un sustrato de tipo P se realizan dos difusiones N para drenador y surtidor, aunque variarán las polarizaciones, el funcionamiento será el mismo que el descrito, y a este tipo de transistor, cuya constitución queda repre sentada en la figura 4-14, se le asigna el nombre de "transistor MOS de enriquecimiento, de canal N", o también NMOS. nador Fig. 4-14.- Constitución del transistor MOS de enriquecimiento de canal N, o NMOS. 111 CAPITULO 4 Los símbolos de estos dos tipos de transistores de enriquecimiento, el PMOS y el NMOS, se dibujan en la figura 4-15. Drenador Drenador to Surtidor Surtidor NMOS ENRIQUECIMIENTO PMOS ENRIQUECIMIENTO Fig. 4-15.- Símbolos de los transistores de enriquecimiento PMOS y NMOS. TRANSISTORES MOS DE EMPOBRECIMIENTO Son similares a los de enriquecimiento, pero disponen en su constitu ción de un canal entre surtidor y drenador, incluso en ausencia de pola rización de graduador. Al mandar a masa el sustrato y el surtidor, y polarizar negativamente el drenador, en ausencia de tensión en el graduador, se produce a través del canal P una corriente /D , de forma que cuando se aplica al gradua dor mayor tensión positiva, los huecos del canal P son repelidos y dismi nuye la corriente de drenador. El principio de funcionamiento de este semiconductor se presenta en la figura 4-16. Graduador Fig. 4-16.- Principio de funcionamiento del transistor MOS de empobrecimiento. 112 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS Análogamente, pero con polarizaciones y corrientes opuestas, funcio na el transistor MOS del canal N de empobrecimiento. Los símbolos de estos dos tipos de transistores aparecen en la figura 4-17. Drenador Graduador O-1 Substrato Drenador Graduador JdUUIa. Surtidor Surtidor PMOS NTO BRECIMIENTO || Substrato NMOS EMP( EMPOBRECIMI Fig. 4-17.- Símbolos de los transistores MOS de empobrecimiento. Del análisis de la constitución de los transistores MOS se deduce el aislamiento de su sustrato, debido a que la tensión del drenador y la del surtidor provocan la repulsión de portadores del sustrato y crean una zona aislante alrededor del transistor. En el caso de los transistores bi polares hay que aislar cada transistor del sustrato, para que a través de él no exista .contacto con los demás componentes formados sobre dicho sustrato. Los CI MOS se diferencian de los bipolares en que se pueden utilizar como resistencias transistores MOS de muy pequeño tamaño, cortocir-" cuitando la base y el colector (puerta y drenador). La reducción de ta maño que implican los transistores MOS, al no precisar de casillas de aislamiento, da lugar a densidades de integración mucho más altas. Estos transistores MOS requieren generalmente el uso de tres tensio nes: a)Una tensión más positiva y que suele ser la de los emisores o fuen tes de los MOS, generalmente conectados a masa. b)Una tensión negativa respecto a la anterior y que polariza los drenadores. c)Una tensión más negativa que las anteriores y que alimenta las ba ses de los transistores MOS, que actúan como resistencias. Normalmente, todos los transistores MOS de un chip son del mismo tipo. No obstante, hay una variante de estos CI, en los cuales se em- 113 CAPITULO 4 plean simultáneamente transistores MOS de canal P y de canal N. Estos CI, de reciente desarrollo, se denominan MOS COMPLEMENTARIOS ó CMOS, consumiendo menos potencia que los MOS clásicos y precisan do únicamente una sola tensión de alimentación. Las diferencias operacionales básicas entre los circuitos integrados bi polares y los MOS son las siguientes: Los GI bipolares funcionan con una sola tensión de alimentación, mientras que los MOS necesitan va rias, comprendidas entre 5 y 20 V. Sin embargo, el consumo de poten cia es mucho menor en los MOS, aunque por contra su velocidad de respuesta es más baja que la de los bipolares. También es importante destacar que debido a la constitución de los transistores MOS y al re ducido espacio que ocupan, los CI pueden contener varios millares de dichos transistores. En resumen, los CI MOS se usan en circuitos alta mente repetitivos y con muchos componentes, pero para la implementa- ción de circuitos de tipo medio interesa más la técnica bipolar TTL, puesto que es más rápida y sólo precisa de una tensión de alimentación. Por todas las características comentadas, la mayoría de las familias ló gicas estándar usan circuitos bipolares. Sólo la CMOS, como familia in dependiente, se ha desarrollado y extendido últimamente. Los circuitos MOS normales de canal P o N no se emplean normalmente como ele mentos simples, tales como puertas o flip-flop, sino como elementos más complejos (microprocesadores, generadores de caracteres, etc.). Otro inconveniente de los CI MOS procede del cuidado que hay que tener en su manipulación, pues a veces sólo con tocarlos con las manos pueden estropearse, debido a que al aplicar la carga electrostática del cuerpo humano a la rejilla aislada, se puede destruir la capa de aislante entre la base y el canal. SSLMSIy LSI En un principio, el CI sólo podía contener una o dos puertas lógicas, pero el avance de la tecnología de su fabricación ha conseguido en1 la actualidad que un solo chip contenga muchos cientos e incluso miles de puertas. Para, determinar el grado de complejidad y capacidad de un CI se han utilizado diferentes terminologías y parámetros que, aunque no son exactos, su uso se ha extendido preponderantemente, como su cede con el caso de TEXAS INSTRUMENTS, un importante fabricante de CI lógicos TTL, que los clasifica en tres niveles, de acuerdo con la cantidad de puertas que posea cada chip. 1) Pequeña escala de integración (Small Scale Integration). SSL Cada circuito integrado contiene un máximo de 12 puertas lógicas. 114 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS 2)Media escala de integración. MSI. En este caso, cada CI contiene de 12 a 100 puertas. También se in cluyen en este nivel los circuitos típicos de contadores, decodificadores y registros de desplazamiento, que se analizarán más adelan te. 3)Alta escala de integración. LSI. Cada CI contiene más de 100 puertas lógicas y realiza una función completa, como es el caso de las operaciones esenciales de una calcula dora o el almacenamiento de una gran cantidad de bits. Cuando el CI no está constituido por puertas exclusivamente, las di ferencias de nivel se refieren a una complejidad equivalente, sobre el nú mero de transistores o de otros componentes del circuito. CAPSULAS USADAS PARA LOS CI Hay cuatro tipos básicos de encapsulados: 1) Cápsula cilindrica: Normalmente es de metal y con una forma ci lindrica similar a los transistores. Su mayor inconveniente es que el número de sus patitas no puede exceder de 10, como sucede en el tipo TO-100, lo que limita bastante sus aplicaciones. En la figura 4-18 se muestra una vista de la base y el perfil del tipo TO-5. 10 mm I I Fig. 4-18.- Base y perfil de la cápsula cilindrica TO-5. 115 CAPITULO 4 Se puede montar este tipo de cápsula en los circuitos impresos, en la forma acostumbrada para los transistores. Obsérvese en la figura 4-18 la numeración de las patitas, vista la cápsula por arriba. 2) Cápsula plana o "flat-pack": Tiene un volumen muy reducido y suele ser de material cerámico, pero dado que sus patas se hallan colo cadas de forma que se las pueda soldar por puntos, por un procedimien to semiautomático, su montaje con la técnica habitual es laborioso. Fig. 4-19.- Diferentes tipos de encapsulados de los CI. 3)Cápsula de doble fila de conexiones "Dual in line, DIP o DIL: Es la más utilizada y sus dos filas de patitas, al ser rígidas, hacen que se pueda insertar en tarjetas de circuito impreso normalizadas. Puede estar hecha con material plástico o cerámico. Son muy usuales las cápsulas de 14 y 16 patitas, de una de las cuales se presentan dos vistas en la figura 4-20. 4) Cápsula de matriz de patitas. Figura 4-21. 116 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS Fig. 4-20.- Vistas de la cápsula "Dual in Une". Fig. 4-21.- Fotografía de un encapsulado flat-pack (izquierda) y otro de matriz de patitas (derecha.) 117 CAPITULO 4 ENCAPSULADOS COMERCIALES A continuación, y como muestra de la variedad de encapsulados que dispone cada fabricante, se presentan la mayoría de los que emplea la marca Raytheon, para sus CI digitales: "Abreviaturas empleadas para los diferentes encapsulados" BD:DIP de 14 pines Epoxy-B BM:DIP de 16 pines Epoxy-B CJ:Flat-pack de ] 4 pines cerámico CK:Flat-pack de 14 pines cerámico CL:Flat-pack de 16 pines cerámico CN:Flat-pack de 24 pines cerámico D:DIP de metal de 14 pines DB:DIP de 14 pines Epoxy-B DC:DIP de 14 pines cerámico DM:DIP de 16 pines cerámico J:DIP de 14 ó 16 pines cerámico DP:DIP de 14 pines Epoxy-B K:Encapsulado TO-3 de potencia L:Flat-pack metálico de 16 pines MB:DIP de 16 pines Epoxy-B MP:DIP de 16 pines Epoxy-B R:DIP de 24 pines cerámico N: Flat-pack de 24 pines Metal- vidrio W: Flat-pack de 14 pines cerámico En las figuras siguientes se recoge la información que sobre sus encap sulados presenta el fabricante Raytheon, incluyendo medidas, disposi ción de patitas, denominación y vistas de los mismos. 118 Encapsulados Plásticos 16-LEAD PLÁSTIC DIP BM/MB 14-PIN PLÁSTIC DIP DB/BD .760 ^735 ~ ' a a ^ s a ."< ,'s .031 DÍA X .010 DEEPIPINNO. 1 IDENTIFICATION .760. 736 S 5 T 5 S 5 S fll 2¿0 8.031 DIAn.010 ' NO. 1 ( 735 I DEEPIPIN IDENTIFICATION)ie .260 735 H h Hl— .025 NOM _760 .740 .200 MAX. .310 .290 ^.025 Plin. .1M TT .022 .018 .100TYP .011 009 Encapsulado de metal 14-LEAD METAL DIP .718 .688 S V .025R \s 141^NOM 7 8 J }J JJ _ -718 _^.157 |T32;060 .688 .135 MAX 100 TYP - y ^4?7 -• • '"' • fKKWT-T -1 V- - 1— .050 TYP Hl—.017 TYP Encapsulados cerámicos 14-LEAD CERAMIC DIP DC/J 1I.M260 , ^ 310 AX jp.300 .035 MIN , 5"TYP 16-LEAD CERAMIC PACKAGE DM 785 .750 A A A A A Al WWWV .150 MIN TT MAX I .100 TYP .020 .016 Fig. 4-22 a).- Diferentes cápsulas de CI digitales de Raytheon. 119 Cerámico 14-LEADCERAMIC FLAT PACKAGE CJ/W 14-LEADCERAMIC FLAT PACKAGE CK 16-LEADCERAMIC FLAT PACKAGE CL/W 24-LEADCERAMIC FLAT PACKAGE CN/W .1 - • -I =J_ i- m^ Metal 14-LEAD METAL FLAT PACKAGE K PIN NO- 1 16-LEAD METAL FLATPACKAGE L -J< .075 MAX 14-LEAD METAL FLAT PACKAGE JITO-86) 24-^EAD METAL FLAT PACKAGE N r-_ -^iiig 120Fi- 4"22 b).-Continuación de las cápsulas de los CI digitales de Raytheon. FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS NOMENCLATURA DE LOS CI Desgraciadamente no existe unificación en la denominación de los CI y aunque aumenta el número de fabricantes, en general cada uno utiliza una forma particular para distinguir sus productos. A continuación se citan las nomenclaturas más representativas. "Grupo Proelectrón ": Los fabricantes europeos habitualmente usan el código Proelectrón, según el cual cada CI se designa mediante tres letras mayúsculas y tres cifras, cuyo significado se detalla: Primera letra: Sirve para designar el tipo de CI que se trata, de acuer do con el siguiente código: T:CI lineal o analógico (No digital) F:CI digital que forma familia con otros S:CI digital que no forma familia con otros U:CI mixto, es decir, analógico-digital Segunda letra: No tiene ninguna significación especial e indica sim plemente que todos los CI que comparten esta segunda letra pertenecen a la misma familia. Así, es usual hacer corresponder a la letra C con la familia Diodo-Transistor, la D con la MOS y la J con la TTL. Tercera letra: Indica la función del circuito, de la forma siguiente: A: B: Amplificación lineal u. D: Demodulación Oscilación Combinación de circuitos linea G: H: J: K: les Circuitos híbridos Circuitos combinacionales Circuitos multiestables Circuitos monoestables L: N: Convertidores de nivel digital Multiestables. Función de me moria de media o alta escala de Q: integración. Circuitos de memoria lectura-es R: critura Circuitos de memoria de sólo S: Y: lectura Amplificador de lectura Diversos Cifra de tres números: Los dos primeros responden al número de se rie y no tienen significado. El tercero refleja el margen de temperaturas que responde a la siguiente tabla: 1 2 3 De 0 a 70C De-55 a 125C De-10a85C 121 CAPITULO 4 4De 15a55C 5De -40 a 75C 6De -40 a 85C 0Otros márgenes Ejemplos: 1)FJH 111 F: J: H: CI digital que forma familia con otros Perteneciente a la familia TTL Función lógica que responde a un circuito combinacional. En este caso parti cular se trata de dos puertas NAND de cuatro entradas cada una. Los dos primeros números indican número de serie y el último, el margen de temperatura. 2)TAA522 T:CI lineal o analógico A:Perteneciente a una familia determinada A:Aplicación en amplificación lineal 52:Número de serie 2:Margen de temperaturas, comprendido entre -55 y 125C "Código de la marca TEXAS INSTRUMENTS (TI)" La denominación que usa este fabricante consta de dos letras mayús culas, cinco números y una letra final, cuyo significado es el siguiente: Dos primeras letras mayúsculas: SN, que identifican únicamente al fabricante. Dos cifras siguientes, que indican el margen de temperaturas, de acuerdo con la siguiente correspondencia: 72, 74 y 75: Margen comercial desde 0 a 75C 52, 54 y 55 Margen militar desde -55 a 125C Tres cifras siguientes: Determinan el modelo o función concreta que realiza. La última letra indica el tipo de encapsuladoJ: Dual in line (doble fila), cerámico N: Dual in line, plástico 122 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS H,U,T,W,Z:Flat-pack L: Cápsula TO-5 Ejemplo: SN52 123 N SN: Fabricante Texas Instruments 52 Margen de temperatura militar desde -55 a 125C 123: Función lógica que efectúa (Esta cifra puede tener sólo dos números) N: Cápsula dual in Une, de plástico "Código de la marca FAIRCHILD SEMICONDUCTOR (F)" Consta de una letra de identificación del fabricante, que es la F, se guida de tres cifras que determinan el modelo de CI; a continuación, una letra, que expresa el tipo de cápsula (D: Dual in line cerámico, P: Dual in line de plástico, F: Flat-pack y H: TO-5), y una última letra, que sirve para delimitar el margen de temperaturas y puede ser una C si el margen es el comercial, o una M si es el militar. Ejemplo: F 123 FC F:Fabricante Fairchild 123:Identificación del modelo F:Cápsula flat-pack C:Margen de temperatura comercial "Código de la marca ITT" 1)MIC: Identificación del fabricante 2)Cifra de cuatro números que identifica el modelo 3)Margen de temperatura. Si es un 1: militar y si es un 5 comercial. 4)Encapsulado: Si es D: Dual in line, cerámico y si es B: Flat-pack Ejemplo MIC 90245 B "Código de la marca MOTOROLA (MC)" 1)MC: Identificación del fabricante. También sirve con algunas variantes para codificar alguna característica. 2)Cifra de dos números para indicar el margen de temperaturas, que será el co mercial si es un 13 ó un 14 y el militar si es un 15. 123 CAPITULO 4 3)Cifra y letra que identifica el modelo y sus características limites. 4)Letra que determina el encapsulado,' según esta tabla de correspondencias: L:Dual in line de 14 ó 16 patitas G:TO-5 F:Flat-pack ?t:Encapsulado plástico de 8 patitas P2:Encapsulado plástico de 14 patitas Ejemplo MC 15 56CL "Código de la marca NATIONAL SEMICONDUCTOR" 1)Siglas de identificación del fabricante, que pueden ser LM en el caso de tratar se de circuitos operacionales o LH en caso de ser lógicos. 2)Cifra que indica el margen de temperatura, y que en caso de ser un 1 es el militar y si es un 2 ó un 3, el comercial. 3)Cifra y letras que indican el modelo y sus limitaciones. 4)Ultima letra, que indica el tipo de cápsula: D: N: F: Dual in line, cerámico Dual in line, plástico Flat-pack Ejemplo LM 2 00C D "Código de la marca RCA (CA)" 1)CA: Identificación del fabricante 2)711: Identificación del modelo 3)Margen de temperatura: C comercial y M militar. 4)Letra que indica el encapsulado. TO-5: Dual in line cerámico y E: Dual in line de plástico. "Código de la marca Raytheon" Como colofón se indican las nomenclaturas correspondientes a las diferentes series de CI digitales de la marca Raytheon: 124 FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS Serie TTL Schóttky de bajo consumo Gama de temperatura 25:Comercial, desde 0 a 75C 25:Militar, desde -55 a 125C 54:Desde-55al25C 74:Desde 0 a 75C Serie TTL Schóttky de bajo consumo Función lógica Tipo de encapsulado: J: Dual in line, DIP, cerámico W: Fiat pack cerámico CH: Procedimiento específico de encapsulado e inspección Serie 54/7400 SSIy MSI Rango de temperatura: 54: Desde-55 a 125C 74: Desde 0 a 70 C Función lógica Tipo de encapsulado: J: DIP cerámico W: Fiat pack cerámico CH: Procedimiento e inspección específica del encapsulado Serie Ray I, II y III TTL Función lógica 0 ó 1: Rango de temperatura desde -55 a 125C 2 ó 3: Desde0a70C Tipo de encapsulado (Ver, en el apartado anterior, las siglas de equivalencia, concernientes al encapsula do de esta serie.) Finalmente, se ofrecen las primeras letras de la designación de circui tos integrados, según diferentes fabricantes mundiales, ordenados alfa béticamente. 125 CAPITULO 4 a) Circuitos integrados lineales FAIRCHILD: U3F; U7F, U6A; U5B; U5F; U5R; U6A;U6B;A. I.T.T.: MIC, TBA. MOTOROLA: NATIONAL: RCA: MC; MCH; MFC. LM. CA. SGS: SIGNETICS: SIEMENS: SILICON: SESCOSEM: SPRAGE: TEXAS: TRANSITRON: L; U5B; U5F; U6F. NE:N;S;SE. TAA; TAB; SAS. SG. C;SF. ULN. SN. TDC;TOA. b) Circuitos integrados digitales FAIRCHILD: FERRANTE I. T. T. MOTOROLA: MULLARD: MINIWATT: NATIONAL: RAYTHEON: A31;A4L;A7B;U3I; U4N; U4L; U6A; U7A; U7B; V6A; A. ZN. MIC. MC; MCE. Proelectrón. Proelectrón. DM. RC; RF; RG; RL; RM. 126 SIGNETICS: SESCOSEM: SPRAGE: SIEMENS: SYLVANIA: TRANSITRON: N;S;NS;SH;S8T. SF;C. NE; SE; US. Proelectrón SF; SG. SN;TA;TC;TD;TF; TG; TH; TM; TO; TR. TELEFUNKEN: Proelectrón. TEXAS: SN;SNF;SNG. FUNDAMENTOS Y FABRICACIÓN DE LOS CIRCUITOS INTEGRADOS EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta: 1)¿Qué es la máscara? a)Una protección del CI b)Una superficie con la que se determinan las áreas de las difusiones. c)Un elemento que interconexiona los componentes del CI. 2)El gran volumen que ocupan los CI bipolares es debido: a)A la necesidad de realizar tres difusiones para formar los transistores. b)A los aislamientos de los elementos mediante casillas. c)Al mayor número de patitas externas que poseen. 3)Un gran inconveniente de los CI MOS es: a)El mayor consumo. b)El mayor volumen que ocupan en la integración. c)La menor velocidad. 4)La ventaja de la tecnología CMOS sobre la MOS se basa en: a)La necesidad de una sola tensión de alimentación. b)La velocidad. c)El consumo. 5)Dentro de los CI no se pueden incluir: a)Resistencias de pequeño valor. b)Inductancias. c)Condensadores. 6)Las resistencias se integran en los CI MOS: a)Mediante difusiones más o menos profundas y largas, según su valor. b)Mediante transistores MOS. c)Mediante difusiones sin casillas de aislamiento. 7)El inconveniente de las cápsulas cilindricas para los CI reside en: a)Su gran volumen. b)La imposibilidad de tener muchas patas. c)La dificultad de su montaje y su soldadura. 127 CAPITULO ü Familias lógicas CLASIFICACIÓN Y NATURALEZA DE LAS FAMILIAS LÓGICAS Todos los CI digitales, a excepción de algunos tipos LSI, tal como las memorias, se dividen en familias lógicas. Cada familia lógica está basada en un tipo particular de "circuito de elemento lógico" que se usa en los CI de esa familia para todas las puertas, inversores, flip-flop e incluso más complejos, dentro de las escalas MSI y LSI. "Todos los elementos de uña familia lógica son compatibles entre sí" Quiere esto decir que sus niveles lógicos son los mismos y operan con el mismo voltaje, pudiendo la salida de un elemento alimentar la entrada de otro. Recíprocamente, se puede deducir que, como cada familia ló gica emplea un elemento lógico 'diferente, no suelen ser compatibles unas con otras (o sólo en algunas características y no en otras). Además de los elementos básicos y los MSI y LSI, cada familia con tiene cierto número de circuitos auxiliares, tales como cambiadores de nivel (que sirven para la interconexión entre circuitos de diferentes fa milias), circuitos de señal condicional (multivibradores y disparadores de Schmitt), circuitos de salida a displays (para interface o adaptación entre un circuito lógico y los displays que visualizan los datos) y otros circuitos diversos de aplicaciones especiales. El número de los elementos auxiliares de cada familia depende de la importancia global de ésta. Contando los elementos básicos, todos los MSI y LSI, así como los circuitos auxiliares, la familia más amplia tiene más de 250 circuitos in tegrados diferentes y la más pequeña, menos de 50. En la figura 5-1 se proporciona una perspectiva gráfica de la compo sición de las familias lógicas a partir de los transistores bipolares y MOS. 128 CAPITULO 5 En este capítulo se describen las familias más importantes y conoci das, de propósito general, y que son: TIL: Lógica transistor-transistor ECL: Lógica de acoplo por emisor CMOS: Lógica Metaí-Oxido-Semiconductor con transistores complementarios DTL: Lógica diodo-transistor HTL: Lógica de alto nivel de entrada RTL: Lógica resistencia-transistor También existe una gran cantidad de CI fabricados con tecnología MOS, pero esta tecnología, a excepción de la CMOS, se usa casi exclu sivamente para la construcción de circuitos especializados, tales como memorias, microprocesadores y circuitos similares, es decir, constituyen más una línea de circuitos compatibles o que complementan el trabajo de las puertas, flip-flop y derivados. Por este motivo, los CI MOS no se incluyen dentro de una familia lógica, sino como productos LSI inde pendientes. El desarrollo impresionante de las familias lógicas no sólo se basa en los avances tecnológicos, sino también en una reñida competencia en tre sus fabricantes. Desde 1960 se ha producido una sucesión de dife rentes familias lógicas. La tecnología avanzó vertiginosamente y algu nas compañías pequeñas fueron capaces de apropiarse de una parte significativa del mercado, al introducir productos cada vez más per fectos. Como la demanda era grande, muchas de esas compañías experi mentaron un crecimiento espectacular. Sin embargo, en ocasiones, un producto nuevo era remplazado casi en su aparición por otro y. eventualmente, algunas empresas poco afortunadas se vieron obligadas a de saparecer del mercado. Cuando un fabricante tiene éxito en el desarrollo y venta de un tipo determinado de familia lógica, la línea del producto es a menudo cons truida y comercializada por otros fabricantes, a los que se denominan "segundas fuentes". La competencia entre los fabricantes intenta mejo rar el producto original, con versiones y características más idóneas para determinadas aplicaciones. PARÁMETROS DE FUNCIONAMIENTO Y COMPARACIÓN DE LAS FAMILIAS LÓGICAS Cada familia lógica se ha diseñado para una aplicación diferente y ca da una tiene sus ventajas e inconvenientes. Como el circuito básico es diferente en cada familia, éstas poseen distintas características operacio- 130 FAMILIAS LÓGICAS nales. Dichas características determinan la aptitud de una familia parti cular para realizar una aplicación dada. Dos ejemplos aclararán lo dicho. En general, en un gran computador los circuitos deberán operar con mucha rapidez, por lo que para esta misión habrá de elegirse la familia lógica cuyas puertas pasen del estado lógico 0 al 1 lo más rápidamente posible. En otro caso, si un circuito debe operar durante un gran perío do de tiempo alimentado por baterías, el factor más importante a la hora de elegir la familia idónea será el bajo consumo. Los fabricantes de CI emplean para definir sus productos algunas ca racterísticas comunes, indicadas en sus catálogos, folletos y publicacio nes técnicas. A continuación se exponen las más significativas. "Velocidad y retardo de la propagación": El retraso en la respuesta de un circuito es una medida de la rapidez con que, al cambiar el nivel lógico en la entrada de una puerta o un flip-flop, aparece el correspon diente cambio en la salida. La velocidad es un parámetro dependiente del retardo de la propagación y mide la frecuencia con la que un flipflop puede cambiar de estado, sin cometer errores. El retardo se mide en nanosegundos (ns) y la velocidad, en MHz. "Potencia de disipación": Mide la potencia consumida por puerta y la temperatura que genera. Se mide en milivatios (mW). La suma de las potencias de los elementos de un circuito completo determina el con sumo total, que fija la potencia de la .alimentación y la refrigeración precisa. "Fanout y fanin": el "fanout" indica la cantidad de carga que puede conectarse a la salida de una puerta. El fanout viene dado normalmente por el número de elementos lógicos que pueden conectarse a la salida del elemento que se especifica. También es frecuente llamar a este pará metro "abanico de salida". Se reserva el nombre de "fanin" o "abanico de entrada" al máximo número de entradas que puede aceptar un elemento lógico. "Inmunidad al ruido": Mide la cantidad de ruido que puede superpo nerse a una señal lógica aplicada a un elemento, sin que éste cambie de estado incorrectamente. La inmunidad al ruido "se especifica en milivoltios (mV) o voltios (V). En general, cualquier ruido que sobrepase la amplitud especificada causará un cambio en la salida de la puerta; sin embargo, una cresta de corta duración puede exceder el máximo de am plitud sin provocar un cambio incorrecto, debido a su brevedad. Los ruidos se añaden a los voltajes de las entradas lógicas que no son fijos. Así, el estado lógico 0, cuando se trabaja con +5V, suele estar comprendido entre 0y 0,8V, mientras que el estado 1 está entre 2 y 5V; por lo-tanto, interesa que los márgenes de los estados lógicos sean ara- 131 CAPITULO 5 plios, para aumentar la inmunidad a los ruidos o parásitos. De aquí que reciba el nombre de "margen de ruido" la mayor variación que admite la entrada de un elemento sin que cambie el estado de su salida. Aunque los parámetros citados son preponderantes a la hora de de terminar la operatividad de un CI, hay otros que a veces son muy im portantes. Así, por ejemplo, la complejidad y el tipo de cápsulas a em plear, y el coste del CI según los diferentes fabricantes y sus segundas fuentes. También pueden ser de gran interés las características de trans ferencia de entrada y salida, de las que posteriormente se hace un estu dio, referidas a la familia TTL, la posible compatibilidad con otras fami lias, el margen de temperatura de trabajo, el encapsulado y otros. Los diseñadores optimizan su elección cuidadosamente, valorando las pro piedades más interesantes que afectan a su diseño. Otra característica a tener en cuenta es la referente a los niveles digitales 1 y 0, que pueden elegirse según el tipo de lógica que se utilice. Con "lógica positiva", el nivel lógico 1 corresponde al voltaje más positivo y con "lógica negati va" el nivel lógico 1 corresponde al voltaje más negativo. También exis te la "lógica mixta", de la que luego se comenta. También es frecuente que los ingenieros de diseño, dadas las facilida des de una marca, se habitúen a su empleo y confíen todos sus proyec tos siempre a la misma familia lógica, lo que permite comprar grandes cantidades de los mismos CI y obtener un mayor beneficio en el aspecto económico y en el montaje. La aceptación de una familia lógica se debe muchas veces a la posi ción de ampliación y modernización que tiene el fabricante en esa línea y al ofrecimiento de servicios de asesoramiento y literatura técnica; otra cosa que puede motivar dicha aceptación puede ser la amplia gama de productos auxiliares que se crean alrededor de la familia, tales como fuentes de alimentación, convertidores A/D, teclados, memorias, etc. COMPARACIÓN ENTRE LAS FAMILIAS LÓGICAS No hay una familia que reúna las mejores características de las discu tidas hasta el momento. En general, existen familias lógicas que son aconsejables en algunas aplicaciones y deshechables en otras, porque, a menudo, la propia naturaleza de los circuitos electrónicos exige que no exista una característica, para no perjudicar a otra. Por ejemplo, el aumento de velocidad incrementa normalmente el consumo de poten cia. Como resultado de todo esto, los fabricantes tratan de lograr una optimización, mejorando las buenas características y disminuyendo las malas. Sin embargo, cada familia tiene unas características predominan tes y tiende a usarse en aquellas aplicaciones en que esas características son las más importantes. 132 FAMILIAS LÓGICAS Hay subclasificaciones dentro de las mismas familias, que han procu rado potenciar alguna característica especial. Por ejemplo, dentro de la familia de propósito general TTL, se han creado subfamilias tales como la TTL de baja potencia o la TTL de alta velocidad. La ECL es una familia básicamente de alta velocidad y la CMOS, de baja potencia. A continuación se desarrollan las seis familias más importantes, ilus trándolas en cada caso con el circuito del elemento lógico fundamental y sus características predominantes. Finalmente, se presenta una tabla resumen de todas las familias y su comparación con los parámetros fundamentales. Familia TTL La familia lógica transistor-transistor es la más usada. Todos los fabri cantes de cierta importancia tienen una línea de productos TTL y, en general, los CI TTL son producidos por casi todas las compañías. La familia TTL consta a su vez de las siguientes-subfamilias: —TTL estándar —TTL de baja potencia o bajo consumo —TTL de alta velocidad —TTL Schottky —TTL Schottky de baja potencia "TTL estándar" La figura 5-2 presenta el elemento lógico básico TTL que correspon de a una puerta NAND. Dada su importancia, este circuito se describe con detalle al final del capítulo. El circuito funciona con una alimenta ción única de +5V, 5% y es compatible con todos los circuitos de otras subfamilias TTL, así como también con la familia lógica DTL. Tiene un retraso típico de 10 ns, temperatura de trabajo de 0 a 70, fan-out de* 10, margen de ruido en estado 0 y en 1 de 400 mV, una poten cia de disipación de 10 mW por puerta y una frecuencia máxima para los flip-flop de 35 MHz. Corresponde a la serie SN 54/74 de Texas, co nocida y utilizada mundialmente. "TTL de baja potencia" (LPTTL, Serie 54/74 L) El circuito TTL de baja potencia es idéntico al presentado en la figu ra 5-2, a excepción del diodo CR1, que en esta familia se ha suprimido, y los valores de las resistencias se han incrementado de la manera si guiente: Rj a 40k, R2 a 20k, R3 a 12k y R a 500 Í2, dando como re sultado una corriente menor, así como un consumo más pequeño. 133 CAPITULO 5 cc (+5 V) Salida C Fig. 5-2.- Puerta NAND clásica de la familia TTL estándar. Tiene un retraso de propagación típico de 33 ns, una potencia de consumo por puerta de 1 mW y una frecuencia máxima de 3 MHz de funcionamiento para los flip-flop. Su empleo se especializa en aplicacio nes de bajo consumo y mínima disipación. "TTL de alta velocidad (HTTL, Serie SN 54 H/74 H) El circuito TTL de alta velocidad mostrado en la figura 5-3 tiene una ligera modificación respecto al anterior. Se han añadido un par de tran sistores, {?3 ¡QA, y se han disminuido los valores de las resistencias. El par de transistores Darlington incrementa la velocidad con la que se puede interrumpir la corriente a través de Q4 , lo cual, combinado con la reducción del valor de las resistencias, permite la conmutación más rá pida de Q4 de un estado lógico al otro. Los parámetros típicos de esta subfamilia son: retraso en la propaga ción por puerta de 6 ns, consumo de 22 mW por puerta y frecuencia operativa máxima de flip-flop de 50 MHz. 134 FAMILIAS LÓGICAS Vcc (+5 V) Salida C Fig. 5-3.- Circuito básico de la familia TTL de alta velocidad. "TTL Schottky''(STTL, Serie SN 54 S/74 S) El circuito TTL Schottky ha sido uno de los más recientes desarrollos y constituye el más rápido de las subfamilias TTL, aproximándose su velocidad a la familia lógica ECL. El circuito de esta subfamilia se mues tra en la figura 54a) y en él áe aprecia la inclusión de diodos de Schott ky, que se caracterizan por su rapidez, ya que no almacenan cargas y porque son muy sencillos de fabricar. El circuito es similar al TTL de alta velocidad, pero la base de cada transistor está conectada al colector a través de un diodo de Schottky, como se ha representado en la figura 546). El diodo actúa como desvia dor del exceso de corriente de base cuando el transistor se activa, y guarda una carga almacenada, evitando la saturación de los transistores. La ausencia de una carga almacenada reduce el tiempo del cambio del transistor y aumenta la velocidad del circuito. La subfamilia Schottky tiene una propagación típica de 3 ns, un consumo de 19 mW y una frecuencia máxima de flip-flop de 125 MHz. 135 CAPITULO 5 Vcc 1*5 V) mr:das Transistor con un diodo Schottky acoplado (b) Símbolo del transistor con diodo Schottky acoplado (c) Fig. 5-4.- En la figura a) se muestra el elemento básico de la familia TTL Schottky; en la b), el transistor con el diodo de Schottky acoplado y, en la c), el símbolo de un transistor con un diodo de Schottky incorporado. "TTL Schottky de baja potencia" (LSTTL, Serie 54 LS/74 LS) El circuito TTL Schottky de baja potencia es el ^iás reciente de la familia TTL y con él se ha intentado llegar a un compromiso entre la velocidad y la potencia consumida. El circuito es prácticamente el mis mo que el de la figura 54, con los valores de las resistencias Rx, R2 y ^4 incrementados, para reducir la corriente de flujo y variado el circui to de entrada, ya que se suprime el transistor multiemisor por un circui to del tipo DTL. En el próximo capítulo se analiza con más detalle una puerta de esta familia. Tiene una propagación típica de 10 ns (igual que la TTL estándar) y un consumo por puerta de sólo 2 mW, con una frecuencia máxima de flip-flop de 35 MHz. Familia ECL La lógica de acoplo por emisor constituye la familia de alta velocidad por excelencia y, junto con la TTL, la de mayor producción. La ECL se clasifica en las siguientes subfamilias. 136 FAMILIAS LÓGICAS —ECL de 8 ns: Propagación por puerta de 8 ns Frecuencia máxima para flip-flop de 30 MHz. —ECL de 4 ns: Propagación por puerta de 4 ns y frecuencia de 75 MHz. —ECL de 2 ns: Propagación por puerta de 2 ns y frecuencia de 125 MHz. —ECL de 1 ns: 1 ns de propagación por puerta y 400 MHz de fre cuencia. La subfamilia más moderna es la de 2 ns (1971) y ha llegado a cons tituirse en la más ampliamente aceptada. Frente al resto de las subfa milias, la de 2 ns optimiza la velocidad y el consumo de potencia, ha ciéndola la más simple de utilizar. La figura 5-5 muestra un elemento lógico de la ECL de 2 ns, que puede realizar las funciones OR y ÑOR. VCC!(GROI VccIGRO) Fig. 5-5.- Circuito ECL de 2 ris, de propagación por puerta. La base del circuito de la figura 5-5 es el amplificador diferencial 23, Qa y Qs, que conduce la corriente de una a otra parte, dependien do del estado de las líneas de entrada A y B, controlando la activación 137 CAPITULO 5 de Q-, y Qs para producir una salida ÑOR u OR. El circuito emplea una tensión de alimentación de -5, 2 V aplicada a FEE, con lo que los nive les lógicos 1 y 0 son aproximadamente de -0,9 y 1,7. Un voltaje fijo en la base de Qs cambia al circuito del estado lógico 1 al 0. Contrariamente a la TTL, el cambio entre los niveles lógicos no oca siona ondas de corriente, pero el consumo de la ECL es mayor que la TTL. Dada la rapidez de la familia ECL, se utiliza en grandes computado ras, sistemas de comunicación de alta densidad digital, como satélites y similares, etc. Sin embargo, la alta velocidad de la ECL crea problemas. Así, la ECL de 2 ns y, en especial, la de 1 ns, requieren placas de circui to impreso más avanzadas y complejas que las utilizadas con la TTL. La alta velocidad de la ECL produce fenómenos en la entrada de las seña les. Las ondas de señal pueden oscilar en amplitud temporalmente en un cambio de nivel lógico y las señales presentes en las líneas paralelas de otros circuitos pueden ser activadas; esto supone que un cambio en una línea puede originar la aparición de un voltaje en otra. Los problemas de transmisión en las líneas obligan a trabajar con esta familia con el máximo cuidado, deshechándose en el diseño de sistemas lógicos lentos. Familia CMOS La familia lógica de MOS complementarios está caracterizada por su bajo consumo. Es la más reciente de todas las grandes familias y la única cuyos componentes se construyen mediante el proceso MOS. El elemen to básico de la CMOS es un inversor, cuyo esquema se presenta en la fi gura 5-6. El circuito de la figura 5-6 consiste en dos transistores FET, o sea, de efecto de campo, uno de canal N y otro de canal P. Durante el funcio namiento, uno u otro está activado, produciendo a la salida el voltaje de alimentación Vcc, o el de masa. Los transistores CMOS tienen características que los diferencian no tablemente de los bipolares: l)Bajo consumo, puesto que una puerta CMOS sólo consume 0,01 mW en condiciones estáticas (cuando no cambia el nivel). Si opera con frecuencias elevadas comprendidas entre 5 y 10 MHz, el consumo es de 10 mW. 2) Los circuitos CMOS poseen una elevada inmunidad al ruido, nor malmente sobre el 30 y el 45 % del nivel lógico entre el estado 1 y el 0. Este margen alto sólo es comparable con el de la familia HTL. 138 FAMILIAS LÓGICAS OSFET de canal P Entrada A Salida C OSFET de canal N Tierra Fig. 5-6.- Inversor básico de la familia CMOS. Con las ventajas reseñadas, la familia CMOS se emplea en circuitos digitales alimentados por baterías y en sistemas especiales que tienen que funcionar durante largos períodos de tiempo, con bajos niveles de potencia. La elevada inmunidad al ruido es la ventaja principal para su aplicación en los automatismos industriales. Las desventajas que sobresalen en la familia CMOS son su baja velo cidad, con un retardo típico de 25 a 50 ns o más, especialmente cuando la puerta tiene como carga un elemento capacitivo; también hay que ci tar que el proceso de fabricación es más caro y Complejo y, finalmente, la dificultad del acoplamiento de esta familia con las restantes. Una característica muy importante de la familia CMOS es la que se refiere al margen de tensiones de alimentación, que abarca desde los 3 a los 15 V, lo que permite la conexión directa de los componen tes de dicha familia con los de la TTL, cuando se alimenta con .5 Va los c.i. CMOS. De todas formas, se recomienda la colocación de bu- ffers amplificadores entre las salidas de los elementos CMOS y las en tradas TTL. Como quiera que en la entrada al graduador de un transistor CMOS se forma una pequeña capacidad, inferior al pF, es conveniente prote gerla con una red de resistencias y diodos en paralelo, para evitar que 139 CAPITULO 5 se cargue con una alta tensión electrostática capaz de destruir al die léctrico. Esta es la razón por la que no se aconseje tocar con las ma nos o con la punta del soldador, directamente, las patitas de un cir cuito integrado CMOS. A continuación se exponen los valores más relevantes de los pará metros de la familia CMOS, alimentada a 5 V, y los de la TTL. TTL CMOS (+ 5V) Tiempo de propagación 10 ns 40 ns Frecuencia de cambio de estado Potencia por puerta 35MHz 10 10 mW Inmunidad al ruido 0,4 V 8 MHz 50 10 nW 2V PARÁMETRO Fan-out La serie 4000 de circuitos integrados CMOS es muy popular y cons ta, entre otros, de los siguientes modelos. 4000Dos puertas ÑOR de 3 entradas y un inversor. 40014 puertas ÑOR de 2 entradas. 40022 puertas ÑOR de 4 entradas. 40114puertasNANDde2entradas. 40122 puertas NAND de 4 entradas. 40132 biestables tipo D. 40152 registros de desplazamiento de 4 bits. 4017Divisor-contador de décadas con 10 salidas. 4020Contador binario de 14 etapas. 40233 puertas NAND de 3 entradas. 40253 puertas ÑOR de 3 entradas. 40272 biestables J-K. 4028Decodificador BCD/decimal. 4035Registro de desplazamiento con entrada serie/paralelo y salida paralelo. 40424 registros D. 40434 RS con puertas ÑOR. 40444 RS con puertas NAND. 40496 buffer inversores. 4051Multiplexor/demultiplexor analógico de 8 canales. 140 FAMILIAS LÓGICAS 40522 multiplexores/demultiplexores de 4 canales. 4068Una puerta NAND de 8 entradas. 40696 inversores. 40704 puertas EOR de 2 entradas. 40714 puertas OR de 2 entradas. 40722 puertas OR de 4 entradas. 40814 puertas AND de 2 entradas. Dentro de la familia CMOS, se ha citado la serie 4000, que se caracte riza por tener una tensión de alimentación de 3 a 18 V, un consumo por puerta de 2,5 nW y un tiempo de propagación por puerta de 40 ns. En el mismo grupo hay dos subfamilias, cada vez más empleadas, que son: HCMOS (CMOS de Alta Velocidad), con tensión de alimentación entre 2 y 6 V, consumo de 2,5 nW y tiempo de retraso de 9 ns. Es la serie 74HC. HCMOS (CMOS de alta velocidad y compatible con TTL), con tensión de alimentación de 5 V, consumo de 2,5 nW y tiempo de retraso por puerta de 9 ns. Es la serie 74HCT. Así como cuando se trabaja con puertas TTL si una entrada no uti lizada se deja sin polarizar actúa como entrada con nivel alto, en las de tecnología CMOS se deben de unir directamente a la alimentación o a masa, según se desee se comporten con nivel alto o bajo, respecti vamente. Familia DTL Una de las familias más antiguas es la que emplea la lógica diodo-tran sistor, de la cual existen varias generaciones introducidas por diferentes fabricantes, siendo de resaltar que hubo un tiempo en que la familia DTL fue la más popular. Para nuevos diseños la "preponderancia" de la TTL ha deshancado a la familia DTL. Al ser compatibles los niveles ló gicos y la alimentación de la DTL y la TTL, ambas familias pueden em plearse en el mismo circuito. El 'circuito básico de la familia DTL es una puerta NAND, como la que se muestra en la figura 5-7. 141 CAPITULO 5 Vcc (+5 V) R1 1.6 KO Salida C 'Entradas D1 03 02 •W- Fig. 5-7.- Puerta NAND que constituye el elemento básico de la familia DTL. Si las dos entradas de la figura 5-7 están a nivel 1 (con lo que el volta je de estas señales será igual a VC^), los dos diodos de entrada quedan polarizados inversamente y no dejan pasar corriente. Conduce D3 y la corriente a través de Rx y D3 llega a la base de Qx, que pasa a satura ción, causando un nivel lógico 0 a la salida. Si una de las entradas pasa a un nivel lógico 0, el diodo correspondiente conduce y desvía la co rriente de la base de Qx, con lo que se bloquea el transistor y el voltaje de salida pasa a nivel 1. Las características de la DTL son peores que las de la TTL: su velo cidad es de 30 ns y su fanout está limitado. También tiene baja inmu nidad al ruido. Familia RTL Esta familia es la más antigua de todas y en la actualidad apenas se emplea. El circuito básico de la familia RTL es una puerta ÑOR, tal como la que aparece en la figura 5-8. Hay diversas variantes del circuito de la figura 5-8. Una de ellas se ba sa en resistencias y otra en capacidades conectadas en paralelo con las resistencias de las bases. El retraso de propagación de la RTL es de 12 ns, con un consumo de potencia razonable, del orden de los 10 mW por puerta. 142 FAMILIAS LÓGICAS Vcc (+3.0 a 3.6 V) Salida C —ll—J Fig. 5-8.- Puerta ÑOR fundamental de la familia RTL. Los principales inconvenientes de la familia RTL son su baja capaci dad de fanout y la pequeña variación entre los ^iveles 1 y 0, que con lleva un margen de ruido bajo. Destacan como ventajas su alta densidad de integración y sus consumo y coste reducidos. Familia HTL Esta familia responde a un propósito especial y su característica predominante es su alta inmunidad al ruido, por lo que se emplea principalmente en toda la industria y sobre todo en el gobierno de dis positivos electromecánicos, en los que se producen amplias transiciones de voltajes. También se usa en líneas de conducción, con interruptores telefónicos y en circuitos con tiristores. En la figura 5-9 se presenta el esquema básico de un elemento HTL. El circuito de la figura 5-9 es similar al correspondiente a la familia DTL, pero los valores de i?! i?2 y R3 son mucho más altos y la Vcc típica es de 15 V. El diodo de ZenerD3 ¿leva el nivel lógico (de bajo a alto) aproximadamente 7 V por encima de la DTL, por lo qué la inmu nidad al ruido entre los niveles lógicos bajo y alto es de unos 5 V. El retraso de propagación es el más bajo de todas las familias y vale unos 150 ns. Familia similar a la HTL es la HLL (High Level Logic), caracterizada por su alta inmunidad al ruido, pudiéndose alimentar con tensiones 143 CAPITULO 5 cc(+15V) Entradas D1 Salida C D2 Fig. 5-9.- Circuito fundamental de la famili. desde 10,8 hasta 20 V. Es muy usada en sistemas con gran nivel de rui do y que no precisen rapidez. A continuación, en la tabla 5-1 se presenta un resumen comparativo de todas las familias lógicas, con el valor de los parámetros más impor tantes. OTRAS FAMILIAS LÓGICAS Merecen destacarse entre las familias lógicas de recientísima aparición la de "Lógica de inyección integrada": HL, o bien I2L,de tipo bipolar y derivada de la familia DCTL, en la que se introducen transistores multiemisores. Tiene la más alta densidad de integración bipolar, por lo que se ha comenzado a aplicar en lá construcción de microprocesadores. Por otro lado, es más lenta que la TTL, con la que es compatible, aun que con menor consumo. Finalmente, para trabajos en muy alta frecuencia, que superen las ve locidades de la familia ECL, se ha usado en los circuitos integrados una combinación As-Ga, para sustituir al silicio, en los transistores de efecto 144 ss II 3„ Vo ?! •sj II 8^ T oo •^> •8 I U! 145 CAPITULO 5 de campo, con los que se han logrado MESFET de As-Ga, con frecuen cia superiores a los 15 GHz. También se está trabajando en la actualidad sobre el efecto Josephson en uniones superconductores que dan lugar a la familia JTL, con retardos inferiores a los 200 ps por puerta y con un consumo de 30 juW. CIRCUITO BÁSICO TTL: PUERTA NAND Como ampliación a la descripción de la familia TTL y dada su impor tancia, que se fundamenta en su popularidad y empleo, en la figura 5-10 se presenta una puerta NAND, que caracteriza los circuitos de esta fa milia. V^ (+5 V) Salida C Fig. El circuito de la figura 5-10 consta de 3 etapas: una de entrada, aso ciada a un transistor de emisor múltiple Qx ; otra de conmutación con el transistor Q2 y una de salida formada por Q3 y QA . La función NAND lá realizan Q1 y Q^, siendo Q3 y QA quienes hacen pasar la salida del nivel 0 al 1 o viceversa. 146 FAMILIAS LÓGICAS Por lo general los niveles lógicos que se emplean con la tecnología TTL son positivos, correspondiendo el nivel alto ó 1, a la tensión positi va más elevada, que oscila entre 2 y 5 V y el nivel bajo, ó 0, a un voltaje comprendido entre 0 y 0,8 V. La tensión en la base de Tt no puede superar los 2,1 V, ya que el cir cuito visto desde la base de Tx consta, hasta llegar a tierra, de las uniones B-C de 7\ , B-E de T2 y B-E de T4 . En la figura 5-10 a) se refleja la situación del circuito de una puerta básica TTL cuando en todas sus entradas existe un nivel lógico alto, o sea, tensiones superiores a 1,6-1,7 V. VAE+5V) Fig. 5-10 a) Con respecto a los valores mostrados en la figura 5-10a), se puede deducir lo siguiente: Va - - VBE(T,) - VBE(TJ 5 _ 0)7 - 0,7 - 0,7 /, = Rx /, • 4.000 -VCE<TJ -VBE<T.) _ = 0,72 mA 5-0.2-0.7 _A R21.600 147 CAPITULO 5 h =^ 0,7 1.000 = 0,7 mA U = h + h - h r 0,72+ 2,56-0,7= 2,58 mA T3 estará en estado de corte, o bloqueado, puesto que: Vb(T3) = VB(TJ + VCESAT(T2)= 0,7 + 0,2 = 0,9 V. Por otra parte, la tensión en la salida de la puerta lógica será de 0,2 V, al estar saturado 7^ . Entonces Vg T3 — Vsalida = 0,7 V tensión insufi ciente para hacer conducir la unión B-E de T3 en serie con el diodo Di. Ti, está trabajando en esta forma, en modo inverso, ya que tiene sus uniones B-E- polarizadas inversamente, mientras que la unión B-C está polarizada directamente y en estas circunstancias la ^ inversa es muy pe queña, alrededor de 0,05. En consecuencia la corriente entrante por los emisores de Ti /conectados a nivel alto será muy pequeña: I¡n "1" < 40^A,paraF/^"l"=2,4V. A continuación se describe lo que sucede cuando una de las entradas al circuito TTL pasa a nivel bajo, situación que se refleja en la figura 5-10 b). ( Fig. 5-10 b) 148 FAMILIAS LÓGICAS El transistor 7/, conduce en sentido directo en la figura 5-10 b), pues to que tiene polarizada directamente una unión B-E. Al circular una corriente importante por el colector de Tx, disminuye rápidamente la carga almacenada en la base de T2, así como en la capacidad parásita Ccs Ya comentada. Esta forma de trabajo de Tx, es lo que proporciona una excelente velocidad a la familia TTL. Si se supone que Vjn = 0,3 V, se obtiene: 1 VA-VBE(TO-Vin5 - 0,7 - 0,3 /,_ =4.000 = La escasa tensión en el colector de Tx /origina el bloqueo de T2 , así como el de T4, ya que no circula corriente por la resistencia que pola riza la base de este último, o sea R4 En consecuencia, en el colector de T3, que constituye la tensión de salida, existirá un nivel alto cuyo valor será: VS= VA -I2 • R2 - VBE(T3)-Vdiodo I2 alcanza un valor cercano a los 20 ja A y por lo tanto, la tensión de salida tendrá una tensión comprendida entre 3,5 y 4 V, es decir, propor cionará un nivel lógico "1". Puede parecer extraño en las dos figuras anteriores, que cuando a la salida de la puerta existía un nivel bajo, la carga estuviese conectada a +5 V, mientras que cuando existía nivel alto la carga estaba conectada a tierra. La explicación puede hallarse teniendo en cuenta la conexión de la salida de una puerta a la entrada de otra, que se comporta de for ma diferente según sea el nivel que salga de la primera puerta, tal como se refleja gráficamente en las figuras 5-10 c) y d). Los aspectos más importantes de la puerta TTL, pueden resumirse en los siguientes: Io) El transistor multiemisor de entrada, Tx, responde a los cambios lógicos de las entradas, realizando la función de un conmutador que suministra corriente a base de T2, en unos casos y en otros retira la carga almacenada en la base de T2 y en la capacidad parásita Cc$ exis tente entre el colector de 7\ , y el substrato. 2o) El transistor T2 trabaja como amplificador saturable y su misión consiste en suministrar alternativamente corriente a las bases de T3 y 149 CAPITULO 5 Fig. 5-10 c) UNA SALIDA PUEDE ALIMENTAR 10 ENTRADAS Fig. 5-10 d) 150 FAMILIAS LÓGICAS 3o) El transistor T3, junto con el diodo y el transistor T4, forman la salida tipo "totem-^pole", con lo cual T^ funciona como seguidor de emisor danto lugar a una impedancia baja, lo que permite poder fun cionar con altas cargas capacitativas, conservando la velocidad. Además el diodo evita que T3 conduzca cuando T4 está en saturación, al ofre cerle una alta impedancia de carga a su colector. 4o) Cuando T4 está saturado, deriva a masa la corriente saliente de las entradas de otras puertas TTL a las que se aplica un "0". 5o) La resistencia i?4 tiene por objeto retirar en el momento de la conmutación desde la saturación el bloqueo, la carga almacenada en la base de jT4.• Por consiguiente la función lógica que realiza la puerta básica TTL es una operación NAND, como se deduce de la tabla de la verdad. a b s 0 0 1 0 1 1 1 0 1 1 1 0 El circuito de la figura 5-2, igual al de la 5-10, se trata de una puerta NAND de 2 entradas, provisto en su salida de un circuito denominado "tótem pole", constituido por un transistor QA y un diodo CR1, que funcionan como seguidor de emisor. Este circuito permite mayor rapidez en la conmutación con cargas capacitivas, dada la baja impedan cia de salida. Sin embargo, presenta dos inconvenientes: 1) En el cam bio de estado, da lugar a un alto consumo y a perturbaciones, 2) Al co nectar entre sí 2 salidas de 2 puertas, si están en diferentes estados, provoca el paso de corriente de una a otra, lo que puede destruir el circuito. Para evitar estos inconvenientes se añade al circuito un nuevo transis tor, que puede bloquear a los dos de salida Q3 y QA cuando se le aplica una tensión alta a su entrada, que recibe el nombre de "disable" o de inhibición, y así ya se puede conectar sin peligro varias salidas entre sí. Sin embargo, si a la entrada disable se la aplica un nivel bajo, actúa nor malmente el tótem pole y existe el peligro de destrucción si se conectan entre sí varias salidas. La orden introducida por "disable" realiza la fun ción de desconectar el circuito, actuando en "tres estados", por lo que 151 CAPITULO 5 recibe este nombre. Dichos tres estados son: alto, bajo y de alta impe- dancia. El clásico circuito TTL de tres estados correspondiente a una puerta NAND es el que se muestra en la figura 5-11. # Salida Fig. 5-11.- Puerta NAND con circuito TTL de "tres estados". Cuando se aplica un nivel lógico 1 a la entrada de inhibición, en la figura 5-11, conduce Ts, lo que provoca la saturación de Tn, puesto que la corriente de colector del primero es la de entrada o base del se gundo. La conducción de Tn provoca en RE1 una tensión que polariza directamente la base de T6 y lo satura, con lo que el colector de este transistor se queda sin tensión y también uno de los emisores de Tx ; por otro lado, a través del diodo, independientemente de los niveles que existan en las entradas 1 y 2, T3, T^ y Ts quedan bloqueados, con lo que la impedancia que pueda existir en estas condiciones entre la salida y tierra o la alimentación + Vc es muy grande, consiguiéndose así un tercer estado diferente del alto y del bajo, al que se le denomina de "alta impedancia" y que permite que las salidas de las puertas puedan unirse entre sí, sin peligro. Cuando hay varias puertas de este tipo con sus salidas conectadas, sólo existirá una puerta con su entrada de in hibición en bajo, con lo que dicha puerta se comporta normalmente, ya 152 FAMILIAS LÓGICAS que conduce T6 y sus entradas serán las que controlen el estado de la salida común. Alguno de los símbolos utilizados para este tipo especial de puertas, son los mostrados en la figura 5-12. TABLA DE LA VERDAD PUERTA TRIESTADO SÍMBOLO A 0 1 0 INHIBICIÓN SALIDA S OOO 0 I 1 1 1 1 1 0 0 1 ENTRADA I 0 1 0 SÍMIL ELÉCTRICO B 0 0 I FLOTANTE 1 1 1 M 1 1 II II VENTAJA I I I •- SALIDA COMÚN Fig. 5-12.— Símbolo y características de los circuitos TTL de tres estados. CARACTERÍSTICAS DE TRANSFERENCIA Se llama curva de transferencia de un circuito el gráfico que relaciona el voltaje de salida con respecto al de entrada, como se muestra en la figura 5-13. 153 CAPITULO 5 Lógica 1 4.0- 3.0Voltaje en la Salida C 2.0- 1.0Lógica 0 op.40.81.21.62.02.42.8 Voltaje en las entradas A y B Fig. 5-13.- Curva de transferencia de la familia TTL, para 35C, 5 V de Vp^ y un fanout de 10. Realicemos un análisis de las diferentes zonas de la curva de transfe rencia, referidas al circuito de la figura 5-10. Al ir elevándose el voltaje de las entradas A y B desde 0, la corriente de base de Qx se desvía gra dualmente desde el emisor de Qx al colector de Qx ya la base de Q2 hasta su conducción. El voltaje de entrada, cuando Q2 empieza a con ducir, está comprendido entre 0,7 y 0,8 V (punto H de la curva de transferencia). Desde el punto H hasta el J, Q2 funciona en su región lineal, con la ganancia definida por el valor de R2 y R3. Cuando Q2 conduce, varía gradualmente el voltaje de base de Q4 y lo bloquea. En el punto J, Q3 comienza a conducir y ofrece una baja impedancia para el paso de la corriente a masa a través de Q2 . Como resultado, la ganan cia de Q2 y el declive de la curva de transferencia aumentan. Entre los puntos J y L de la curva, Q2, Q3 y Q4 están todos conduciendo, duran do esta condición, hasta el punto L de la curva, cuando Q4 se bloquea. El voltaje de salida está en lógica 0, aproximadamente 0,2V, lo que completa la transición entre el nivel 1 y el 0 en la salida. El análisis de la transición desde el nivel 0 al 1 es muy similar y suce den los mismos acontecimientos, pero en orden inverso. En la zona de la curva de transferencia que hay entre H y L, los tran sistores Q2, Q3 y Q4 están conduciendo, al menos parcialmente. Lo ex puesto revela que durante este tiempo circula intensidad desde masa hasta Fcc , a través de R4, Q4, CR^ y Q3. Sin embargo, el paso de co rriente hace que el voltaje de salida cambie del nivel alto al bajo, lo cual 154 FAMILIAS LÓGICAS se considera característica indeseable de los circuitos TTL estándar, porque la corriente producida crea un ruido que puede interferir la ope ración del circuito. Cuando aumenta la frecuencia de conmutación, lo hace también el consumo de potencia. A la familia TTL y a otras similares se las denomina de lógica satura da, porque cada transistor está bloqueado o saturado durante el tiempo de la transferencia entre los voltajes. Las lógicas no saturadas como la ECL necesitan menos tiempo para la conmutación, así como para que el transistor pase de bloqueado a saturado, en la región lineal en la que trabaja. VOLTAJES DE ENTRADA Y SALIDA En la ejecución de una operación interesa al usuario conocer los vol tajes de entrada y salida en los estados 1 y 0 del circuito TTL. Obser vando la curva de transferencia se deduce que el circuito proporciona ESTADO LÓGICO ALTO ESTADO LÓGICO BAJO Voltaje de entrada de nivel alto Voltaje de entrada de nivel bajo Vjjj: Debe ser 2V o más VJL: No debe exceder de 0,8 V Corriente de entrada de nivel alto Corriente de entrada de nivel bajo Ijjp No excederá de 40 i^A. I[L: Un máximo de 1,6 mA. Voltaje de salida de nivel alto Vqjj: Será de 2,4 V o más Voltaje de salida de nivel bajo Vq^: No excederá de 0,4 V Corriente de salida de nivel alto Corriente de salida de nivel bajo Iqh' Mínimo de 400 jjA k)L: Mínimo de 16 mA. Tabla 5-2.- Algunas características y términos de la serie 54/74 de Texas. 155 CAPITULO 5 un nivel 0 alrededor de los 0,8 V. Por otro lado, si la entrada alcanza los 1,4 V la salida comienza a conmutarse al estado 1. Mientras la entrada está fuera de la zona prohibida, entre los 0,8 y los 1,4 V, la salida tiene bien definidos sus niveles lógicos 0 y 1. Estas características son algo complejas porque la curva de transfe rencia varía con los cambios de temperatura, así como con la Vq y el fanout. Por lo tanto, los valores de entrada de 0,8 y 1,4 pueden no ser los límites correctos, si es que cambian las condiciones. En la tabla 5-2 se presentan estas características de los circuitos, de la serie 54/74 TTL de Texas Instruments. INMUNIDAD AL RUIDO Esta propiedad está muy asociada con la garantía de los voltajes de entrada y salida de una puerta NAND de la familia TTL. En la tabla 5-2 se indica que la salida de una puerta está garantizada en nivel 0 (F0L) no pudiendo exceder de 0,4V, mientras la entrada de una puerta en es puerta que excita Puerta excitada 1 V0H | ^do de alto nlvelí í V|H Margen dde ruido de alto nivel = V|H - VQH (400 mV) 1 1 Voltaje 1.5- 1 1 V ; Margen de rui- '; íóo de bajo nivel1 í V,L Margen dde ruido de bajo nivel — VM (400 mV) 1 Puerta que excitaPuerta excitada Fig. 5-14.- Diagrama del margen de ruido en CC para la familia TTL. tado lógico 0 (Fil ) puede tolerar voltajes por encima de 0,8 V antes de que el circuito comience a responder, lo que significa que hay 0,4 V de diferencia entre los dos valores garantizados. Si la línea de transmisión que une dos puertas está expuesta al ruido, puede haber un impulso de 156 FAMILIAS LÓGICAS ruido superior a los 0,4 V de amplitud (con cierta duración) y la puerta puede cambiar de estado indebidamente. Estos 400 mV de diferencia se denominan "margen de ruido en CG". Ver la figura 5-14. Durante el estado lógico 1 hay un margen de ruido similar entre los 2,4 de salida y los 2 V de entrada mínima. CORRIENTES DE ENTRADA Y SALIDA Otra característica muy importante es la cantidad de corriente que entra o sale del circuito de un elemento lógico durante los estados 1 y 0. En la figura 5-15 se presentan las corrientes que circulan por la en trada y la salida de dos secciones de puertas NAND (U^ y t/2) intercpnectadas. Cuando la salida de la puerta U1 está en el estado lógico 1, la corriente circula a través de su transistor 04 hasta el emisor de en trada de <2i , en la puerta U2 • Cuando la salida de la puerta í/j está en estado 0, la corriente circula desde el emisor de ^i > en Ia puerta U2, hasta el Q3 de Ux.' La magnitud de estas corrientes la especifican los fabricantes y sirve para determinar el fanout del circuito lógico. Para aclarar mejor todo lo anterior, obsérvese la tabla 5-2 que define las corrientes para los niveles 1 y 0 de los circuitos de la serie 54/74 de Texas Instruments. Por ejemplo, la corriente en Qx, con lógica 1, (7ih ) no debe ser mayor que 40 ^A. Esta corriente es muy pequeña y no interviene en la determinación del fanout, pero sí la corriente de sali da de Qi de U2 durante el nivel 0 (/il), que debe tener un máximo de 1,6 mA y ser conducida a masa a través de Q3. Si se conectan 10 puer tas como la U2 simultáneamente a la salida de C/a, el total de corriente que Q3 debe proporcionar es de 10 x 1,6 = 16 mA. Si el transistor no puede dar tanta corriente, el voltaje en la salida de í/j será alrededor de ^oh (0,4V). Al conmutar este transistor se reduce el nivel de ruido bajo de la figura 5-14. Por deducción vemos que el paso de corriente es un factor muy importante en el diseño y funcionamiento del circuito, porque repercute en otras características y determina la carga que pue de ser conectada a la salida de cualquier elemento lógico. OTROS ELEMENTOS LÓGICOS TTL Además de la puerta NAND básica, la familia TTL tiene otros ele mentos tales como las puertas AND, OR, ÑOR y XOR o 0-EXCLUSIVA. Todas ellas son modificaciones de la NAND clásica y tienen las mis mas características fundamentales. 157 CAPITULO 5 Puerta NAND U, Puerta NAND U2 I Flujo de corriente en lógica 1 Flujo de corriente en lógica 0 Puerta NAND U3 • • Q4 I T >-—I' Q3 Fig. 5-15.- Flujos de corriente en un circuito TTL. 158 FAMILIAS LÓGICAS Puerta AND La puerta AND con tecnología TTL se muestra en la figura 5-16. Su circuito es esencialmente el mismo que el de una puerta NAND, excep to que el transistor Qs se añade entre Q2 y la salida Q3 /)^ con el pro pósito de invertir la señal que sale del colector de Q7. Él transistor Q6 actúa como una baja impedancia de base para Qs. Así, en la etapa extra inversora Qs, la salida C no está invertida, como sucede con el circuito de la-puerta NAND. Ver la figura 5-16. :=D- lida C Fig. 5-16.- Puerta AND de un circuito TTL. Puerta ÑOR La puerta ÑOR de la figura 5-17 difiere de la NAND en que el tran sistor Qi, multiemisor, se ha remplazado por 2 transistores indepen dientes Qia y Q1B> y el transistor Q2 está remplazado por el par di ferencial (?2A y Q2B • Un nivel alto en cualquiera de las entradas A o B hace conducir a Q2. Puerta OR Las puertas OR son parecidas a las ÑOR. Usan el mismo circuito que el presentado en la figura 5-17 con un par de transistores más, que in vierten la señal del colector de Q2 . Los transistores son idénticos aQs¡ Q6 del circuito de la puerta AND de la figura 5-16. 159 CAPITULO 5 ^ Salida C . 5-17.- Puerta ÑOR TTL. Puertas con colector abierto Hay que destacar que cuando se desea interconectar entre sí las sali das de varios circuitos se usan puertas con el transistor de salida sin resistencia de carga y a este circuito se le denomina "de colector abier to". Si se utilizaran salidas normales con resistencia de carga y se conec tasen entre sí de la forma antes indicada, al quedar en paralelo los ele mentos se provocaría una reducción de la resistencia y un aumento de corriente. Usando circuitos de colector abierto, una vez conectadas las salidas entre sí, se calcula y se coloca exteriormente la resistencia ade cuada entre el positivo de alimentación y la salida. En la figura 5-18 a) se muestra un circuito en el que se aprecia que el transistor Q3 tiene su colector sin conectar. La puerta de la figura 5-18 no puede alimentar en el estado 1. Cuan do se usan varias-puertas de colector abierto en un circuito, se interco- 160 FAMILIAS LÓGICAS nectan como se indica en la figura 5-18 b). Para proveer la fuente de corriente necesaria en el nivel lógico 1 se conecta a Fcc una resisten cia RL, que sustituye en cada puerta la fuente de corriente en lugar del transistor Q4 . El resultado de esta interconexión es que el nudo co mún actúa como puerta AND, puesto que está a nivel alto sólo cuan do todas las entradas están a nivel 1. A esta configuración se la deno mina "Wired And", o "Y conexionado". carga lida C (a) (b) . 5-18.- Circuito de una puerta NAND TTL con colector abierto (a) y conexionado de varias puertas (b). Disparador de SCHMITT A este dispositivo se le puede considerar como una puerta peculiar. El estado alto o bajo de su salida es función de un determinado valor de la tensión de entrada. Así, la salida será baja si la entrada es menor que el valor especificado para el disparo y será alta si es mayor de dicho valor. El esquema básico de un circuito de disparo está constituido por dos inversores y un par de resistencias de interconexión, como se muestra en la figura 5-19. Como se observa en la figura 5-19, existe una realimentación de la salida a la entrada, que depende de los valores Ra y Rb ', de forma que cuando la tensión de entrada sube y comienza a bajar el nivel en la 161 CAPITULO 5 Entrada -CZD Fig. 5-19.- Constitución básica de un circuito disparador de Schimitt. salida de U^ ya subir en la salida U2, eleva la entrada a causa de la realimentación, disparándose y basculando el circuito. Según la rela ción entre RA y RB queda determinado el valor de la tensión de referencia en que se produce el basculamiento. En la figura 5-20 se observa la conmutación del circuito a la tensión de referencia Fr. Fig. 5-20.- Conmutación del circuito disparador de Schmitt a la tensión de referencia. Los disparadores de Schmitt integrados se usan como generadores de impulsos, detectores de nivel, conformadores de impulsos, inter- faces entre familias lógicas, etc. Las puertas Schmitt se usan cuando los niveles cambian muy rápi damente. Así, un cambio rápido de señal no puede aplicarse a la en trada de una puerta TTL estándar, porque puede causar una opera ción incorrecta y salidas no definidas. Un disparador de Schmitt co locado delante de una puerta lógica origina una respuesta de disparo en niveles diferentes y fijos, que los de la señal de entrada, por lo que 162 FAMILIAS LÓGICAS proporcionan la compatibilidad con otros CI digitales. Se emplean mucho para transformar señales analógicas en rectangulares. ELEMENTOS DE PROPOSITO ESPECIAL Además de los elementos clásicos descritos anteriormente hay en la familia TTL una gran variedad de elementos de propósito especial. Entre estos destacan las puertas AND-OR-INVERSOR (AOI) que uti lizan el mismo circuito que el de la figura 5-17, excepto que los tran sistores Q1A y QÍB tienen emisores múltiples para poder realizar fum ciones AND. Las puertas AOI pueden usarse en sustitución de las in dependientes. Otros elementos importantes son los DRIVERS (etapas excitadoras) o BUFFER (amplificadores tampón), capaces de propor cionar una corriente de salida de 40 mA, siendo circuitos AND o NAND de múltiples entradas que se usan, por ejemplo, en la conversión de las salidas de un circuito TTL a niveles lógicos MOS o .en el acoplo con altas corrientes de carga. Los "buffer", en este aspecto, referente al interface entre diversas familias lógicas, tienen un papel muy importante. Así, por ejemplo, si se desea acoplar la salida de una puerta CMOS a la entrada de un cir cuito TTL, no hay problema, dada la posibilidad de alimentar a la CMOS con un margen grande de tensiones (se alimentan ambas familias con +5V), pero sí lo hay en cuanto a la corriente de salida de CMOS, que es insuficiente para la entrada TTL, por lo que será necesario usar un buffer como puerta CMOS de salida. Finalmente, se pueden citar los expansores, que sirven para ampliar el número de variables que pueden tratar las puertas. Existen elementos lógicos especiales para ampliar el posible número de entradas en una puerta, o para incrementar la inmunidad al ruido, o para un sin fin de cosas más. Pero en todo caso siempre se usa como base el mismo elemento lógico, que se modifica para añadirle las carac terísticas deseadas. Hay también circuitos integrados especialmente diseñados para pro curar el interface entre familias de tensiones de alimentación diferentes, como puede ser el caso del acoplo de la familia TTL a otra con alimen tación superior, como la HTL, que necesita +15V. Para estos casos es necesario tener en cuenta la impedancia de salida que tiene cada familia, 163 CAPITULO 5 según que el nivel lógico sea 1 ó 0, así como la tensión que genera en cada estado. En la tabla 5-2 se representan las características más fundamentales de las diferentes familias lógicas, que resume y complementa la tabla 5-1. Alimentación Familia Potencia poi puerta Tiempo de propagación Fan out Inmuinidad ni ido Nivel alto Nivel bajo RTL 3V 10 /o 12mW 12ns 5 Nominal DTL 5V 10 /o lOmW 30ns 8 Buena HTL 15V IV 55mW 150 ns 10 4 - ECL -5,2 20 o/o 25mW 2ns 25-50 HLL 10.8V a 20V 20 mW HOns 25 5,5 - 4,5 TTL standard 5V 10 o/o 12mW lOns 10 0,4 - 0,4 TTL alta velocidad 5V10 % 22mW 6ns 10 0,4 - 0,4 5V+ 10 o/o 2mW 9,5 ns 10 0,4 - 0,4 3al8V O.OlmW 70ns 50 4,5 - 4,5 5V 0,17- 0.25V 2ns (high speed) TTL Low Lower Schottky (bajo consumo) CMOS (estático) lmW a IMHz Tabla 5-2.— Resumen de las principales características de las familias lógicas. 164 FAMILIAS LÓGICAS EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta. 1)La subfamilia TTL Schottky de bajo consumo se caracteriza: a)Por su bajo consumo. b)Por su velocidad. c)Por el conjunto consumo-velocidad. 2)¿Cuál de las familias TTL tiene más posibilidades de expansión en un futuro próximo? a)LSTTL (TTL Schottky de bajo consumo). b)^TTL (TTL de alta velocidad). c)LPTTL (TTL de baja potencia). 3)El fan-in indica: a)La capacidad de carga de salida de un circuito. b)La capacidad de entrada que admite un circuito. c)El número de puertas que se pueden interconectar en serie. 4)Uno de los graves inconvenientes de la familia CMOS es a)Su velocidad. b)Baja inmunidad al ruido. c)Su consumo de potencia. 5)Los circuitos de tres estados: a)Contienen tres funciones diferentes. b)Sus salidas operan con estados alto, bajo y de alta impedancia. c)Disponen de tres entradas diferentes para determinar la salida. 6)Los circuitos con "colector abierto": a)Disponen en su salida de un transistor sin resistencia de carga. b)Se les puede atacar exteriormente a sus colectores. c)Utilizan transistores multicolectores. 165 Experimentación Práctica INTRODUCCIÓN Se presentan en este anexo una serie de experiencias prácticas que tratan de adiestrar al lector en el comportamiento real de los c.i. TTL, así como en su conexionado y puesta en marcha. Además de los c.i. que se van a probar es necesario disponer de: a)Una fuente de alimentación estabilizada de 5 V con una corriente de algunos cientos de mA. b)Una serie de interruptores por los que se pueda suministrar o cortar la tensión de la fuente, que representará el nivel 1 ó 0, a las entradas de las puertas a probar. c)Una serie de diodos luminiscentes o leds, conectables a los puntos que se desee y que se iluminan cuando en los mismos existe un nivel 1. d)Un generador de onda cuadrada, a poder ser con diferentes frecuen cias, para aplicar trenes de impulsos a los circuitos que se construyan. Todos los elementos citados se han reunido en un entrenador o simu lador de diagramas lógicos, denominado NAND 003 y cuya foto se pre senta en la figura 5-21 y también en el entrenador lógico de Hewlett Packard que luego se comenta. El entrenador lógico NAND 003 dispone de una fuente de alimenta ción con salida de +5 y 0 V, por varias hembrillas, de las que se pueden aplicar a las patitas correspondientes del c.i. que se utilice. Dispone de 16 zócalos universales para recibir a los c.i. y a su alrededor existen unos terminales que por medio de unos cables de conexión enchufables unen las patitas de los c.i. con la parte inferior izquierda en donde hay 166 EXPERIMENTACIÓN PRACTICA ••••?*4 Fig. 5-21 una serie de interruptores y pulsadores que permiten la transmisión de la tensión positiva o nivel 1 a la patita que se desee y en la parte supe rior del entrenador hay 12 diodos emisores de luz (leds) que verifican el estado lógico 0 ó 1 de un punto cualquiera del circuito. En la parte de recha inferior hay una salida de la tensión de la fuente y un generador de onda cuadrada de frecuencia ajustable, mientras que en la inferior es tán colocados varios terminales entre los que se pueden colocar elemen tos auxiliares externos a los c.i., tales como diodos, resistencias, conden sadores, etc. Aparte de los elementos mencionados, para la realización de las si guientes prácticas sólo se precisan los c.i. de los que son objeto los aná lisis y pruebas y cuyo coste económico es muy bajo en el mercado, dada las grandes demanda y competencia. En la lección anterior se ha procu rado presentar las características y diagramas de los c.i. empleados más importantes. 1.a EXPERIENCIA: ANÁLISIS DE INVERSORES Definición: Se denomina inversor el circuito que se encarga de inver tir el nivel lógico de la tensión aplicada a su entrada. En otras palabras. 167 ANEXO CAPITULO 5 si se aplica a una entrada un nivel 1, entrega en su salida un nivel 0, y si se aplica a la entrada un nivel 0 se obtiene en su salida un nivel 1. Aunque teóricamente el símbolo lógico de un inversor es un circulito, en los esquemas prácticos se usa el símbolo de la figura 5-22. INVERSOR ENTRADA SALIDA Fig. 5-22 e s 1 0 0 1 TABLA DE VERDAD DEL INVERSOR Fig. 5-23 La tabla de verdad a la que responde el inversor se expone en la figu ra 5-23. Circuitos integrados que contienen inversores: Cada fabricante dispo ne de varios modelos, entre los que se pueden citar el SN 7404 N de Te xas, así como el SN 7405 N, que se diferencia del anterior por tener la salida en circuito de colector abierto, el F9N04 de Fairchild, DM 7404 N de National, etc. La figura 5-24 presenta el esquema del SN 7404-N. + Vc.c.(5 v.) VISTA SUPERIOR SN 7404 N SN 7405 N(colecfor abierto) GND(0v.) Fig. 5-24 Montaje a realizar: Para comprobar el funcionamiento del inversor se precisa de un interruptor, a través del cual se suministra tensión o nivel lógico 1, así como de dos LED colocados respectivamente a la entrada (patita 1) y a la salida (patita 2) de la puerta inversora a probar del cir cuito integrado SN 7404 N (figura 5-25). En el caso de emplear el c.i. SN 7405 N, que es de colector abierto deberá añadirse una resistencia de carga R a la salida, según la figura 5-26. 168 EXPERIMENTACIÓN PRACTICA INDICADORES DE NIVEL LÓGICO Fig. 5-25 1\ SN 7404 N INTERRUPTOR +5 V Fig. 5-26 A 05 N (colector INTERRUPTORobierto) Doble inversión: Usando dos inversores en serie, de modo que la sali da del primero se conecte a la entrada del segundo, se obtiene una doble inversión, lo que supone que la salida final, que en el montaje de la figu ra 5^_27 es s', está con el mismo nivel lógico que la entrada e, dado que s' = e = e. INDICADORES DE NIVEL ^'lógico ~7~ +5 V 1 SN 7404 N Fig. 5-27 2.a EXPERIENCIA: ANÁLISIS DE PUERTAS AND Definición: Las puertas Y son circuitos de varias entradas y una sola salida, caracterizadas porque necesitan disponer de un nivel 1 en todas las primeras para que también la salida adopte ese nivel. 169 ANEXO CAPITULO 5 Basta con que una o varias entradas estén a nivel 0 para que la salida suministre también dicho nivel. El símbolo representativo de una puerta Y de dos entradas es el de la figura 5-28. ei 0 Fig. 5-28 Fig. 5-29 2 s 0 0 i 0 0 0 1 0 1 1 1 S= e, La tabla de verdad correspondiente a esta función Y de dos entradas es la de la figura 5-29. Circuitos integrados que contienen puertas "Y": Con referencia a la serie 74 de Texas se pueden emplear el modelo SN 7408 N y el SN 7409 N, que presenta la misma disposición que el anterior, pero la sali da la tiene con circuito de colector abierto. Su esquema se presenta en la figura 5-30. + Vc.c(5V) VISTA SUPERIOR 14 13 12 11 10 SN 7408 N SN 7409 N(colector abierto) . 5-30 D(0 V) Montaje a realizar: A través de los interruptores 7t e I2 se podrá apli car a las entradas e^ y e2 (patitas 1 y 2 del c.i.) el nivel lógico 1 ó el 0, analizando si en la patita 3 que es la de salida se obtiene el resultado pfevisto por la tabla de verdad (figura 5-31). Al igual que en la experiencia anterior, en el caso de usar el SN 7409 N en el montaje a realizar para su comprobación, habría que incluir a la salida una resistencia de carga, por ser un circuito de colector abierto. 170 EXPERIMENTACIÓN PRACTICA Fig. 5-31 SN 7408 N + 5V 3.a EXPERIENCIA: ANÁLISIS DE PUERTAS NAND Definición: La función NO-Y, llamada más comúnmente NAND, es la negación de la función Y (AND) precedente. Así como en una puerta Y se necesita que exista nivel 1 en todas las entradas para obtener el mismo nivel en la salida, en una NAND el nivel de salida sería O en las mismas condiciones. Por lo contrario, cuando hay un nivel 0 en alguna de las entradas de una puerta Y la salida está a nivel O, mientras que en iguales circunstancias en una puerta NAND el nivel de salida sería 1. El símbolo de una puerta NAND es el de la figura 5-32. ENTRADAS PUERTA NAND p I _s SALIDA Fig. 5-32 Fig. 5-33 ei s 0 0 1 0 i 1 i 0 1 i i 0 TABLA DE VERDAD FUNCIÓN NAND La tabla de verdad correspondiente a la puerta NAND es la que se muestra en la figura 5-33. Un montaje práctico para conseguir realizar la función NAND con los elementos ya estudiados consiste en colocar en serie con una puerta Y del tipo SN 7408 N un inversor de tipo SN 7404 N, tal como se repre senta en la figura 5-34, Si en lugar de utilizar los c.i. SN 7408 N y SN 7404 se usan los SN 7409 y SN 7405, que son similares pero con salida con colector abierto, sería necesario poner una resistencia de carga R tanto en la salida S de la 1 .a puerta Y como en la del inversor S'. 171 ANEXO CAPITULO 5 Fig.5-34+ Montaje a realizar: Para ejecutar una función NAND no es preciso emplear dos c.i. como se vio en la figura 5-34, sino que hay tipos que contienen directamente estas puertas, tal como el famoso SN 7400 N, que consiste en un conjunto de 4 puertas NAND con dos entradas cada una, como se representa en la figura 5-35. + Vc.c.(5V)VISTA SUPERIOR SN7400N SN74O3N(colctor obitrto) 6N0(0 V) Fig. 5-35 Usando este circuito se puede comprobar una de las 4 puertas NAND que contiene el c.i., según el montaje mostrado en la figura 5-36. Fig. 5-36 + Habrá de comprobarse el cumplimiento de la tabla de verdad usando los interruptores /^ e 72 para determinar el estado de las entradas. 172 EXPERIMENTACIÓN PRACTICA 4.a EXPERIENCIA: ANÁLISIS DE LA FUNCIÓN REUNIÓN (O). La función reunión, también llamada O, al traducir su nombre inglés OR, es la que sólo necesita que exista una de sus entrada a ni vel 1 para que la salida obtenga este mismo nivel. La expresión al gebraica de esta función, suponiendo que disponga de dos entradas, es la siguiente: s = ex + e2 y el símbolo gráfico el mostrado en la figura 5-37. Las combinaciones que simultáneamente se obtienen en las entradas y salidas de una puerta O se expresan en la figura 5-38 en la correspon diente tabla de verdad. |PUERTA O ENTRADAS e SALIDA Fig. 5-37 Fig. 5-38 e2 s 0 0 0 I 0 1 0 1 1 1 1 1 Montaje a realizar: El c.i. SN 7432 N dispone en su interior de 4 puertas O de dos entradas, cada una tal como se presenta en la fi gura 5-39. •FVc.c.(5V) VISTA SUPERIOR SN 7432 N GND(OV) Fig. 5-39 Con este circuito puede comprobarse una puerta O mediante la dis posición indicada en la figura 5-40. 173 ANEXO CAPITULO 5 Fig. 5-40 5.a EXPERIENCIA: ANÁLISIS DE UNA PUERTA ÑOR La función ÑOR consiste en la negación de la O, o sea, así como ésta suministra nivel 1 a su salida si cualquiera de las entradas que posee está a nivel 1, una puerta ÑOR se comporta justamente al revés. Algebraicamente una función ÑOR de dos entradas realiza la opera ción: s = e^ 4- e2 y su símbolo lógico es el de la figura 5-41. La tabla de verdad correspondiente es la de la figura 5-42. + ei e2 s 0 0 1 i 0 0 0 1 0 1 0 1 Fig. 5-42 Para conseguir la función ÑOR se pueden utilizar dos circuitos inte grados ya conocidos, el SN 7432 N y el SN 7404 N, que actúan como puerta O y como inversor respectivamente, tal como se muestra en la fi gura 5-43. -! t-C C' i 9 1 e2 + 5V 174 10 b s' V , Jy % SN 7432 N SN 7404 N s' = e,t-e2 Fig. 5-43 EXPERIMENTACIÓN PRACTICA Montaje a realizar: El c.i. SN 7402 N contiene 4 puertas ÑOR direc tamente, según la figura 5-44. +Vc.c.(5V) SN 7402 N GND(0 V.) Fig. 5-44 La comprobación de una de las puertas ÑOR del c.i. expuesto re quiere el esquema de montaje con el que se pueda seguir el comporta miento e identidad con la tabla de verdad (figura 5-45). Fig. 545 + 6.a EXPERIENCIA: ANÁLISIS DE LA PUERTA O EXCLUSIVA La función O exclusiva ("exclusive OR" según el idioma inglés) se ca racteriza porque su salida está a nivel 1 siempre y cuando también lo es tén un número impar de sus entradas. En el caso de dos entradas la ecuación algebraica de esta función se representa por s = e^ ® e2 y el símbolo gráfico es el presentado en la figura 5-46. 175 ANEXO CAPITULO 5 La tabla de verdad correspondiente es la de la figura 5-47. | 0 EXCLUSIVA X> Fig. 5-46 Fig. 5-47 e2 •/i 0 0 0 i 0 1 0 i 1 i i 0 Montaje a realizar: Una de las formas de obtener la función O exclu siva es la mostrada en la figura 5-48. + Utilizando adecuadamente un c.i. SN 7400 N y sus 4 puertas NAND se puede conseguir la función O exclusiva. Otra forma de poder llegar a la consecución de la función que se co menta en este epígrafe es la que se ha dibujado en la figura 5-49, me diante la conexión de los circuitos integrados SN 7404, SN 7408 y SJSI 7432. Para conseguir la función O exclusiva de 3 entradas pueden usarse funciones O exclusiva de dos entradas acopladas de forma que se indica 176 EXPERIMENTACIÓN PRACTICA Fig. 5-49 + en la figura 5-50 y para la que se ha utilizado el c.i. SN 7486 N que se detalla más adelante. Basta realizar la tabla de verdad del circuito de la figura 5-50 para cerciorarse de que se trata de un detector de imparidad de las entradas ei,'e2 y e3 (figura 5-51). SN 7486 1^ e-i • ^TN^ Si 13 10, "3 ^TN8 US s Fig. 5-50 Fig. 5-51 ei e2 Si e3 s 0 0 0 0 0 0 0 0 I 1 1 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 0 1 0 1 Cuando existe un número impar de niveles 1 en las entradas ex, e2 y e3 habrá en la salida un nivel 1, mientras que si dicho número es par, la salida adoptará el nivel lógico O. También se puede realizar la función O exclusiva mediante un único c.i. que englobe todas las puertas necesarias en un solo chip: el SN 7486 que se representa a continuación. La comprobación de la tabla de verdad y el funcionamiento de una de sus puertas puede realizarse con el circuito de la figura 5-53. 177 ANEXO CAPITULO 5 +Vc.c.(5V) 14 13 12 11 10 9 8 SN 7486 N Fig. D(OV) Fig. 5-53 + En la figura 5-54 se presenta un circuito denominado "detector de imparidad" a base de puertas O exclusiva, cuyas combinaciones de los estados de las entradas producen la tabla de verdad que se incluye en di cha figura. ei e2 e3 0 0 0 0 0 0 i 1 1 0 0 1 0 s 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 0 1 0 1 EXPERIMENTACIÓN PRACTICA 7.a EXPERIENCIA: ANÁLISIS DE LA PUERTA Y EXCLUSIVA La función Y exclusiva (exclusive AND, en inglés) se emplea para ve rificar comparaciones entre sus entradas. En efecto, su salida presenta nivel 1 cuando sus entradas se encuentran en el mismo nivel, sin impor tar que dicho nivel sea 1 ó 0. La tabla de la verdad es la de la figura 5-55. ei e2 s 0 0 1 l 0 0 0 1 0 1 1 1 Fig. 5-55 El circuito Y exclusivo se puede realizar con puertas Y, tal como se presenta en la figura 5-56. Fig. 5-56 + 5V Fig. 5-57 + 179 ANEXO CAPITULO 5 Es fácil comprobar que una función Y exclusiva se comporta como la inversa de una función O exclusiva, por lo que para conseguirla bastará añadir un inversor a una función O exclusiva, como se muestra en la fi gura 5-57. 8.a EXPERIENCIA: EJERCICIOS DIVERSOS En los ejercicios prácticos anteriores se ha realizado el estudio de las diferentes funciones lógicas básicas. Ahora se pretende realizarlas con operadores NAND y ÑOR. a) Inversor: Se trata de realizar el montaje de la figura 5-58. Su tabla de verdad viene representada en la figura 5-59. e s 0 1 1 0 Fig. 5-58 Fig. 5-59 Aprecíese que esta tabla responde a la función inversión, también de nominada NO, por lo que puede expresarse mediante la figura 5-60. Fig. 5-60 s= e A continuación se presenta el montaje de la figura 5-61. Su tabla de verdad se da a continuación. e s 0 t i 0 Fig. 5-62 ig. 5-61 EXPERIMENTACIÓN PRACTICA Se trata igualmente de una inversión, lo que puede expresarse según la figura 5-63. Fig. 5-63 b)Puerta Y: Realícese el esquema de la figura 5-64. Fig. 5-64 2 10 SN 7400 N +5V La tabla de verdad del montaje anterior se muestra en la figura 5-65. ei e2 s 0 0 0 0 1 0 i i 0 0 1 1 Fig. 5-65 Fácilmente puede apreciarse que se trata de una función Y, lo que puede simbolizarse con la siguiente figura. Fig. 5-66S = e, • e2 Se trata de una función NAND, seguida de un inversor. 181 ANEXO CAPITULO 5 A continuación se propone la ejecución del montaje del esquema de la figura 5-67. Q> 10 SN 7402 N +5 V Fig. 5-67 La tabla de la verdad de este circuito se representa en la figura 5-68. Fig. 5-68 ei e2 s 0 i 0 0 0 0 0 i i i 0 1 Igualmente se deduce que es una función Y, por lo que según la figu ra 5-69 se tiene: O s=e,. e2 Fig. 5-69 EXPERIMENTACIÓN PRACTICA c) Puerta O: Realícese el esquema mostrado en la figura 5-70. Fig. 5-70 + La tabla de verdad del circuito anterior es la de la figura 5-71. Fig. 5-71 e, e2 s 0 0 0 l 0 1 0 1 1 1 1 1 Resulta evidente la equivalencia con la función O, que se puede es quematizar en la figura 5-72. Fig. 5-72 La puerta O puede obtenerse más fácilmente operando con puertas ÑOR. Basta, en efecto, con disponer el montaje de la figura 5-73. 183 ANEXO CAPITULO 5 H e2 SN 7402 N Fig.5-73+5V Se trata de una función ÑOR, seguida de una inversión, que ejecuta una suma doblemente negada, o sea, una suma sin negar. d)Puerta ÑOR. Realícese el esquema de la figura 5-74. 12 —•; 13 SN 7400 N +5V Fig. 5-74 La tabla de verdad de este circuito es la siguiente. Fig. 5-75 ei e2 s 0 0 J l 0 0 0 1 0 l 1 0 Trátase pues de una función ÑOR, lo que es sencillo de comprender sin más que apreciar que se utiliza una puerta O seguida de un inversor. 184 EXPERIMENTACIÓN PRACTICA CONCLUSIONES Además de profundizar en el funcionamiento y realización de monta jes a base de circuitos integrados lógicos, estas prácticas demuestran la posibilidad de realizar cualquier operación algebraica mediante la debi da aplicación de los correspondientes c.i. Por otra parte, dado que partiendo de puertas NAND y ÑOR se pue den efectuar todas las operaciones que existen, se deduce que, con di chas puertas solamente se puede resolver cualquier automatismo que responda a una ecuación lógica, lo que representa una reducción tanto de componentes como de stocks, así como mayor Habilidad y facilidad en el montaje. 185 CAPITULO 6 Lógica mixta. Aplicaciones y descripción técnica de puertas lógicas (PRACTICAS DE EXPERIMENTACIÓN) DISEÑO DE UN CIRCUITO LÓGICO Dentro de la cápsula sellada el CI está contenido en un chip de 1 ó 2 mm2, y en él están fabricadas las resistencias, diodos, transistores y condensadores a partir de un modelo microscópico. Estos componen tes (en miniatura) forman dentro de la cápsula las puertas lógicas sim ples (AND, OR, NO, NAND y ÑOR), las cuales pueden estar repetidas muchas veces dentro de la misma cápsula, para lograr funciones lógicas más complejas o formar varias puertas independientes. Para identificar la misión de cada patita de la cápsula están numeradas y el fabricante proporciona un diagrama,.tal-como se muestra eñ la figura 6-1. Los H H [í O LJ (a) 'í1 B o H \'\ R |T| R O R O I-I I-I (b) (=) Fig. 6-1.- Tamaño del CI comparado con una moneda, (a); constitución interna y patillas del CI, (b); y placa de circuito impreso con CI, (c). 186 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA CI se montan en placas universales de circuito impreso, según aparece en la figura 6-1 c), donde sus patillas quedan interconectadas por ca bles o pistas, formando circuitos completos. La figura 6-1 muestra al gunas características de los CI. La única limitación en la aplicación de las puertas lógicas es la ima ginación y la experimentación del diseñador de circuitos. Se usan para hacer relojes digitales, relojes de pulsera, calculadoras, juguetes electró nicos, automatismos y controles industriales, así como instrumentos de medida tales como voltímetros digitales, contadores, osciloscopios, etc. En definitiva, se emplean en todos los dispositivos electrónicos que están al día y utilizan técnicas avanzadas. Probablemente el área de la que más dependen los CI es la de los computadores. En efecto, los computadores están hechos por completo con circuitos lógicos y constituyen los elementos que más cantidad de CI necesitan. Las puertas lógicas se emplean también en diversos ele mentos que reciben y proporcionan información desde los computado res. Todas estas aplicaciones y muchas más están basadas en la lógica di gital y en la combinación de las puertas ya estudiadas. Pasemos a diseñar un circuito lógico como ejemplo de aplicación: Supongamos que se trata de controlar un semáforo de forma que cuando se le aproximen coches y lo atestigüe un detector, si al mismo tiempo otro semáforo precedente pasa a verde, el semáforo a controlar también se pone en verde. Cuando se producen las dos condiciones an teriores, el semáforo a gobernar debe ponerse en verde, lo cual se puede expresar de la siguiente forma: A: Detección de coches aproximándose, o en situación de espera. B: Semáforo precedente en verde. C: Semáforo a controlar se pone en verde. Se puede representar el resultado de los estados de la siguiente ma nera: "Si suceden A y B se produce C". Esto significa lo mismo que la ecuación básica a que responde una puerta AND, pudiéndose expresar la frase anterior con símbolos ló gicos asi: A.B = C En términos referidos al problema del semáforo, cuando las dos en tradas A y B se cumplan, se cumplirá el resultado C. El problema se ha convertido en una ecuación lógica a la cual satisfa ce un elemento lógico: La puerta AND. Cuando el semáforo precedente 187 CAPITULO 6 se pone en verde manda una señal o nivel lógico 1 a una entrada de la puerta AND. También manda un nivel 1 el sensor de tráfico cuando un coche está próximo al semáforo en espera. Estas dos señales son proce sadas por la puerta AND que produce en su salida un nivel lógico 1, cuando se cumplen las condiciones de entrada. Esta salida 1 puede diri girse a un temporizador que pasa el semáforo a verde durante cierto tiempo. La figura 6-2 representa el ejemplo de forma esquemática. Fig. 6-2.— Esquema representativo del semáforo. Desde un sema-' foro previo Luz verde en ei semáforo previo Coches esperando I Cambio luz verde Detector de tráf El proceso a seguir para solucionar un circuito digital es pasar a tér minos lógicos el problema, convertirlo en una ecuación lógica y resol verla con puertas lógicas. Sea cual sea la complejidad del problema, las herramientas son siempre las mismas: planteamiento, escritura de la ecuación lógica (lo que se denomina "síntesis"), selección de los ele mentos lógicos y montaje del circuito (a lo que se llama "implementación"). Compliquemos un poco más el problema del semáforo añadiendo una nueva característica. Supongamos que el semáforo ha de poderse pasar inmediatamente a verde en caso de emergencia para dejar pasar una am bulancia o un coche de bomberos. Llamando E a la señal de emergencia, la ecuación lógica que se debe ahora cumplir será: (A.B) + E = C Es decir, el semáforo pasará a verde, bien cuando se cumplan A y B (condiciones anteriores) o cuando se produzca la señal de emergencia E. 188 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA El diagrama lógico a que responde el nuevo planteamiento, tendrá de trás de la puerta AND una puerta OR. Podemos añadir otra característica que permita la prueba manual de las luces, para que con un nuevo interruptor, F, se pueda pasar el semá foro a luz verde, cuando se desee probarlo. De esta forma, la luz verde se activará por el sistema diseñado como por la señal de prueba F y dará origen a la siguiente ampliación de la ecuación: (A.B) + E + F = C Para implementar esta nueva ecuación se añade simplemente otra en trada a la puerta OR utilizada antes. Por último, se pueden controlar varios semáforos en cadena, usando la señal de puesta a verde de un semáforo para activar al siguiente. En este caso no se introducen nuevas condiciones, sino que se repite el circuito en cada semáforo, como se muestra en la figura 6-3. Se el Fig. 6-3.- Ampliación del problema del semáforo. LÓGICA POSITIVA Y LÓGICA NEGATIVA Hasta ahora, todos los ejemplos que se han presentado, así como sus esquemas correspondientes, han utilizado la lógica positiva, en la que los dos estados lógicos, 1 y 0, ó verdadero y falso, se corresponden con los valores eléctricos o físicos de la siguiente forma: "1" lógico se corresponde con + 5 V "0" lógico se corresponde con 0 V 189 CAPITULO 6 Existen dispositivos lógicos que para realizar sus funciones booleanas no siguen la representación de la lógica positiva, sino que utilizan otra que es completamente diferente y que recibe el nombre de lógica nega tiva; en ella el "1" es representado por el valor eléctrico más negativo y el "0' ^^or el más positivo, de la siguiente manera: "1" lógico se corresponde con 0 V "0" lógico se corresponde con + 5 V Es preciso conocer el tipo de lógica con la que trabaja un circuito, pa ra poder interpretar sus resultados. LÓGICA MIXTA Los circuitos o esquemas que utilizan la lógica mixta, también llama da "funcional", emplean indistintamente la lógica positiva y la negativa. Mediante esta lógica se pueden simplificar extraordinariamente los cir cuitos. Veamos un ejemplo; supongamos que la salida de un producto lógico (función AND) deba activar con 0 V otra función posterior. Si se emplease lógica positiva, la salida de la puerta AND habría que invertir la utilizando una puerta NO, Este conjunto de dos puertas, podría redu cirse, como se muestra en la figura 6-4, suponiendo que la puerta AND funciona correctamente cuando las entradas trabajan con lógica positi va, mientras que la salida lo hace con lógica negativa (obsérvese el cir cuito en la salida). Fig. 6-4.- A la izquierda de la figura dos puertas realizando una función con lógica positiva. A la derecha implementación de la misma función con una sola puerta que trabaja con lógica mixta. En realidad, el comportamiento electrónico de una puerta es siempre el mismo, pero desde el punto de vista del Algebra de Boole, el cambio del tipo de lógica que existe entre la entrada y la salida de la puerta AND de la derecha en la figura 6-4, hace que se comporte como si fuese una NAND. 190 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA En lógica mixta, una variable A que se activa con + 5 V, se designa como A.H y se representa con una simple línea. Sin embargo, si la varia ble A es activa con 0 V, se designa como A.L y se representa con un circu lito conectado a la línea. Una puerta OR trabajando con lógica positiva tiene el mismo com portamiento lógico que una puerta AND trabajando con lógica negativa. B C A B C A OV OV OV OV OV OV + 5V + 5V OV + 5V + 5V OV + 5V OV •P5V + 5V OV + 5V + 5V + 5V + 5V ^5V + 5V + 5V LÓGICA POSITIVA LÓGICA NEGATIVA Fig. 6-5.- Al cambiar el tipo de lógica que utilizan, dos puertas diferentes pueden responder a la misma tabla de ía verdad. En la puerta AND, que trabaja con lógica negativa, no se han puesto los circulitos en las líneas de entrada y salida. Cuando se puede trabajar libremente en los esquemas, con lógica po sitiva y negativa, se entiende que el símbolo de una función básica (AND u OR) realiza dicha función cuando las líneas de entrada y salida son activas por nivel alto sino tienen circulito, y activas por nivel bajo cuan do tienen el circulito. En la figura 6-6 a) se realiza la función OR si las entradas A y B y la salida C trabajan con lógica positiva, mientras que dicho esquema es equivalente al de la figura 6-6 b), que es una función AND, cuando en tradas y salidas trabajan con lógica negativa. De todo lo expuesto se puede deducir que un dispositivo físico que realiza una función lógica, tiene un funcionamiento electrónico siempre el mismo, pero la operación lógica que'realiza puede ser diferente según el tipo de lógica que se emplee en la interpretación de los resultados. "Un modelo físico puede soportar a varios modelos lógicos". 191 CAPITULO 6 a) b) Fig. 6-6.- Las dos puertas tienen el mismo comportamiento lógico y la misma tabla de la verdad. Para realizar la función OR, entradas y salidas son activas por nivel alto (lógica positiva), mientras que para efectuar una función AND, las entradas y salidas deben ser activas al nivel bajo (lógica negativa). Aunque la mayor parte de las explicaciones de este libro emplean la lógica positiva, dadas las ventajas de la lógica mixta, existe una tenden cia a incrementar su uso en el futuro, razón por la que se hace una des cripción de las características de las puertas básicas, cuando se trabaja con lógica mixta. INVERSOR O PUERTA NO El dispositivo denominado inversor o puerta NO tiene la misión de producir el cambio físico de la señal eléctrica que se aplica en su entra da. Si dicha señal A, dispone de un valor eléctrico de_+ 5 V, el inversor generará en su salida una señal de 0 V, denominada A. Si la entrada tu viese el valor de 0 V, en la salida del inversor existirían + 5 V. En la figura 6-7 se muestra la tabla de la verdad de un inversor. A A 1 0 0 1 Fig. 6-7.- Tabla de la verdad de un inversor, en ella se muestran los cambios lógicos entre la entrada A y la salida A. Si se considera que el inversor funciona con lógica positiva, la tabla que recoge el comportamiento de la entrada y la salida se muestra en la figura 6-8. El valor lógico "1" o verdadero (T) se corresponde con el va lor eléctrico de + 5 V, mientras que el valor lógico "0" o falso (F), se corresponde con 0 V. 192 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Fig. 6-8.- Comportamiento de la entrada y sali da de un inversor cuando funciona con lógica positiva. T (true): verdadero y F (false): falso A. H A.H T 5V OV F F OV 5V T En la lógica negativa el valor lógico "1" ó T corresponde con el valor eléctrico de 0 V, mientras que el valor lógico "0" ó F corresponde con el valor eléctrico de + 5 V. Figura 6-9. A.L A.L T OV SV F F 5V OV T Fig. 6-9.- Tabla de la verdad de un inversor cuando funciona con lógica negativa Comparando las tablas del inversor expuestas en las figuras 6-8 y 6-9, se puede apreciar un cambio en las tensiones de entrada y salida, de acuerdo con la lógica utilizada. Combinando ambas tablas, lo que supo ne la combinación de la lógica positiva y la negativa, se obtienen las ta blas de la'figura 6-10. De la figura 6-10 se deduce que se produce un cambio lógico entre entrada y salida, es decir, se pasa de A a A, sin alterar el valor eléctrico de la tensión, simplemente cambiando el tipo de lógica que se utiliza en la interpretación de los resultados entre la entrada y la salida. Se produ ce el cambio lógico sin cambio físico. A. H A. L A. L A. H T 5V F 5V T OV F OV F OV T OV F 5V T SV Fig. 6-10.- Tablas correspondientes a un inversor, obtenidas mediante la combinación de las dos lógicas. Obsérvese que el cambio lógico de AaX, no lleva aparejado el cambio físico referido al valor de la tensión entre la entrada y la salida. 193 CAPITULO 6 En lógica mixta es frecuente este tipo de cambio lógico, que no lleva aparejado cambio físico, y en la figura 6-11 se muestran los símbolos usados para dicha representación. A.H A.L A. L A. H Fig. 6-11.- Simbología em^leada para la repre sentación de inversiones lógicas, que no re quieren cambios físicos. Cuando, trabajando en lógica positiva, se desea la inversión lógica con la correspondiente alteración del estado físico, de acuerdo con la tabla de la figura 6-12, las variaciones de tensión que efectúa la puerta NO se representan según la simbología ofrecida en la figura 6-13. A. H A.L T 5V T OV F OV F 5V Fig. 6-12.- Los cambios lógi cos requieren los correspon dientes cambios físicos. A. H A. L Fig. 6-13.- Simbología utilizada para los inversores. El circuito integrado 7404 de la familia TTL dispone, internamente, 6 inversores que responden al comportamiento indicado en las figuras 6-12 y 6-13. PUERTA OR En la figura 6-14 se muestra el símbolo de la puerta OR y su tabla de la verdad. Cuando se aplica la lógica mixta a una puerta OR convencional, se pueden obtener diversas funciones lógicas, que se pasan a comentar. En la figura 6-15, se considera que las entradas de la puerta OR traba jan con lógica positiva, mientras que la salida lo hace en lógica negativa. 194 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA A.H A B Y 0 0 0 0 I I 1 0 1 1 B.H Y. L 5V 5V OV 1 5V OV OV 5V OV 1 OV OV 5V A. H OV Fig. 6-15.- Lógica mixta apli cada a la puerta OR. Las entra das trabajan en lógica positiva y la salida en lógica negativa. Fig. 6-14.- Símbolo y tabla de la verdad de una puerta OR. Como en la figura 6-15, las entradas trabajan con lógica positiva, el "1" lógico corresponde a 5 V y el "0" lógico a 0 V. La salida trabaja con lógica negativa, por tanto el "1" corresponde con 0 V y el "0" con 5 V. En la figura 6-15, cuando las entradas están a nivel "1" (5 V), la salida también tiene nivel "F \0 V) porque trabaja con lógica negativa. Por otra parte, si las entradas están a nivel "0", la salida también está a nivel "0" (0 V). Por lo tanto, su comportamiento lógico sigue siendo el de una puerta OR, pero físicamente su esquema de funcionamiento co rrespondería con el primer símbolo de la figura 6-16. Fig. 6-16.- En el primer símbolo se representa el comportamiento físico de la puerta OR de la figura 6-15. En el segundo se muestra otra posible aplicación de la lógica mixta a ía puer ta OR^ en donde la entrada A trabaja con lógica negativa, mientras que la otra entrada y la salida lo hacen con lógica positiva. A. H A.H A.L B.H En la figura 6-17 se presenta la tabla que ofrece el comportamiento de una puerta OR, cuya entrada A trabaja con lógica negativa, y la otra entrada y la salida lo hacen con lógica positiva. 195 CAPITULO 6 A.L B.H Y.H OV OV 5V OV SV SV 5V 5V OV OV 5V Fig. 6-17.- Tabla correspondiente a una puerta OR con una entrada A, trabajando con lógica negativa y la otra B, así como su sali da Y, haciéndolo con lógica positiva. SV Al analizar los valores eléctricos de la tabla de figura 6-17 y aplicarles los valores lógicos que les corresponden, según la lógica empleada en ca da variable, se deduce que también responde a la función lógica OR. Una tercera posibilidad de contemplar el comportamiento de la puer ta OR aplicando la lógica mixta, es cuando una entrada A y la salida Y, funcionan con lógica negativa, mientras que la otra entrada B, lo hace con lógica positiva. En la figura 6-18 se ofrece el símbolo y la tabla de funcionamiento físico de la misma. En la figura 6-19 se presenta una cuarta alternativa de manejar la puerta OR con lógica mixta. Las dos entradas, con circulito, trabajan en lógica negativa, mientras que la salida lo hace con lógica positiva. Aun que se trata de una puerta lógica OR, el manejo de lógicas en entrada y salida la hace funcionar como si se tratase de una puerta NAND. A.L-Y.H A.L• Y. L I.L- B. H • A.L B.H Y.L OV 5V OV OV 5V OV 5V OV OV 5V OV 3V Fig. 6-18.— Símbolo de una puerta OR, en lógica mixta y tabla de comporta miento físico. 196 A.L B.L Y.H OV OV OV 5V 5V 5V 5V 5V OV 5V 5V OV Fig. 6-19.- Aplicación de la lógica mixta a la puerta OR. Analizando el comportamiento físico en la tabla de la verdad se deduce que este circuito realiza la función lógica NAND. LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Finalmente, la última alternativa de analizar la puerta OR se refiere al caso en que entradas y salida trabajan con lógica negativa. Figura 6-20. Obsérvese, que físicamente esta puerta OR funcione igual que una puer ta AND. Y.L A. L B.L Y.L OV OV OV 5V OV OV 5V 5V OV 5V ov Fig. 6-20.- Cuando una puerta OR tra baja con lógica negativa en las entradas y en la salida, su tabla de comportamiento físico la hace similar a una puerta AND. 5V PUERTA AND En la figura 6-21 se muestra una representación convencional de la puertaAND, junto a su tabla de la verdad. Combinando la lógica positiva y la negativa, en entradas y salidas de la puerta AND, es decir, aplicando la lógica mixta, se obtienen diversos tipos de puertas, derivados de la AND convencional. Fig. 6-21.- Símbolo y tabla de la verdad de una puerta AND. A B Y 0 0 1 0 0 1 1 0 1 0 1 0 197 CAPITULO 6 En la figura 6-22, las.entradas de la puerta AND trabajan con lógica positiva y la salida lo hace con lógica negativa. Analizando la tabla de respuesta física de entradas y salidas en la fi gura 6-22, en el aspecto lógico seguiría correspondiendo a una puerta AND, pero en el comportamiento físico sería similar a una puerta AND, seguida de un inversor, tal como se presenta en el primer símbolo de la figura 6-23. En dicha figura, el símbolo siguiente y la tabla hacen refe rencia a otra posibilidad de contemplar la puerta AND en lógica mixta, con una entrada funcionando con lógica negativa, y la otra entrada y la salida con lógica positiva. Y.L A.H Y.H Y. L i.H A. H B. H Y.L OV OV 5V OV 5V 5V 3V 5V OV 5V 5V OV Fig. 6-22.- Símbolo de una puerta AND trabajando con ló gica mixta. Las entradas con ló gica positiva y la salida con lógi ca negativa. Tabla de comporta miento físico correspondiente. Y.H A. L B.H 3V OV OV SV 5V 0V OV OV OV 5V OV 5V Fig. 6-23.- La primera figura representa el com portamiento físico semejante a la puerta AND de la figura 6-22. El símbolo siguiente y la tabla corresponden a otra alternativa de análisis de la AND usando la lógica mixta. Una entrada traba ja con lógica negativa, mientras que la otra en trada y la salida lo hacen con lógica positiva. Aunque lógicamente los circuitos de la figura 6-23 responden al com portamiento de una puerta AND, el juego de voltajes de sus tablas las hace funcionar de forma diferente. En la figura 6-24 se presenta la alternativa de hacer trabajar a una puerta AND con lógica negativa en una entrada y en la salida, mientras que la otra entrada trabaja con lógica positiva. 198 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA También en el aspecto lógico, el circuito de la figura 6-24 responde a una función AND, aunque la tabla del comportamiento físico de los vol tajes sea un tanto extraña. a. l • Y.L B.H Fig. 6-24.- Una entrada y la salida de la puerta AND trabajan con lógica negativa, mientras que la entrada restante lo hace con lógica positiva. A.L B.H SV OV 5V 5V OV SV OV SV SV OV 5V OV Y.L En la figura 6-25, las dos entradas de la puerta AND trabajan con ló gica negativa, mientras que la salida lo hace con lógica positiva. Aunque "lógicamente", se mantiene la función AND en. el circuito de la figura 6-25, su tabla de voltajes, la hace funcionar de forma similar a una puerta ÑOR. D— A.L A.L Y. H B. L I.L • A. L B.L Y.H SV 5V SV OV OV 5V OV OV OV OV OV SV A.L B.L Y. L 5V SV 5V SV OV OV OV 5V OV SV 5V OV Fig. 6-25.- Símbolo en lógica mix-Fig. 6-26.- Puerta AND trabajando ta de una puerta AND y tabla co-con lógica negativa en entradas y rrespondiente de comportamientosalidas físico Finalmente, en la figura 6-26, se muestra a una puerta AND trabajan do con lógica negativa en entradas y salida. Analizando los valores de las tensiones de la tabla, es fácil deducir a qué tipo de puerta simula. 199 CAPITULO 6 PUERTA OR-EXCLUSIVA O EOR La puerta EOR, cuyo símbolo se muestra en la figura 6-27, responde a la siguiente función lógica: Y = A.B + A.B = A © B Fig. 6-27.- Símbolo lógico de la puerta EOR. En la figura (^28 ^e representa la función A "X-OR" B, es decir, A "EOR" B = A.B + A.B X-OR B Fig. 6-28.- Representación lógica de la función OR-EXCLUSIVA de las variables A y B,o sea, A "X-OR" B. En la figura 6-29 se muestra la tabla de la verdad de la función X-OR. A.H B.H Y.H 0 0 1 0 1 0 0 1 1 0 1 1 Fig. 6-29.- Tabla de la verdad de la función OR-EXCLUSIVA ó X-OR. Aplicando la lógica mixta a la función EOR se obtienen varios tipos de puertas, aunque se debe tener en cuenta que sólo son válidos aque- 200 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA líos cuyo número de entradas y salidas que trabajen con lógica negativa sea par. Así, en la figura 6-30 se muestran dos posibilidades de trabajo de la puerta EOR con lógica mixta. Ambas son equivalentes, puesto que hacen trabajar a una de las entradas y a la salida con lógica negativa; la otra entrada lo hace con lógica positiva. A.H -> B.L A.H B.L Y.L OV OV 5V OV 5V OV 5V 5V OV 5V OV 5V Fig. 6-30.- La puerta EOR trabajando con lógica negativa en una entrada y en la salida, mientras que la otra entrada lo hace con lógica positiva. En la figura 6-31 se presenta la otra alternativa válida de trabajo de la puerta EOR, con sus dos entradas trabajando con lógica negativa y la sa lida con lógica positiva. Fig. 6-31.- Puerta EOR trabajando con lógica negativa en sus dos entradas. A.L B.L Y.H 5V 5V OV 5V OV OV OV 5V OV 5V 5V OV 201 CAPITULO 6 PUERTA Y-EXCLUSIVA O EQUIVALENCIA Esta puerta saca nivel activo por su salida, cuando coinciden los nive les de sus dos entradas. Es equivalente a una EOR, pero negada. Res ponde a la siguiente ecuación lógica, Y = A.B + A.B = A.B + A.B = A © B = A © B El símbolo de la puerta equivalencia se muestra en la figura 6-32 y su. tabla de la verdad en la 6-33. Fig. 6-32.- Símbolo de la puerta de equivalencia. A B Y 0 0 1 0 1 0 1 0 0 1 1 1 Fig. 6-33.- Tabla de la ver dad de la puerta de equiva lencia. En la figura 6-34 se presenta una posible variante de la puerta de equivalencia cuando se aplica la lógica mixta. En este caso, una de las entradas trabaja con lógica negativa. A.L B.H 9V OV 9V 9V 9V OV Y.H OV OV OV OV 9V 9V Fig. 6-34.- Símbolo de la puerta de equivalencia, cuando una de sus entradas trabaja con lógica negativa, y tabla de comportamien to físico. 202 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA La figura 6-35 muestra una segunda alternativa de trabajo de la puer ta de equivalencia, considerando que la salida trabaja con lógica negativa. Finalmente, en la figura 6-36, se ofrece el" circuito de una puerta de equivalencia cuando tanto sus entradas como su salida, trabajan con ló gica negativa. A.HY.L Y. L B.H • B.L Y. L 5V 5V OV 5V OV OV 9V 5V OV OV A.H B.H Y. L A.L OV OV 5V 5V OV 5V OV 5V OV 5V 5V OV Fig. 6-35. - Puerta de equivalencia trabajando con lógica negativa en su salida. OV 9V Fig. 6-36.- Puerta de equivalencia, trabajando con lógica negativa en sus entradas y salida. Tanto la puerta EOR, como la de equivalencia, pueden actuar como inversores. Así, tomando la tabla de la verdad de la puerta EOR, figura 6-37, se observa que si su entrada B vale "1" (VERDAD o TRUE), la sa lida de la puerta ofrece un estado inverso al de la entrada A. Luego para construir un inversor con una puerta OR-EXCLUSIVA, basta con fijar una de sus entradas a nivel "1", y por la salida Y se obtendrá el valor de la otra entrada invertido. Figura 6-38. B A Y 0 0 0 0 1 I 1 0 I 1 t 0 Fig. 6-37. - Tabla de la verdad de la puerta EOR. Fig. 6-38.- Fijando en el estado "1" a una de las entradas de la puerta EOR, la salida ofrece el valor invertido de la otra entrada. 203 CAPITULO 6 En el caso de necesitar realizar un inversor con una puerta equivalen cia, también se parte de analizar su tabla de la verdad (figura 6-39) y comprobar que la salida es la inversa de una de las entradas, cuando la otra entrada está a nivel "0" o falso. De aquí se deduce el circuito de la figura 6-40. B A 0 0 1 0 1 0 1 0 0 1 1 1 Y Fig. 6-39.- Tabla de la ver dad de la puerta de equiva lencia. "valor a invertir" D~ Fig. 6-40.- Para diseñar un inversor a par tir de una puerta equivalencia, basta fijar en el estado "O" una de sus entradas y por su salida se obtiene el inverso de la otra entrada. DISEÑO DE CIRCUITOS DIGITALES CON LÓGICA MIXTA. DETECTOR DE NÚMEROS DE 4 BITS QUE SEAN POTENCIAS DE 2 Se trata de diseñar un circuito digital, combinacional, que detecte los números de 4 bits, expresados en el sistema binario, cuyo valor sea potencia de 2. Los números de 4 bits en el sistema binario son un total de 16, desde el 0000 hasta el 1111, que en el sistema decimal corresponden con el 0 y el 15, respectivamente. Los 4 bits del número binario se representan por las variables A, B, C y D, mientras que la salida del detector de las potencias de 2, se simboli za por la variable Y. La tabla de la verdad de la figura 6-41, muestra las 16 posibles combi naciones de los 4 bits del número binario, junto con el valor que toma la salida Y, que sólo se activa en 4 casos, que coinciden para los núme ros que representan las potencias 2o , 21, 22 y 23. En la figura 6-42, se ofrece el diagrama de Karnaugh para la tabla de la verdad anterior. En dicho diagrama se refleja la posición de los valo res en los que la variable Y ~ 1. Dada la situación de las cuadrículas en las que Y = 1, no se puede simplificar la ecuación directamente. 204 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA La ecuación de la salida Y del detector será: .B.C.D=D.C(B.A+B.A) NUMERO POTENCIA D c B A Y 0 0 0 0 0 Z z' 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 S 0 1 0 1 0 6 0 1 1 0 0 0 1 Z 3 4 Z2 7 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 0 8 Z3 Fig. 6-42.- Diagrama de Karnaugh correspondiente a la tabla de la ver dad de la figura 6-41. Fig. 6-41.- Tabla de la verdad del detector de números binarios de 4 bits, cuyo valor sea una po tencia de 2. \ BA DC \ 00 01 11 10 00 O 01 o 11 10 o o 205 CAPITULO 6 En la figura 6-43 se presenta la implementación de la ecuación de Y, a base de puertas ÑOR. " NIVEL Fig. 6-43.- Implementación física de la salida Y del detector, usando puertas ÑOR, con lógica mixta. Obsérvese que el esquema de la figura 6-43 se halla divido en 3 nive les, para poderlo explicar por partes. Io nivel En este nivel se representan dos tipos de productos lógicos: el que responde a la forma D.C y el que lo hace a la forma B.A. La implementación del producto D.C se realiza de acuerdo con el es quema de la figura 6-44. Como se había indicado, sólo se usan funciones NAND y ÑOR. En el caso de la figura 6^14 se usa una puerta AND en lógica mixta para simu lar el funcionamiento de una ÑOR. 206 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Un análisis del esquema de la figura 6-44, permite deducir que, en primer lugar, se invierten las variables D y C. Así, por ejemplo, la varia ble D.H que soporta un nivel "1" con 5 V, pasa a valer un "0' 'con 0 V al convertirse en D, pero manteniéndose dentro de la lógica positiva. La variable de entrada D que detrás del inversor se ha convertido en un "0" lógico, debería seguir siéndolo en relación a la puerta a la que se aplica, pero ésta funciona con lógica negativa en sus entradas, por lo que el "0" lógico correspondería a 5 V y no a los 0V que tiene D. En consecuencia los 5 V que dispone la entrada D inicialmente, de ben estar presentes en la entrada de la puerta. Como no ha existido cambio físico, sino sólo una intervención lógica, la representación se efectúa de acuerdo con la figura 6-45. '. I ) D.H C.H Fig. 6^4.^ Implementación del produc-Fig. 645.- En el tratamiento de la variar toT5.(J.ble de entrada D.H no hay cambio físico de voltaje, sólo un proceso lógico. En la figura 6-46 se muestra el tratamiento que se sigue para obtener el producto B.A. Fig. 646.- Obtención del pro ducto B.A. B.H A.H El procesamiento de la variable de entrada B.H es igual al de la varia ble D.H. Sin embargo, como la variable A.H de la figura 6-46, no está negada, si fuera un "1' lógico dispondría de una tensión de 5 V, que deberá seguir siendo "1" en la entrada de la puerta, que trabaja con ló gica negativa en las entradas. Como A tiene 5 V inicialmente, y en la en trada de la puerta debe haber 0 V (nivel 1 en lógica negativa), hay que realizar un cambio físico de los 5 V a 0 V, por lo tanto se precisa del in versor que aparece en el esquema. 207 CAPITULO 6 2 nivel En el segundo nivel se representan las sumas lógicas del tipo B.A + B.A. Las salidas de las puertas ÑOR del primer nivel, que trabajan con lógica positiva, se conectan con otra ÑOR, cuyas entradas trabajan también con lógica positiva. Véase la figura 6-47. Fig. 6-47.- Esquema que representa la forma de obtener en el 2o nivel las sumas lógicas del tipo B.A + B.A También en el 2o nivel existen otras dos puertas queealizan la fun ción ÑOR, encargándose de hacer el producto de D.C con la suma B.A + B.A, que se obtenía de una puerta cuya salida trabajaba con lógi ca negativa, por lo cual dicha salida se une directamente con las entra das de la última ÑOR del 2o nivel. Sin embargo, la salida de la puerta que proporciona D.C trabaja con lógica positiva, por lo que hay que poner un inversor para conectarse con la otra entrada de la última ÑOR del 2o nivel. 3o nivel En el tercer nivel sólo se efectúa la suma de los dos términos que componen la ecuación de la salida Y. Como ambos sumandos tienen sus saüdas con lógica positiva, se unen directamente a las entradas de la puerta ÑOR que conforma el 3o nivel. Como la salida de esta puerta ÑOR trabaja con lógica negativa y en el enunciado del problema se ha especificado que la salida trabajaría con lógica positiva, es preciso aña dir un último inversor. Para proporcionar al lector una mayor capacidad de análisis de circui tos que emplean lógica mixta, se ofrece en la figura 6-48 la implementación de la ecuación de salida del detector, usando puertas NAND. Al igual que se estudió el esquema del detector con puertas ÑOR, és te con puertas NAND también se ha dividido en 3 niveles. 208 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Y. H Fig. 6-48.- Implementación de la ecuación de salida del detector usando puertas NAND. Io nivel Se resuelven los términos D.C y los términos A.B. En la figura 6-49 se muestra el esquema de implementación de los términos D.C. Fig. 6-49.- Implementación de los términos D. C. mediante puertas NAND. Para obtener D se precisa de un inversor, pero como éste daría un re sultado en lógica negativa, que haría falta pasar a lógica positiva para aplicarlo a la entrada de la puerta, se procede a invertir D por medio de un inversor lógico, de modo que si D tenía valor lógico "1", con 5 V, seguirá teniendo 5 V, pero que en lógica negativa corresponde con un 209 CAPITULO 6 estado D.Como D debe aplicarse a la entrada de una puerta que trabaja con lógica positiva, la unimos con un inversor con entrada lógica negati va y salida en lógica positiva, que transforma los 5 V en 0 V, o sea, que efectúa el cambio físico deseado. Igual tratamiento se aplica a la variable C. En la figura 6-50 se muestra el esquema para la implementación del término A.B, mediante puertas NAND. a.h Fig. 6-50.- Implementación del término A.B mediante puertas NAND. 2o nivel A este nivel llegan las salidas del 1^ nivel en lógica negativa. Cuando se usan en la obtención del término B.A + B.A no hay dificultad, pues to que la puerta de suma tiene sus entradas en lógica negativa y se pue den unir las salidas del Io nivel directamente con_estas entradas. Sin em bargo, a este resultado se añade el producto D.C ó B.A, según el caso. Estos productos se obtienen con lógica negativa, mientras que la entra da de la puerta a conectarse usa lógica positiva. Esto significa que si el producto ha dado como resultado "1" soporta 0 V, que deberán trans formarse en 5 V para mantener el nivel lógico a la entrada de la puerta. Se precisa un inversor físico. 3o nivel En este nivel sólo se realiza la suma de los dos términos que compo nen la ecuación. Como dichos términos se obtienen en lógica negativa y las entradas de la puerta que les suma también usa la lógica negativa, su unión se lleva a cabo directamente. DISEÑO DE UN CALCULADOR DEL RESTO DE LA DIVISIÓN DE NÚMEROS DE 2 BITS Se intenta diseñar un circuito digital que halle el resto de la división de dos números compuestos por dos bits, cada uno. Los dos bits del nú mero que actúa de dividendo se designan por A y B, mientras que los dos bits del número divisor son A' y B'. El resto se compondrá de dos bits que se designan por X e Y. 210 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA En la figura 6-51 se muestra la tabla de la verdad de este calculador del resto de divisiones. Apréciese que al existir 2 bits de salida, habrá 2 ecuaciones, una para cada bit. También se considera que tanto las en tradas como las salidas funcionan con lógica positiva. DIVISIÓN Fig. 6-51.- Tabla de la verdad pa ra el calculador del resto de la divi sión de números de 2 bits. A B A' b' X Y 0 0 0 0 0 0 0 0 1 0 0 0 t 0 0 z 0 0 1 0 0 0 0 1 3 0 0 1 0 0 0 0 1 0 t 0 t 1 0 1 0 1 0 0 1 2 0 1 1 0 0 I 1 3 0 1 1 1 0 1 z 0 I 0 0 0 z 1 1 0 0 1 0 0 z 2 t 0 1 0 0 0 z 3 1 0 1 t 1 0 3 0 1 1 0 0 3 1 1 1 0 1 0 0 3 2 1 1 t 0 0 1 3 3 1 I 1 1 0 0 En la figura 6-52 se ofrecen los diagramas gráficos de Karnaugh para el bit de salida X y para el Y. En la figura 6-53 se muestra la implementación de la ecuación X = A.B.A'.B', utilizando puertas ÑOR. Al emplear puertas con sólo dos entradas, el esquema de la figura 6-53 se ha dividido en dos niveles. En el primer nivel se obtienen los términos A.B y A'.B'. En principio, todas las variables se supone que están representadas con lógica positiva. Como las entradas de las puertas trabajan con lógi ca negativa (disponen de circulito) la variable A se conecta a un inversor que convierta 5 V en 0 V, para que la entrada de la puerta correspon- 211 CAPITULO 6 00 00 - - 01 01 — 11 i• 1 11 - — 00 1 - 10 y 1 01 o 11 10 10 A B^ y^.' B' 00 01 11 10 Fig. 6-52.- Diagramas de Karnaugh correspondientes a los bits X e Y del resto de dividir el número de 2 bits A,B por otro de 2 bits A',B'. diente^ considere a dicha entrada en estado "1". Para obtener el produc to A.B hay que aplicar a la otra entrada de la puerta la variable B nega da. Como la entrada de la puerta opera con lógica negativa, un "0' en dicha lógica corresponde con 5 V, que coincide con el valor inicial de B; por lo tanto a la variable B basta unirla a un inversor lógico antes de aplicarse a la entrada de la puerta ÑOR. El mismo planteamiento se ha seguido en el primer nivel del esquema de la figura 6-53, para obtener el producto A'. B'. En el segundo nivel de la figura 6-53, se realiza el producto de los términos obtenidos en el primer nivel, o sea, el producto de A.B y A'.B'. Puesto que las salidas de las puertas del primer nivel trabajan con lógica positiva, pero las entradas de la puerta ÑOR que se encarga de efectuar el producto lo hacen en lógica negativa, se precisa realizar un cambio físico, por lo que se han incluido delante de dichas entradas sendos in versores físicos.. En la figura 6-54_se muestra la implementación física con puertas ÑOR de la ecuación Y = B'.B + A.B.A'. En el primer nivel de la figura 6-54 se obtienen los productos F\B y A.B. Al igual que sucedió en el análisis de la resolución de la ecuación X, las variables B' y A de cada producto, como deben salir negadas, preci- 212 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA san sendos inversores lógicos, mientras que la variable B, que participa en los dos productos, pasa por un inversor físico antes de aplicarse a las entradas de las 2 puertas ÑOR. B.H A.H X.H A .H B.H NIVEL 1 NIVEL 2 Fig. 6-53.- Implementación de la ecuación X mediante puertas ÑOR. En el nivel 2 de la figura 6-54 se realiza el producto del término Á.B, obteniendo en una salida delnivel 1, por la variable A'. Como la salida de la puerta que genera Á.B, opera con lógica positiva mientras que la entrada de la puerta a la que se aplica lo hace con lógica negativa, se ne cesita incluir un inversor físico. La misma situación se plantea con la va riable A'. H Fig. 6-54.- Esquema de la implementación de la ecuación Y= B'.B+ A.B.A', con puertas ÑOR. 213 CAPITULO 6 En el nivel 3 se lleva.a cabo la suma lógica del término W.B y del! ^.B.A', mediante una puerta ÑOR con sus entradas en lógica positiva.! Por lo tanto, el conexionado desde las salidas de los niveles anteriores áj las entradas de la puerta del nivel 3 se hace directamente. No obstante,! la salida de la puerta ÑOR del nivel 3 opera con lógica negativa y como' se ha indicado que la salida del calculador tenía que hacerlo en lógica! positiva, se coloca delante de la misma un inversor físico. Finalmente, en la figura 6-55 se muestra el esquema que implementa la ecuación X, pero ahora con puertas NAND. X. H IVEL 2 Fig. 6-55.- Implementación de la ecuación X con puertas NAND. En el nivel 1 de la figura 6-55 se obtienen los productos A.By A'.B'. Como las entradas de las puertas funcionan con lógica positiva y las va riables de entrada también, se realiza una conexión directa entre las variables A,A' y B' con las entradas de las puertas NAND. La variable B se obtiene negada en el producto, por lo tanto si inicialmente tuviese ni vel "1", tendría 5 V, un inversor físico cambiaría dicho voltaje a 0 V, pero como la entrada de la puerta requiere un "0" lógico, que aunque en lógica positiva coincide con 0 V, implica una transformación lógica, detrás del inversor físico existe uno lógico. Las salidas de las puertas del nivel 1 funcionan con lógica negativa, mientras que las entradas de la puerta NAND del nivel 2, encargada de hacer la suma de dichas salidas, lo hace con lógica positiva. Delante de las entradas se colocan inversores físicos. También se coloca otro inver- 214 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA sor físico a la salida de la última NAND puesto que opera con lógica negativa y se desea lo haga en lógica positiva. La figura 6-56 presenta el esquema que implementa la ecuación de Y mediante puertas NAND. En el nivel 1 de la figura 6-56 se realizan los productos B'.B y A.A. La conexión de las variables B y A con las entradas de las puertas es di recta, por trabajar todas ellas con lógica positiva. Las variables que par ticipan negadas en los productos, se las hace pasar por un inversor físi co, que pasa los 5 V a 0 V, pero como tiene la salida en lógica negativa y la entrada de la puerta trabaja con lógica positiva, se necesita colocar detrás del inversor físico uno lógico. r.H Fig. 6-56.- Implementación de la ecuación Y= B'. B + A.B.A', con puertas NAND. En el nivel 2 se efectúa el producto de A.A' con B. Entre la salida, en lógica negativa, de la puerta NAND del nivel 1 y la entrada, en lógica positiva, de la puerta del nivel 2, se sitúa un inversor físico. El conexio nado de la variable B es directo. En el nivel 3 se efectúa la suma de los términos obtenidos en los nive les anteriores. La conexión es directa entre las salidas de las puertas y las entradas de la que existe en el nivel 3, al operar todas ellas con lógica negativa. Igualmente, como la salida de la puerta NAND del nivel 3 ope ra con lógica positiva, actúa directamente como salida del sistema. 215 CAPITULO 6 DESCRIPCIÓN Y CARACTERÍSTICAS TÉCNICAS DE CI COMERCIALES: "PUERTAS LÓGICAS Y CIRCUITOS AUXILIARES" Introducción: Generalidades sobre subfamilias TTL. Al cóhientar las familias lógicas se hizo hincapié en la importancia y popularidad de la familia TTL, que ha sido aceptada umversalmente. Cuando se habla de la familia TTL, en general se refiere a la familia es tándar, muy conocida por la serie Texas Instruments SN 54/74, pero en la actualidad la subfamilia TTL con diodos Schottky de bajo consu mo ha conseguido una optimización de características, que le augura un empleo predominante en estos momentos. A estas dos subfamilias nos referimos ahora en las descripciones técnicas de los CI que las compo nen. Como ampliación sobre la familia TTL de bajo consumo con diodos Schottky, se presenta en la figura 6-57 el circuito típico de una puerta NAND. Salida Fig. 6-57.- Circuito típico de una puerta NAND de la subfamilia "TTL con diodos Schottky de bajo consumo". En la figura 6-57, la configuración de entrada es completamente dife rente a la TTL clásica, con su transistor multiemisor típico. Los diodos. 216 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Schottky proporcionan mayor velocidad y una capacidad en cada en trada de unos 3 pF. También la salida de esta puerta es muy peculiar, pues en ella actúa la base de T3, que con T2 forma un Darlington, a través de una resistencia, lo que reduce el consumo de potencia. En la salida existe un diodo >5, que puede soportar que la tensión de salida esté a voltajes más altos que los de la alimentación, con lo que se puede acoplar fácilmente a circuitos de tecnología CMOS. Como colofón a cada capítulo se describen a partir del presente los CI comerciales, su nomenclatura, equivalencias y caracter^sticas de co nexionado y funcionamiento más importantes. Dada la popularidad de la serie TTL estándar y las grandes posibilidades de la serie TTL Schott ky de bajo consumo, se ha considerado útil exponer en principió los CI de la primera subfamilia y, para no alargar excesivamente esta parte, también se describen los CI de la segunda subfamilia, pero en este caso sólo algunos referentes aun fabricante: Raytheon. DEFINICIONES DE SÍMBOLOS Y TÉRMINOS Los símbolos que se emplearán para determinar las características de los CI, están de acuerdo con las normas EIA de aplicación en los Estados Unidos y con las aprobadas internacionalmente por la comisión IEC. "Voltajes" Tensión dé entrada con nivel alto. Es el voltaje necesario para garantizar un nivel lógico 1 en la entrada de la puerta. Se garantiza el valor mínimo admisible. Vil : Voltaje de entrada para nivel bajo. Se garantiza el máximo. Vt+: Tensión de umbral en el flanco positivo. Vt_: Tensión de umbral en el flanco negativo. Voh : Tensión de salida con nivel alto. Se garantiza un mínimo. Yol : Tensión de salida con nivel bajo. Se garantiza un máximo. Vo(on) •' Tensión de salida en estado conductor. vo(oñ): Tensión de salida en estado bloqueo. V^.: Tensión de alimentación. "Corrientes" Iqi : Corriente de entrada en nivel alto. Es la corriente que circula por una en IlL: Ioh : Voff): los: trada cuando se la aplica un nivel lógico 1. Corriente de entrada en nivel bajo. Corriente de salida en estado alto. Corriente de salida en estado de bloqueo, Corriente de salida en cortocircuito. 217 CAPITULO 6 Icch •" Corriente de alimentación con salida a nivel alto. Corriente de alimentación con salida a nivel bajo. "Características dinámicas" fmax: Frecuencia máxima de reloj. tnz: tLz •' tpLH: tpHL: Tiempo de salida "disable" para nivel alto, con salida de tres estados. Tiempo de salida "disable" para nivel bajo, con salida de tres estados. Tiempo de propagación para el cambio de bajo a alto en la salida. Tiempo de propagación para el cambio de alto a bajo en la salida. Tiempo de transición para el cambio de bajo a alto en la salida. Tiempo de transición para el cambio de alto a bajo en la salida. tw:Anchura media del impulso. tZH: Tiempo de salida enable, para tres estados, para nivel alto. tzL •' Tiempo de salida enable, para tres estados, para nivel bajo. CI COMERCIALES QUE CONTIENEN PUERTAS LÓGICAS Y CIRCUITOS DERIVADOS SERIE "TTL ESTÁNDAR" A continuación se presenta una clasificación general de los CI comer ciales de la subfamilia TTL estándar, teniendo en cuenta la función ló gica que realizan. En esta clasificación se hace siempre referencia a la serie más popular, tipo 74, que indica un margen de temperatura co mercial. Puertas NAND 7400: 7401: Cuádruple puerta NAND de 2 entradas Cuádruple puerta NAND de 2 entradas y colector abierto 7437: Cuádruple puerta NAND de 2 entradas; I0L = 48 mA. 7403: Cuádruple puerta NAND de 2 entradas; colector abierto, V0H = 5,5V 7403A: Cuádruple puerta NAND de 2 entradas; colector abierto, V0H = 15V 7410: Triple puerta NAND con 3 entradas 7412: Triple puerta NAND con 3 entradas, colector abierto y VOh = 5,5V 7412A: Triple puerta NAND con 3 entradas, colector abierto y VOh = 15V 7420: Doble puerta NAND de 4 entradas 7426: Cuádruple puerta NAND con 2 entradas y colector abierto 7430: Puerta NAND de 8 entradas 7438: Cuádruple puerta NAND con 2 entradas, colector abierto. 7438A: Cuádruple puerta NAND con 2 entradas, colector abierto, VOH = 5,5V IqH = 48 mA 7439: Cuádruple puerta NAND con 2 entradas, colector abierto, VQh = 15V 7440: Doble puerta NAND de 4 entradas con IOL = 48 mA 218 IOL=48mA LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Puertas AND 7408:Cuádruple puerta AND con 2 entradas. 7409:^uádruple puerta AND con 2 entradas, colector abierto, V0IÍ = 5,5 V 7409A:Cuádruple puerta AND con 2 entradas, colector abierto, V0H = 15V 7411:Triple puerta AND con tres entradas Puertas OR 7432: Cuádruple puerta OR de 2 entradas Puertas ÑOR 7402: Cuádruple puerta ÑOR de 2 entradas 7427: 7425: Triple puerta ÑOR de 3 entradas Doble puerta ÑOR de 4 entradas Inversores 7404:Inversor séxtuple 7405:Inversor séxtuple con colector abierto 7405 A:Inversor séxtuple con colector abierto, VqH = 15 V 7406:Buffer inversor séxtuple, V0H = 30 V, I0L = 40 mA 7416:Buffer inversor séxtuple, V0H = 15 V, I0L = 40 mA Buffers 7407: Buffer séxtuple V0H = 30 V y IQL = 40 mA. 7417: Buffer séxtuple VQH = 15V y IOL = 40 mA Puertas con Buffer 7437: 7426: 7438: Cuádruple puerta NAND de 2 entradas con buffer, I0L = 48 mA Cuádruple puerta NAND de 2 entradas con colector abierto, V0H = 15V Cuádruple puerta NAND de 2 entradas con colector abierto, V0H = 5,5V y Iol = ^8 mA 7438A: Cuádruple puerta NAND de 2 entradas con colector abierto, V0H = 15 V 7440: y IOL = 48 mA Doble puerta NAND con 4 entradas con buffer Iq^ = 48 mA Buffers inversores 7406: 7416: Buffer inversor séxtuple con colector abierto VOh = ^0V IOL=40mA Buffer inversor séxtuple con colector abierto VOh = 15V IOL=40mA 219 CAPITULO 6 Puertas AND - OR - INVERT 7454: Puerta AOI de 4 x 2 entradas. 7451: Puerta AOI de 2 x 2 entradas Puertas ampliables 7423: Puertas ÑOR de 4 entradas duales con strobe. 7453: Puerta AOI de 4 x 2 entradas ampliables. 7450: Puerta AOI de 2 x 2 entradas duales. Ampliadores 7460: Doble ampliador de 4 entradas Disparadores de Schmitt 74132: Cuádruple Schmitt NAND de 2 entradas. 7413: Schmitt NAND de 4 entradas duales. 7414: Séxtuple inversor Schmitt. Para saber los diferentes fabricantes de un mismo CI y su nomencla tura particular téngase en cuenta la siguiente tabla: Explicación sobre los tipos y Fabricantes 1 - SN 74002 - F 74003 - F 9 N 00/9300 4- MC 74005 - DM 74006 - DM 8 7 - ZN 74008 - N 74009 - T 7400 10-FJ11 -FL12-MIC 7400 13-TL 740014-SF.C40015 - SW 7400 Fabricantes 1- Texas Instruments9 - S. G. S. /Ates 2- Fairchild10 - Philips 3- Fairchild11 - Siemens 4-Motorola12 - ITT 5- National Semiconductor13 - AEG-Telefunken 6- National Semiconductor14 - Sescosem 7- Ferranti15 - Stewart Warner 8— Signetics En los siguientes extractos de características se presentan los CI más dignos de tener en cuenta, los más representativos de todos los expues tos, así como, también el esquema interno, el diagrama de conexiones y nomenclatura de los diferentes fabricantes. 220 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Puerta NAND cuádruple con 2 entradas 1 - SN 7400 N 4 - MC 7400 P 7 - ZN 7400 E 10 - FJH 131 13 - TL 7400 N 36912 15 - 2 - F 7400 PC 5 - DM 7400 N 8 - N 7400 A 11 - FLH 101 14 -SF.C 400 E F 9N00 PC DM 8000 N T 7400 Bl MI C 7400 N Diagrama esquemático (cada puerta) LüliTLlJ lií lil Lógica positiva: Y = A. B Lógica negativa: Y = A+B Los valores de los componentes son típicos CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS TIP. MIN. PARÁMETRO 3.0 4. 7.5 Tendón de Alimentación Vcc Msrgcn de tampereture ambienta 25 0 Cergeb. de aelida nnnn. de cede salida, N MAX. 5.25 70 10 UNIDADES Vots oc VA., CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (si nn se especifica ntre cnsa) TIP.(2) MAX. 1 UNIDADES CONDICIONES DE PRUEBA (1) MIN. SÍMBOLO PARÁMETRO Tensión entrada ALTA garantizada Volts 2.0 Tensión de entrada ALTA Tensión entrada BAJA garantizada Volts Tensión de entrada BAJA V Vcc MlN..[ol)=0.4mA.VIN = 0.8V Volts Tensión de salida ALTA 3.3 2.4 VOH VCC=M1N.. 1OI = 16 mA. V]N = 2.0 V Volts Tensión de salida BAJA 0.4 0.22 VO1. Vcc MAX.. V|N = 2.4 V „ . . 40 Corriente de entrada ALTA 'iH VCC MAX ••,„• 5. 5.Vi 1.0 vcc= MAX.. VJN = 0.4 V Csdaentrsda 1.6 Corriente de entrada BAJA 'iL VCC-MAX., mA - 55 Con. de salida cortocircuito^) - 18 'os mA 8.0 Corriente alimentación ALTA 4.0 V = MAX. \'IN = 5.0 V mA 22 12 Corriente alimentación BAJA 'CCL CARACTERÍSTICAS DE CONMUTACIÓN <Ta = 26 c> UNIDADES COND. DE PRUEBA MAX. MIN. TIP. SÍMBOLO PARÁMETRO V =5.0V 22 11 na Retardo Tura Off de entr. a sal C, R |' =-- 15 400pF0 15 Retardo Turn On de entr. a sal. 7.0 ns W :: Fig. 6-58.- Descripción técnica del CI 7400 221 CAPITULO 6 Puerta NAND cuádruple con 2 entradas (saiida con colector abierto) 1 4 7 10 13 - SN 7401 N - MC 7401 P - ZN 7401 E - FJH 231 - TL 7401 N 2- F 7401 PC 5- DM 7401 N 8- N 7401 A 11- FLH 201 14- SF.C 401 E Diagrama esquemático 3-F 9 N 01 PC 6-DM 8001 N 9-T 7401 B 1 12-MIC 7401 N 15_R_R_FLFL-R-JTLJ7L (cada puerta) colector abierto Lógica positiva: Y = A. B Lógica negativa: Y = A+B Los valores de los componentes son típicos Fig. 6-59.- CI7401, de similares características al 7400, pero con colector abierto. Puerta NAND triple con 2 entradas 1 - SN 7410 N 4 - MC 7410 P 7 - ZN 7410 E 10 - FJH 121 13 - TL 7410 N 2 - F 7410 PC 5 - DM 7410 N 8 - N 7410 A 11 - FLH 111 14 -SF.C 410 3 - F 9 N 10 PC 6 - DM 8010 N 9 - T 7410 Bl 12 - MIC 7410 N 15 - Diagrama esquemático (cada puerta) fe 1 ^^ j,í * A entradas s. V7 ri * ^ •p; v< V2 va -MMi flj -u Lógica positiva: Y = A.B.C Lógica negativa: Y = A+B+C Los valores de los componentes son típicos Fig. 6-60.- CI 7410 como triple puerta NAND, casi todas las características son similares al 7400. 222 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Puerta NAND dual de 4 entradas 2 - F 7420 PC 5 - DM 7420 N 8 - N 7420 A 11 - FLH 121 14 - SF.C 420 E 1 - SN 7420 N 4 - MC 7420 P 7 - ZN 7420 E 10 - FJH 111 13 - TL 7420 N 3 - F 9 N 20 PC 6 - DM 8020 N 9 - T 7420 B 1 12 - MIC 7420 N 15 - Diagrama esquemático (cada puerta) Lógica positiva: Y = A. B. C. D Lógica negativa: Y = A+B+C+D Los valores de los componentes son típicos Fig. 6-61.- CI 7420, como doble puerta NAND de 4 entradas. Puerta NAND con 8 entradas 1 - SN 7430 N 4 - MC 7430 P 7 - ZN 7430 E 10 - FJH 101 13 - TL 7430 N 2 - F 7430 PC 5 - DM 7430 N 8 - N 7430 A 11 - FLH 131 14 -• SF.C 430 E 3 6 9 12 15 - F 9 N 30 PC - DM 8030 N - T 7430 B 1 - MIC 7430 - Diagrama esquemático Lógica positiva: Y = A.B.C.D.E.F.G.H Lógica negativa: Y = A+B+C+D+E+F+G+H Los valores de los componentes son típicos Fig. 6-62.- Puerta NAND de 8 entradas. 223 CAPITULO 6 Puerta AND cuádruple con 2 entradas 1 - SN 7408 N 4 - MC 7408 P 7 - ZN 7408 E 10 13 - TL 7408 N 2 - F 7408 PC 5 - DM 7408 N 8 - N 7408 A 11 - FLH 381 14 -SF.C 408 E 3 - F 9 N 08 PC 69 - T 7408 Bl 12 - MIC 7408 N 15 - Diagrama esquemático (cada puerta) A, J.Í* 75* l|'.* M* 1 r A• ^ntradas aA i.OI ^ [ p [ tP t-p Lógica positiva: Y = A.B 1! 1 ^^"1 et 1 1 Lógica negativa: Y = A+B Los valores de los componentes son típicos Fig. 6-63.- CI 7408 representativo de una cuádruple puerta AND. Puerta OR cuádruple con 2 entradas 1 - SN 7432 N 47 - ZN 7432 E 10 13 - 2 - F 7432 PC 5 - DM 7432 N 8 - N 7432 A 11 - FLH 631 14 - Diagrama esquemático (cada puerta) 3 - F 9 N 32 PC 6912 - MIC 7432 N 15 - Lógica positiva: Y = A+B Lógica negativa: Y = A. B Los valores decomponenes son tpcos Fig. 6-64.- CI 7432 representativo de una cuádruple puerta OR. 224 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Puerta ÑOR cuádruple con 2 entradas 1 - SN 7402 N 4 - MC 7402 P 7 - ZN 7402 E 10 - FJH 221 13 - TL 7402 N 2 - F 7402 PC 5 - DM 7402 N 8 - N 7402 A 11 - FLH 191 14 - SF.C 402 E 36912 15 - F 9 N 02 PC DM 8002 N T 7402 B 1 MIC 7402 N Diagrama esquemático (cada puerta) Lógica positiva: Y = A+B Lógica negativa: Y = A.B Los valores de los componentes son típicos Fig. 6-65.- CI 7402, representativo de las puertas ÑOR. Buffer/excitador séxtuple (salida de tensión ALTA con colector abierto) 1 - SN 7407 N 4 - MC 7407 P 710 13 - TL 7407 N 2 - F 7407 PC 5 - DM 7407 N 8 - N 7407 A 11 - FLH 491 14 -SF.C 407 E 3 - F 9 N 07 PC 6912 - MIC 7407 N 15 - Diagrama esquemático (cada buffer/excitador) * Lógica positiva: Y = A Los valores de los componentes son típicos Fig. 6-66.- CI 7407, séxtuple buffer excitador. 225 CAPITULO 6 Inversor séxtuple 2 - F 7404 PC 5 - DM 7404 N 8 - N 7404 A 11 - FLH 211 14 - SF.C 404 E 1 - SN 7404 N 4 - MC 7404 P 7 - ZN 7404 E 10 - FJH 241 13 - TL 7404 N Diagrama esquemático (cada inversor) t t 1 k) va HK A e1 entrada A :i 3 (i 0 12 15 - F il N 04 PC - DM 8004 N - T 7404 1! 1 - MIC 7404 N - 4>] ^>^ [>~ 3 ¡Oí rt>] it>j nín^nir^nlrcr ^ Til JA Lógica positiva: Y - A _L Los valores de los componentes son típicos Fig. 6-67.- CI 7404 N, como séxtuple inversor. Puerta and-or-invert dual con entrada de 4 x 2 1 - SN 7454 N 4 - MC 7454 P 7 - ZN 7454 E 10 - FJH 181 13 - TL 7454 N 2 - F 7454 PC 5 - DM 7454 N 8 - N 7454 A 11 - FLH 181 14 -SF.C 7454 E 3 - F 9 N 54 PC 6 - DM 8054 N 9 - T 7454 B 1 12 - MIC 7454 N 15 - SW 7454 N Diagrama esquemático Lógica positiva: Y = AB + CD + E F + GH pota: No hacer conexión interna en patillas x y x Fig. 6-68.- CI 7454 representativo de las puertas AND OR INVERSOR. 226 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Puerta ÑOR dual expandible de 4 entradas con entrada para strobe 2 - F 7423 PC 1 - SN 7423 N 45 - DM 7423 N 710 11 - FLH 511 13 - TL 7423 N 14 Diagrama Mquemitico (cada puerta) pu 3 - F 9 N 23 PC 6912 15 - timbólo lógico (cada puerta) Los vaoreseos componentes son típicos Notas (a) (b) (e) Ambas entradas de Si no se utiliza este X y 2. A las entradas de la néctar un toral de en Lógica positiva: 1 Y = 1G (1A + IB + 1C + ID) + X 2 Y = 2G (2A + 2B + 2C + 2D) Fig. 6-69.- CI 7423, puerta ÑOR DUAL ampliable. Puerta expandible and-or-invert dual con entrada 4x2 1 - SN 7453 N 4 - MC 7453 P 7 - ZN 7453 E 10 - FJH 171 13 - TL 7453 N Diagrama esquemático 2 - F 7453 PC 5 - DM 7453 N 8 - N 7453 A 11 - FLH 171 14 - SF.C 453 E 3 6 9 12 15 - F 9 N 53 PC - DM 8053 N - T 7453 B 1 . - MIC 7453 N - SW 7453 N ^LFLFLFLFLRJ7!^ Lógica positiva: Y = AB + CD + EF + GH + X Fig. 6-70.- CI 7453, puerta AOI ampliable. 227 CAPITULO 6 extensión dual con 4 entradas 2 - F 7460 PC 5 - DM 7460 N 8 - N 7460 A 11 - FLY 101 14 - SF.C 460 E 1 - SN 7460 N 4 - MC 7460 P 7 - ZN 7460 E 10 - FJY 101 13 - TL 7460 N 3 - F 9 N 60 PC 6 - DM 8060 N 9 - T 7460 B 1 12 - MIC 7460 N 15 - SW 7460 N Diagrama etquamático (cada extensión) r 0* T \ Dt 03 03 4Z 4: zZ 1 Lógica positiva: X = A.B.C.D cuando se conecte a las patillas x y x de 7450, 7453 o equivalentes. Los valores de los componentes son típicos Fig. 6-71.- CI 7460 como doble extensión de 4 entradas. puerta NAND positiva schmitt-trigger 1 - SN 74132 N 4710 13 - 25 - DM 74132 N 811 - FLH 601 14 - SF.C 4132 E 36912 15 - diagrama asquamático Y=A . B Fig. 6-72.- Cuádruple puerta NAND con disparador Schmitt en elCI 74132. 228 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA PUERTAS LÓGICAS Y ELEMENTOS AUXILIARES DE LA SUBFAMILIA "TTL DE BAJO CONSUMO CON DIODOS SCHOTTKY" Tanto la nomenclatura que usa Raytheon, fabricante al que referimos estas descripciones, como los tipos de encapsulados disponibles se ofre cieron al final del capítulo 4. A continuación se relacionan los CI de esta tecnología que comprenden las puertas lógicas y elementos auxi liares ordenados numéricamente: LS 00:Cuádruple puerta NAND de 2 entradas. LS 01:Cuádruple puerta NAND de 2 entradas con colector abierto. LS 02:Cuádruple puerta ÑOR de 2 entradas. LS 03:Cuádruple puerta NAND de 2 entradas con colector abierto. LS 04:Séxtuple inversor. LS 05:Séxtuple inversor con colector abierto. LS 08:Cuádruple puerta AND de 2 entradas. LS 09:Cuádruple puerta AND de 2 entradas con colector abierto. LS 10:Triple puerta NAND de 3 entradas. LS 11:Triple puerta AND de 3 entradas. LS 12:Triple puerta NAND de 3 entradas con colector abierto. LS 13:Doble disparador de Schmitt de 4 entradas. LS 14:Séxtuple disparador de Schmitt. LS 15:Triple puerta AND de 3 entradas con colector abierto. LS 20:Doble puerta NAND de 4 entradas. LS 21:Doble puerta AND de 4 entradas. LS 22:Doble puerta NAND de 4 entradas con colector abierto. LS 26:Cuádruple NAND de 2 entradas con colectores abiertos. LS 27:Triple puerta ÑOR de 3 entradas. LS 28:Cuádruple buffer ÑOR de 2 entradas. LS 30:Puerta NAND de 8 entradas. LS 32:Cuádruple OR de 2 entradas. LS 33:Cuádruple buffer ÑOR de 2 entradas con colector abierto. LS 37:Cuádruple buffer NAND de 2 entradas. LS 38:Cuádruple buffer NAND de 2 entradas con colectores abiertos. LS 40:Doble buffer NAND de 4 entradas. LS 51:Doble puerta AND-OR-INVERSOR (AOI) de entrada 2x2 LS 54:Puerta AOI con 4 entradas de 2-3-3-2 caminos. LS 5 5:Puerta AOI de entradas 4x2. LS 86:Cuádruple puerta OR-Exclusiva. LS 136:Cuádruple puerta OR-Exclusiva con colectores abiertos. LS 266: Cuádruple puerta ÑOR con colectores abiertos. LS 386:Cuádmple puerta OR-Exclusiva. 229 CAPITULO 6 COMENTARIOS Y CARACTERÍSTICAS DE LA SUBFAMILIA "TTL SCHOTTKY DE BAJO CONSUMO" Téngase en cuenta que el CI 74LS 00 de la serie TTL Schottky de bajo consumo es una cuádruple puerta NAND, cuyo circuito e incluso su diagrama de conexiones es análogo al 7400 de la subfamilia TTL estándar ya comentado. Lo único que varía es la tecnología usada en la fabricación y, por tanto, las características afectadas por este motivo. Se recomienda comparar todos los parámetros del CI 7400, mostrado en la figura 6-14 y el 74 LS 00 que se presenta en la figura 6-29. Todos los valores que se indican en la figura 6-73 referidos a la puerta LS 00 son muy similares al'del resto de las puertas que emplean esta tecnolo gía. Las características más destacables de la subfamilia TTL Schottky de bajo consumo, son su alta velocidad de 5 ns de retardo típico por puer ta y un bajo consumo de 2 mW por puerta. También hay que citar su alto fanout, baja impedancia de salida, bajo consumo incluso en fre cuencias elevadas del orden de los 30 MHz, baja generación de ruidos y tiempos de conmutación insensibles a las variaciones de alimentación y de temperatura. A continuación se presenta en la tabla 6-1. un análisis comparativo de la velocidad y la potencia de la serie 54 LS de Raytheon y otras fami lias. FAMILIA TTL Schottky Bajo consumo (54 LS Raytheon) (54 LS/74LS T.I.) Tiempo de propagación por puerta Disipación de potencia por puerta producto Velocidad-potencia 5 ns 2mW 10 10 ns 2mW 20 Schottky 545/745 3 ns 20 mW 60 Estándar TTL 54/74 10 ns 10 mW 100- Otras OtiaS 6 ns 33 ns 23 mW lmW 138 33 54 H/74 H 54 L/74 L Tabla 6-1.- Tabla comparativa de la velocidad y el consumo de diferentes familias y la 54 LS, TTL Schottky de bajo consumo. 230 Cuádruple puente NÁND de 2 entradas 12 11 10VCC 4A 4V 3B 3A ]V 3 4 5 Dio Silo .060 x .067 14 IB IV 24 21 2VG60 Lógica positiva : Y -"ab Condiciones de funcionamiento recomendadas Voltaje alimentación Vcc Fan-out recomendado para cada puerta N Temperatura de funcionamiento T^ High logic level Low logic level LS/54LS Nom Max 5 5.5 20 10 -55 125 Mln 4.5 6LS/74LS Mln Nom Max 4.75 5 5.25 20 20 0 70 Unll V c Características eléctricas Condiciones de prueba Parámetro VlH Vil V| V0H VOL l| *,H IlL los 'CCH 'CCL VCC=MIN, l,--18mA VCC=MIN, V|L-V|Lmax, IOH—400pA. V|L-0.7V Vcc-MIN, Vih=2V Iol -4 mA 'ni =8 mA Vcc-MAX. V,-7.0V VCc"MAX, V|"2.7V VCC-MAX, V,0.4V Vcc-MAX, VCc=MAX, AllinputsatOV LS00.04,10,20 (Per Gate) LS30 VCC=MAX, All inputs at 4.5 (Per Gate) Mln 2 LS/54LS Typ" Max 0.7 -1.5 Mln 2 2.5 3.4 0.25 -15 0.1 20 -0.4 -100 -15 0.2 0.4 0.35 0.5 0.6 1.1 0.4 (LS/74LS Typ" Max 2.7 0.8 -1.5 3.4 0.25 0.4 0.3 0.45 0.1 20 -0.4 -100 0.2 0.4 0.35 0.5 0.6 1.1 Unll V V V V V V mA pA mA mA mA mA Características de conmutación, con Vrr — 5 V -55-C +25^C Mln Typ Max Mln Typ Condiciones de prueba :Ci" 15pF, R = mi isaeFlg tPLH LS00.04, 10,20 6 12 3.0 5.0 LS30 7 11 4.0 6 tPHL LSOO.04,10, 9 15 3.0 5.0 LS20 10 16 4.0 8.0 LS30 18 25 6.0 15 Cond iciones de fjrueba : CL = 50pF, R = 2X11 ISaaFlg 'PLH LS00.04, 10,20 9 15 9 LS30 8 13 8 <PHL LS00,04,10, 11 17 10 LS20 12 16 12 LS30 27 35 21 ámetros Max Mln A. paga 2-1741 10 11 10 12 20 A. paga 2 1741 15 13 16 16 28 +125-C Typ Max 7 9 8 10 10 12 15 14 16 17 10 12 10 12 16 16 18 16 18 23 Unlt ns ns ns ns Fig. 6-73.^ Diagrama de conexionado, formación del CI y principales características del CILS 00. 231 CAPITULO 6 La familia TTL Schottky de bajo consumo de Raytheon se fabrica mediante procesos de avanzada tecnología de acoplamientos de barrera Schottky, difusiones superficiales y reducidas dimensiones, que propor cionan como resultado una capacidad parásita más baja y velocidades comparables con las series TTL estándar y de alta velocidad. La serie a la que nos referimos es totalmente compatible con las familias lógicas DTL y TTL. Sus niveles máximos absolutos a tener en cuenta son: VCr Voltaje de alimentación: 7V Voltaje de entrada: 7V Voltaje interemisor: 5,5 V Voltaje de salida: 7V Temperatura de funcionamiento al aire libre, entre -55 y + 125C Temperatura de almacenamiento, entre -65 y + 150C. Los circuitos de esta serie LS 04/10/20/30/01/03/05/12 y 22 tienen todos ellos las características especificadas para el 74 LS 00 en la figura 6-73, o muy parecidas. Junto con las puertas lógicas, existen dentro de su mismo apartado, algunos CI que merecen la pena comentarse, tales como el LS 13 y 14, el primero de los cuales es una doble puerta NAND con disparador Schmitt y el segundo un séxtuple inversor con salidas en tótem pole, ya comentadas. Estos dos CI sirven para trabajar con transiciones muy len tas, con alta inmunidad al ruido y están compensados en temperatura. Fig. 6-74.- Esquema de una puerta y diagrama de conexionado de los CI LS 13 y LS 14. NC- No iniornol connoction E Dio Sirt .057 o .057 232 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Cada circuito funciona como puerta NAND o como INVERSOR, pero con la adición del efecto de disparo. La diferencia típica entre los dos estados es de 0,8 V. Ver la figura 6-74. En la figura 6-75 se presentan algunas aplicaciones típicas de las puer tas con circuitos de disparo LS 13 y 14, como pueden ser los acoplos de sistemas TTL a CMOS, osciladores senoidales, interface a sistemas TTL de ondas de entrada bajas y como multivibrador. TTL Entrad S Acoplamiento para TTL Formas de onda 0.1 Hz.a IOMHi Entra Sa dor Salida Limitador TTT En Pu Sa Conformador de onda Fig. 6-75.- Algunas aplicaciones típicas de los CI LS 13 y 14. Existen una serie de puertas con circuito de tres estados, tales como la LS 365, que es un séxtuple buffer, la LS 366 igual que la anterior pe- 233 CAPITULO 6 ro inversor, la LS 367 séxtuple buffer con secciones independientes de 2 bit y 4 bit y el LS 368 igual que el anterior, pero inversor. Todos es tos circuitos son séxtuples buffer de alta velocidad con salidas en tres estados. Las salidas están diseñadas para gobernar 15 Unidades_de carga TTL ó 60 Schottky_de bajo consumo, cuando el pin Enable (E) está a nivel bajo. Cuando E está alto, las salidas son forzadas al estado de alta impedancia. Si las salidas en tres estados de los elementos se conectan juntas, uno de los elementos debe quedar en estado de alta impedancia para evitar las grandes corrientes que superarían los niveles máximos. Los diseñadores asegurarán que las señales de salida "Enable" de los elementos en tres estados, cuyas salidas estén interconectadas, no se superpongan. Ver la figura 6-76. Tabla de la verdad Entradas Salidas ^ ^2 d l_ L L L L L H (Zl H X X IZ) X H X .Entradas Salida É1 É2 0 L L L L H L L H (Z) H X X IZ) X H X E, o, a, o, o, o, o, cao .ntradas E D L L L H H X Tabla de la verdad :nt radas! Salida E D H L L L L H '(Z) H X Salidas L H (Z) E, D, 0. Dj Oj D| 0, GK vcc E| i i o¡ i 03 "3 E¡ o, o, os o, d, o, go Fig. 6-76.- Diagrama de conexiones y tabla de la verdad de 4 buffet con salida en tres estados: LS 365/366/367 y 368. 234 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA EJERCICIOS TEÓRICOS DE AUTO-TEST 1) Se desea controlar un semáforo A de forma que se ponga verde cuando otros dos precedentes B y C estén en verde y al mismo tiempo un detector de paso D se excite por el tránsito de un vehículo. Además, mediante un pulsador E se podrá activar manualmente el semáforo y pasado también a verde. a)Hallar la ecuación lógica que rige el automatismo. b)Resolver el automatismo mediante puertas AND y OR. c)Resolver el automatismo mediante puertas ÑOR. 2) Indicar un CI comercial de la serie TTL estándar que contenga 3 puertas NAND con 3 entradas y con salida en totem-póle. 3) Indicar un CI comercial de la serie TTL Schottky de bajo consumo, de Raytheon de características similares al descrito en el segundo ejercicio. 4)Indicar la función lógica que realiza el CI 7454 de la serie TTL estándar. 5)Indicar la disipación típica de la serie TTL Schottky de bajo consumo. 6) ¿Por qué se caracterizan los buffer de la serie LS 365, 366,367 y 368 en lo que se refiere a sus salidas? 7) ¿Cuál es la tensión de entrada baja máxima garantizada para el CI 7400? 235 CAPITULO 6 EXPERIMENTACIÓN PRACTICA COMPROBACIÓN DE LOS TEOREMAS DE MORGAN MEDIANTE PUERTAS LÓGICAS INTRODUCCIÓN Un estudio completo de la electrónica digital requiere la realización de una serie de ejercicios prácticos de manejo, montaje y comprobación de los CI lógicos explicados teóricamente. Por otro lado, esta experi mentación no precisa instrumental ni materiales costosos, y la que se propone en esta obra está basada en las prácticas que se pueden realizar con el Entrenador Lógico de Hewlett Packard. Dicho entrenador facilita enormemente la ejecución de los circuitos, aunque no es imprescindible, puesto que los montajes se pueden efectuar en placas de circuito impre so de tipo universal. El entrenador consta de una placa central con lí neas de orificios que realizan un buen contacto con los pines de los CI que se pueden introducir por ellos, al igual que los terminales de los cables que interconexionan diferentes pines y de otros elementos auxi liares como diodos, transistores, resistencias, etc. Como dispositivos de entrada se usan 6 interruptores situados en la parte inferior (SWJ, SW2, SW3, SW6) que simulan entradas a las puertas y demás elementos lógicos y según su posición proporcionad un nivel ALTO (H) o BAJO (L). Ver la figura P-6-1, en la que también se aprecia la salida de una onda cuadrada de 1 Hz de frecuencia y otra de 100 KHz. El entrenador dispone en su parte superior, como elementos de salida para visualizar el nivel lógico que interese, de 4 indicadores luminosos LED (Lia L4) que se iluminan si se les aplica un nivel lógico 1. Finalmente, cuando se utilizan CI de la serie TTL estándar, se disponen dé terminales de salida de la fuente de alimentación de 5 V, que es la que se emplea para todos los montajes. 236 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Fig. 6-77.- Fotografía del Entrenador Digital de Hewlett-Packard. l: :.::. :.-^ ^^ ;.::.. ;r\^':v -:^: í Fig. 6-78.- Otra vista del entrañado! lógico en la que se parecía un zócalo para CI y algunos cables de interconexión. 237 CAPITULO 6 Se recuerdan los tipos de cápsulas DIP más usadas y la numeración de sus patitas en la figura 6-79, dado el frecuente uso que se hará de las mismas en todas las prácticas. Fig. 6-79.- Numeración de los pines de los dos tipos de cápsulas de CI más empleadas en las prácticas. CONCEPTOS TEÓRICOS SOBRE EL TEOREMA DE MORGAN Son muchas las implementaciones de tipo lógico basadas en las reglas del llamado "Teorema de Morgan". Básicamente el teorema demuestra que cualquier función lógica puede ser configurada mediante puertas A. B. Á+B = Á AB = A+B Fig. 6-80.- Ejemplos de aplicación del Teorema de Morgan. 238 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA NAND o puertas ÑOR. Dichas reglas pueden resumirse así: "La suma de dos variables negadas es igual al producto negado de las mismas y, recíprocamente, el producto de dos variables negadas es equivalente a la suma negada de las mismas". Ver la figura 6-80 Con los experimentos de este capítulo se examinará el concepto de doble inversión y se propondrán varios métodos de implementación y comprobación del teorema de Morgan. Ver la figura 6-81. A. ab = ab B. A+B = A+B Fig. 6-81.- Ejemplos de inversiones dobles. Para la realización de las presentes prácticas se utilizará un CI 7400 (Cuádruple puerta NAND de 2 entradas) un 7402 (Cuádruple puerta ÑOR de 2 entradas), un 7404 (Séxtuple Inversor), un 7408 (Cuádruple puerta AND de 2 entradas) y un 7432 (Cuádruple puerta OR de 2 en tradas). En todos los CI se debe conectar la alimentación de +5V al pin 14 y el común o tierra al pin 7. DOBLE INVERSIÓN (AÜ = A.B) a) Construir el circuito de la figura 6-82. SW1 SW2 7400 JO3 A'B- 7404^0 2 A'B = A'B. •^ L1 Fig. 6-82.- Circuito de implementación de una doble inversión. 239 CAPITULO 6 b) Utilizando los interruptores, que en el entrenador antes aludido se denominaban SJVj^ y SW2, como entradas A y B, comprobar la tabla de la verdad L = A.B, usando el LED Ll como indicador del resultado. Tabla de la verdad de una doble Inversión de una AND ENTRADA SALIDA B=SW2 A=SW1 0 0 0 1 1 0 1 1 A^Í=L1 Fig. 6-83.- Tabla de la verdad a completar con el montaje de la figura 6-37. c) Comparar los resultados obtenidos en la tabla de la verdad res pecto a la salida de una puerta AND, con lo que se demuestra que = A.B. A B Fig. 6-84.- Equivalencia entre estos dos circuitos. PUERTA OR (A + B = A + B) a) Construir el circuito de la figura 6-85. a+b = a+b •^ L2 Fig. 6-85.- Circuito a implementar para la comprobación de la doble inversión en una puerta OR. 240 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA b) Utilizando como entradas dos interruptores, como el SW3 y el SW4 y como salida un LED, que llamaremos L2, comprobar y comple tar la tabla de la verdad mostrada en la figura 6-86. Tabla de la verdad de una doble Inversión para una puerta OR ENTRADA SALIDA B=SW4 A=SW3 0 0 0 1 1 0 1 1 A+B^L2 Fig. 6-86.- Tabla de la verdad, que ha de ser confeccionada a partir del circuito de la figura 6-40. c) Compárese el resultado de la tabla de la verdad del apartado ante rior con la salida de una puerta OR, con lo que se comprueba su equiva lencia: A + B = A + B. Figura 6-87. A B Fig. 6-87.- Equivalencia de los dos circuitos mostrados. IMPLEMENTACION DEL TEOREMA DE MORGAN "Equivalencia de puertas". Ver figura 6-88. A,_iA B Fig. 6-88.- Equivalencia del teorema de Morgan. 241 CAPITULO 6 a) Construir el circuito de la figura 6-89. SW1 -^ SW2 -• Fig. 6-89.- Montaje del circuito práctico. Este montaje se puede representar simbólicamente tal como aparece en la figura 6-90. A+B Fig. 6-90.- Representación simbólica del circuito de la figura 6-44. b) Utilizando como entradas dos interruptores, SW1 y SW2, y como salida un LED Ll, completar la tabla de la verdad mostrada en la figura 6-91. Tabla de la verdad A+B ENTRADAS SALIDA B=SW2 A=SW1 0 0 0 1 1 0 1 1 A+Í=L1 Fig. 6-91.- Tabla de la verdad a completar basándose en el circuito práctico de la figura 6-44. 242 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA c) Compárense los resultados de la tabla de la verdad del apartado an terior con la salida de una puerta NAND, de donde se desprende que: A+B=A•B . A+B Fig. 6-92.^ Equivalencia del teorema de Morgan. "Equivalencia de puertas" A- B = A+ B a) Construyase el circuito mostrado en la figura 6-93. SW1- A1 7404^0 2 A 1 7408 ^ A'B L1 SW2 Fig. 6-93.- Circuito a montar para comprobación del teorema de Morgan. El circuito de la figura 6-93 se puede representar simbólicamente se gún aparece en la figura 6-94. Fig. 6-94.- Representación simbólica del circuito de la figura 6-48. b)Confeccionar la tabla de la verdad de la figura 6-95, con dos inte rruptores que denominaremos SW1 y SW2, actuando como entradas A y B y empleando el LED Ll como elemento identificativo de la salida del circuito. 243 CAPITULO 6 Tabla de la verdad A*B ENTRADAS SALIDA B=SW2 A=SW1 0 0 0 1 1 0 1 1 A*B=L1 Fig. 6-95.- Confeccionar la tabla de la verdad a partir del circuito de la figura 6-48. c) Compárese el resultado obtenido en la tabla de la verdad con la salida de una puerta ÑOR, que demuestra que: A-11 = A+ B A B Fig. 6-96.- Equivalencia demostrada por el teorema de Morgan. "Equivalencia entre puertas" (A + B) • C = (A • B) + C j Fig. 6-97.- Equivalencia entre dos circuitos lógicos. 244 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA a) Construir el circuito de la figura 6-98. ma del montaje del perimentación. Este circuito se representa simbólicamente según la figura 6-99. A+B (A+BI'C Fig. 6-99.- Representación simbólica del circuito de la figura 6-53. b) Utilizando como .entradas A, B y C, interruptores que se denomi nan SW1, SW2 y SW3, confeccionar la tabla de la verdad de la figura 6-100. Como salidas se emplearán los LED Ll y L2. Tabla de la verdad r (A+B)*C 1 SALIDAS ENTRADA OSW3 B=SW2 A=SW1 0 0 0 0 0 1 0 0 1 0 1 1 1 0 0 1 0 1 1 1 1 1 0 1 [ (A+B)C ] = L1 [ (AB)+C] = L2 Fig. 6-100.- Tabla de la verdad a deducir del circuito de la figura 6-98. 245 CAPITULO 6 c) Móntese el circuito que se muestra en la figura 6-101. SW1 (A-BÍ+C 1 SW2-^- L2 SW3 Fig. 6-101.- Montaje de un circuito lógico visualizado por L2. d) Conectando los interruptores en la función (A + B) • C, confecció nese la parte de la tabla de la verdad correspondiente a la figura 6-100. c) Comparando los resultados de la tabla de la verdad indicar si se cumple la siguiente igualdad: + B)-c] =[(A-B) + C "Implementación de la función OR usando puertas NAND" a) Construyase el circuito de la figura 6-102. SW1 -•- 7400 JO^ A 10 7400 A-B M AB = A+B SW2 -•• 7400 A+B = A+B Fig. 6-102.- Montaje del circuito necesario para la función OR. Este circuito de la figura 6-102 se puede representar simbólicamente según se expresa en la figura 6-103. Fig. 6-103.- Representación simbólica del circuito de la figura 6-102. b) Utilizando dos interruptores, SW1 y SW2, como entradas A y B, confeccionar la siguiente tabla de la verdad, de la figura 6-104. 246 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA Tabla de la verdad a*B SALIDA ENTRADAS B=SW2 A=SW1 0 0 0 1 1 0 1 1 AB=L1 Fig. 6-104.- Tabla de la verdad a confeccionar partiendo del circuito mostrado en la figura 6-57. c) Compárense los resultados obtenidos en la tabla de verdad con la salida de una puerta OR, para deducir su equivalencia, como se refleja en la figura 6-105. B Fig. 6-105.- Equivalencia entre estos dos circuitos lógicos. "Implementación de una función AND utilizando puertas ÑOR" a) Montar el circuito representado en la figura 1-106. SW1 SW2 Fig. 6-106.- Circuito práctico para implementar la función AND. 247 CAPITULO 6 A Fig. 6-107.- El circuito de la figura6-62, puede representarse simbólicamente co mo aparece en esta figura. A-B B b) Utilizando dos interruptores y un LED de salida, confeccionar la tabla de la verdad mostrada en la figura 6-108. Tabla de la verdad de ^+g ENTRADAS SALIDA B=SW2 A=SW1 0 0 0 1 1 0 1 1 L1=A+Í Fig. 6-108.- Tabla de la verdad a completar a base del montaje realizado según la figura 6-106. c) Compárese y establézcase en su caso la equivalencia entre la tabla de la verdad confeccionada y la salida de una puerta AND. SUMARIO —Las funciones AND y OR pueden ser implementadas con cualquier tipo de puertas NAND o ÑOR, aplicando el teorema de Morgan. —Una doble negación equivale a una afirmación, ver figura 6-109. Fig. 6-109.- Equivalencia de una doble negación. - Usando el teorema de Morgan (la suma de varias variables negadas es igual a su producto negado y el producto de varias variables negadas es igual a su suma negada) cualquier ecuación lógica puede ser implementada por puertas NAND o ÑOR exclusivamente. 248 LÓGICA MIXTA. APLICACIONES Y DESCRIPCIÓN TÉCNICA CUESTIONES PRACTICAS DE AUTO-TEST 1)La función AND no puede ser construida sólo por puertas: a) ÑOR. b)OR. c) NAND. 2)¿Cuántas puertas se requieren como mínimo para construir una puerta OR a ba se de puertas NAND? a) 1 b)2 c)3 d)4 3)Aplicando el teorema de Morgan, la función fx = A + B, es igual a: a) A-~B b)^-B^ c) A+ B 4)Dado el circuito de la figura 6-110, su salida según el teorema de Morgan será: a. AB b. AB c. A+B d. A+B \> Fig. 6-110.- Circuito lógico y sus posibles salidas. 5) Con una puerta ÑOR y los INVERSORES que se deseen, dibujar el diagrama que implementa una función AND. 249 CAPITULO 7 Elementos básicos de memoria: Flip flop y básculas (PRACTICAS DE EXPERIMENTACIÓN) LÓGICA COMBINACIONAL Y LÓGICA SECUENCIAL Las aplicaciones que hasta ahora se han explicado de las puertas lógi cas están encuadradas dentro de la "lógica combinacional", en la cual sus sistemas proporcionan una salida que depende exclusivamente del estado de las entradas. Los sistemas que forman parte de la "lógica secuencial" son aquellos en los que el estado de sus salidas depende, además del estado de las entradas, de estados anteriores que han sido memorizados. De este último tipo de lógica se desprende que, cuando se repite una misma combinación de estados de las entradas, la salida pue de ser diferente, según cuando se haya producido y la secuencia de estados anteriores; dicho de otra forma, depende de la historia del sistema. Como ejemplo de lógica secuencial puede citarse el automatismo clásico de puesta en marcha y parada de casi todos los dispositivos in dustriales. Para la activación y para la desconexión de un dispositivo, se dispone de dos pulsadores. Llamemos M al de puesta en marcha y P al de paro. Con sólo pulsar un momento M, la máquina se activa y aunque se deje de pulsar M, sigue activada. Por otro lado, para pararla basta actuar brevemente sobre el pulsador P y la máquina se para indefini damente. La implementación de este automatismo por procedimientos eléctricos se logra con un relé que gobierna dos contactos: uno que sir ve para su propia alimentación y otro que controla la carga. El esquema práctico de este sistema se expone en la figura 7-1. Al pulsar brevemente M se activa el relé y se cierran sus contactos normalmente abiertos, r y s, con lo que la carga queda conectada a la alimentación. Aunque dejemos de pulsar M, el relé y la carga no se de250 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Fig. 7-1.— Automatismo eléctrico de activación y desactivación de una carga, mediante dos pulsadores. sactivarán, ya que el relé permanece alimentado a través de su contacto r. Para desactivar el relé y la carga será preciso pulsar brevemente el pulsador P de paro. La tabla de verdad no es tan simple como la de los casos combinacionales ya analizados a base de puertas lógicas, pues, por ejemplo, y refi riéndonos al caso comentado anteriormente, si ninguno de los dos pul sadores están sin oprimir, estado muy corriente, no se puede decir a M p RELÉ r s CARGA 0 0 0 0 0 0 Fase 1 1 0 1 0 0 0 Fase 2 1 0 1 1 1 1 Fase 3 0 0 1 1 1 1 Fase 4 0 1 0 1 1 1 Fase 5 0 1 0 0 0 0 Fase 6 0 0 0 0 0 G HISTORIA DEL SISTEMA Estado inicial Fig. 7J2.- Tabla de la verdad para la activación y desactivación de una carga mediante un relé y dos pulsadores M y P. 251 CAPITULO 7 priori si la carga estará activada o no. El resultado depende de la historia del sistema, es decir, de cual de los dos pulsadores ha sido el último en ser accionado. Dicha tabla se presenta en la figura 7-2 y en ella se ha considerado la existencia de un pequeño tiempo de retardo en la activación y la desac tivación del relé y el cierre o apertura de sus contactos r y s. Para comprender el tratamiento de problemas de tipo secuencial, aprovechando los diagramas de Karnaugh, se exponen a continuación un par de ejemplos con todos los pasos a realizar, con el propósito de exponer un método que pueda aplicarse a cualquier problema. Se co mienza con el ejemplo práctico que se acaba de comentar. RESOLUCIÓN DE UN PROBLEMA SECUENCIAL Supóngase que se desea controlar un motor mediante dos interrupto res A y B, de forma que Á lo active y quede en ese estado, aunque pos teriormente deje de pulsarse A. Al pulsar B el motor se para y queda parado aunque se deje de pulsar B. Las fases que regulan este automatis mo serán las siguientes:• Ia fase: A y B desconectados o no pulsados y el motor parado A = 0, ¡ B = 0 y M = 0. (Estado inicial de fig. 7-2) 2a fase: Se pulsa A y el motor se pone en movimiento A = 1, B = 0, y M = 1. (Ia y 2a fase de fig. 7-2) 3a fase: Se deja de pulsar A y el motor sigue girando A = 0, B = 0 y M=l. 4a fase: Se acciona B y el motor se para A = 0, B = 1 yM = O.(4a y 5a) 5a fase: Se deja de pulsar B y el motor se mantiene parado A = 0; y B = 0 y M = 0. (La 5a fase es igual a la Ia.) (6a fase de fig. 7-2) Obsérvese que la Ia y la 3a fases, aun teniendo el mismo estado las variables de entrada (pulsadores A y B), originan diferente salida (esta do de M). Esta situación es la que caracteriza y diferencia los sistemas secuenciales de los combinacionales. Es preciso tener en cuenta en este ejemplo el orden en el tiempo en que se han producido los diferentes valores de las variables para determinar el resultado. Al colocar en las cuadrículas del diagrama de Karnaugh de dos varia bles las fases del ciclo, la Ia de ellas contiene a la vez dos fases, concre tamente la Ia y la 3a. La 5a fase es idéntica a la Ia y no es necesario ponerla en el diagrama, tal como queda reflejado en la figura 7-3. 252 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS 1a Fase 3a Fase Fig. 7-3.- Diagrama de Karnaugh con las fases del problema colocadas en las correspondientes cuadriculas. 2a Fase 4a Fase B Como consecuencia de la Ia fase habría que colocar un 0 en la Ia cuadrícula, pero teniendo en cuerda el significado de la 3a fase habría que poner en dicha cuadrícula un 1. EÍ problema queda por este motivo indeterminado. Es preciso añadir un nuevo elemento que resuelva la indeterminación, el cual recibe el nombre de "variable auxiliar". Si a las dos variables de que se dispone, A y B, se añade otra auxi liar X, se tiene un total de 3 variables con 8 combinaciones diferentes, que responden al diagrama ^e Karnaugh mostrado en la figura 7-4. A Fig. 7-4.- Diagrama de Karnaugh de 3 variables, al añadir a A y B la variable auxiliar X. B En el diagrama de la figura 7-4 hay dos combinaciones para el caso en que A = 0 y B = 0, una de las cuales es la cuadrícula correspondiente a la Ia fila —Ia columna y la'otra la de la Ia fila— 4a columna, difirien do ambas en el estado de la variable X, que en la Ia vale 0 y en la 2a vale 1. Una vez obtenido un diagrama, con una o varias variables auxiliares, que eviten la posibilidad de que en una cuadrícula coexisten dos fases con resultados opuestos, se colocan en las restantes cuadrículas las fases de forma ordenada y de manera que se pueda saltar desde la que representa una fase a la siguiente, variando únicamente el estado de una variable. 253 CAPITULO 7 La Ia fase ocupará la Ia cuadrícula, con A = 0, B = 0yX=0;de ella se pasa directamente a la 2a fase, puesto que es la cuadrícula dé la de recha. El paso a la 3a fase, con A = 0, B = 0 y X = 1, no se puede reali zar directamente, puesto que hay que saltarse una cuadrícula; por eso de la fase 2 se pasa a la 2'; que en lo único que difiere de la adyacen te es en el valor de la variable auxiliar X, como queda representado en la figura 7-5. A Fase 1 Fase 2 Fase 2' Fase 3 Fig. 7-5.- De la fase 2 se pasa a la 3 a través de la fase intermedia 2'. B De la fase 3 se pasa directamente a la 4, que es la que tiene debajo y de ésta a la 5, idéntica a la 1 y, como no se puede hacer directamente, se pasa por la fase 4', similar a la 4, excepto en el valor de la variable auxiliar; finalmente, de la 4' a la 5, como se representa en la figura 7-6. A Fase 1 Fase 2 Fase 5 ' Fase 4' Fase 2' Fase 3 i Fase 4 B Fig. 7-6.- Ordenamiento de fases en el diagrama de Karnaugh. Nótese que se ha pasado de una fase a la siguiente variando solamente el estado de una variable, ésta es la razón por la que se necesita usar es tados y variables auxiliares. En el diagrama de Karnaugh, una vez marcadas en él todas las fases, sobran 2 cuadrículas que no influyen en el proceso y que a la hora de simplificar podremos poner un 0 ó un 1, según convenga. 254 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS La fase 2 y la 2' respecto a las variables A y B son equivalentes, va riando únicamente el valor de X. Como la fase siguiente a la 2 es la 3 y en ella X = 1, haremos que los estados 2 y 2' sean idénticos a A = 1, B = 0 y X = 1. Para pasar del 4 al 5 se pasa por el 4' y como el 5 tiene la variable X = 0, las fases 4 y 4' las haremos idénticas con A = 0, B = 1 y X = 0. De esta forma, la tabla de verdad, una vez identificada la fase 2 y 2' por un lado y la 4 y 4' por otro, será la que se expone en la figura 7-7. FASES A B X M 1 0 0 0 0 2=2' 1 0 1 1 3 0 0 1 1 4=4' 0 1 0 0 5=1 0 0 0 0 Fig. 7-7.- Tabla de verdad con identificación de fases. De la tabla de verdad de la figura 7-7 se deduce que X = M. A continuación se coloca un 1 en las cuadrículas del diagrama de Karnaugh que activan el motor, como aparece en la figura 7-8. En las cuadrículas en las'que el resultado es indiferente se pone una X. 1 1 X X 1 B Fig. 7-8.- Colocación de un 1 en las cuadrículas que activan el motor y una x en las que el resultado es indiferente. Para la simplificación cogiendo lazos, a las cuadrículas marcadas con x, se les puede hacer valer 1 ó 0, indiferentemente; en este ejemplo inte- 255 CAPITULO 7 resa que valgan 1, para formar un lazo de cuatro 1 y otro con dos, como se ha dibujado en la figura 7-9. te. i 1 r 1j Fig. 7-9.- Formación de dos lazos tomando las cuadriculas marcadas con'x, como de valor 1. i 1 i B La suma de los lazos proporciona la ecuación final: M=A+ B • X El elemento auxiliar X es, y responde, a la misma ecuación que M. Luego los circuitos de X y M serán los representados en la figura 7.10. Fig. 7-10.- Los automatismos que controlan X y M son idénticos. Considerando X como relé y x como uno de sus contactos, el auto matismo completo que resuelve este ejemplo queda representado en la figura 7-11. X Fig."7-11.— Solución del automatismo secuencial. 256 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS OTRO EJEMPLO DE AUTOMATISMO SECUENCIAL Una máquina de clavar clavos tiene dos movimientos, uno hacia abajo para meter el clavo y otro hacia arriba una vez metido, según queda representado en la figura 7-12. Baja a ^^ Detectores posición I I Sube I I za za 777/777TTT77T Fig. 7-12.^ Esquema de funcionamiento de la máquina de clavar clavos. La máquina se controla mediante 3 variables: El pulsador C sirve para poner en maroha hacia abajo el pisón, desde la posición de partida en que a = 1 y b = 0. Aunque se deje de pulsar C, el pisón sigue bajando una vez iniciado el movimiento, hasta que meta el clavo y se excite el detector de posición b, con lo que automática mente el pisón se para y cambia de movimiento, dirigiéndose hacia arri ba, hasta que excita de nuevo el detector a en la posición de partida y se para, volviendo la máquina a la posición de reposo. Las fases del funcionamiento de la máquina son las siguientes: FASES SUCESIVAS abe BAJA SUBE Fase 1: Posición de partida 100 0 0 Fase 2^ Se pulsa C y comienza a bajar el pisón 101 1 0 Fase 3: Se desactiva a y sigue bajando el pisón 001 1 0 Fase 4: Se deja de pulsar C y sigue bajando el pisón 000 1 0 Fase 5: Se activa b al terminar el clavado y el pisón comienza a subir 010 0 1 Fase 6: Se desactiva b y sigue subiendo el pisón 000 0 1 Fase 7: Llega a la posición de .partida y se para 100 0 0 257 CAPITULO 7 La representación de las 7 fases del automatismo en un diagrama de Karnaugh para 3 variables, a, b y c, se ha dibujado en la figura 7-13. Fase 4 Fase 1 Fase 5 Fase 6 Fase 7 Fig. 7-13.- Fases del automatismo en el diagrama de Karnaugh. Fase 2 Fase 3 Como las fases 4 y 6 ocupan la misma cuadrícula, el problema queda indeterminado, pues con el mismo estado de las variables a, b y c se obtiene un resultado diferente, según la fase que sea. Para eliminar la indeterminación se añade la variable auxiliar X, con lo que el nuevo diagrama de Karnaugh será ahora de 16 cuadrículas y, teniendo en cuenta en él la nueva variable, podremos diferenciar las fases 4 y 6, dando en ellas valores diferentes a la variable auxiliar. De igual forma que en el ejemplo anterior, pondremos las fases pa sando de cada una a la siguiente, alterando sólo el estado de una varia ble, como aparece en la figura 7-14. b F1 F .5 F4 i i F.3 F.6 258 i 1 1 F.5' F.2 F.7 F.1 Fig. 7-14.- Fases del problema localizadas en el diagrama de Karnaugh. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Se consideran cuadrículas adyacentes también las que están situadas en las columnas laterales y las de la fila de arriba co,n respecto a las de la de abajo. Para poder cerrar el ciclo se han incluido las fases 1' y 5'. Para que las fases 5 y 5' sean iguales, se obliga al valor de la variable auxiliar a ser igual que el de la fase siguiente, o sea, que las fases 5 y 5'quedan como a = 1,6 = l,c = Qy X= 1. También para el caso de las fases 1 y 1' se pone el valor de la variable auxiliar X = 0 para ambas, ya que la fase siguiente 2 tiene la X con di cho valor. La tabla de verdad, incluyendo los valores de la variable auxi liar, es la de la figura 7-15. Fases a b c Ba¿a Sube X 1 1 0 0 0 0 0 2 1 0 1 1 0 0 3 0 0 1 1 0 0 4 0 0 0 1 0 0 5 0 1 0 0 1 1 6 0 0 0 0 1 1 7=1 1 0 0 0 0 0 Fig. 7-15.- Tabla de verdad para las diferentes fases del problema. A continuación, en la figura 7-16, se ofrece el diagrama de Karnaugh con las cuadrículas correspondientes a la posibilidad que baje el pisón, señaladas con un 1. A las cuadrículas no ocupadas por fases se las pone x. Las cuadrículas señaladas con x en el diagrama de Karnaugh se pue den tomar como de valor 1 ó 0, según interese, con lo que se han podi do establecer en la figura 7-16, dos lazos, uno de ocho 1 y otro de 2, quedando como resultado la ecuación simplificada, igual a la suma de los lazos: BAJADA = 7- +C 259 CAPITULO 7 a•b•x V r—1\ X N 1 ' I I I I 1111 X I X 1 V X X I I X I J X X Fig. 7-16.- Confección de lazos para el caso de bajada del pisón. Para la subida del pisón se confecciona otro diagrama, con un 1 en las cuadrículas que permiten dicha posibilidad. Ver la figura 7-17. — t— 1 X I I I X X I I I I -1Y-a•x I X —I I !1 V X I X I I -v_- J X I I 1 I 1 I X 1 J Fig. 7-17.- Confección de lazos para la subida del pisón. 260 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Teniendo en cuenta que las cuadrículas que no están ocupadas por fases que intervienen en el funcionamiento pueden valer 1 ó 0, según convenga, se forman sobre la figura 7-17 dos lazos, uno de ocho 1 y otro de cuatro, con lo que la ecuación simplificada, igual a la suma de los lazos, queda: SUBIDA = T- x+ b = X La ecuación anterior se ha establecido porque los resultados que posibilitan la subida coinciden con los de la variable auxiliar X. Como resultado final del problema quedan las dos ecuaciones que go biernan la subida y la bajada del pisón, de las que se desprende el auto matismo eléctrico, presentado en la figura 7-18. BAJADA = a SUBIDA = "a b • x +c x + b =x Fig. 7-18.- Automatismo final que resuelve el problema secuencial. Con estos ejemplos se ha intentado exponer las peculiaridades de los sistemas secuenciales, así como un método derivado de los diagramas de Karnaugh para su tratamiento. No obstante, el objetivo que se ha queri do poner de relieve es el de la importancia de la memorización de esta dos anteriores en los problemas de este tipo, para poder conocer con posterioridad el resultado. Por otra parte, en el capítulo 12 se hace una completa descripción de los métodos existentes para el diseño de sistemas secuenciales. Para recordar la historia o la secuencia que ha desarrollado el sistema y determinar el estado de su salida, se necesitan elementos electrónicos 261 CAPITULO 7 capaces de almacenar una información en un momento determinado y proporcionarla cuando se necesite. De estos elementos, los más simples son los Inestables, a los que se dedica el resto del capítulo. MULTIVIBRADOR BIESTABLE O FLIP-FLOP. CIRCUITO ELEMENTAL DE MEMORIA El circuito fundamental de un multivibrador biestable lo constituyen dos transistores iguales, trabajando en conmutación y siempre en esta dos opuestos, de forma que cuando uno conduce el otro está bloquea do, y viceversa. El esquema básico se muestra en la figura 7-19. Fig. 7-19.- Esquema básico del multivibrador biestable. Al comenzar el funcionamiento del circuito de la figura 7-19, es de cir, al conectar la tensión de alimentación, supongamos que se adelanta a conducir T, ,'pues aunque los dos transistores son iguales es imposible que sean idénticas_sus características. Al disminuir la tensión del colec tor de T^ (salida Q = 0) por conducir, se anula la polarización de la base de T2, con lo que este transistor no puede conducir y, en consecuencia, su colector posee la tensión de alimentación (salida Q = 1). T, permane ce en saturación, puesto que su base está polarizada negativamente, o sea directamente por ser PNP, desde la elevada polarización negativa del colector de T2. Para hacer cambiar el estado de los dos transistores y hacer conducir a T2 hay que aplicar exteriormente a su base un impulso negativo que invertirá el j^stado de los dos transistores y por tanto también el de las salidas Q y Q. 262 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Para un nuevo cambio de estado en los transistores habrá que aplicar otro impulso negativo a la base de T,, o sea, a la del transistor bloquea do. El estado de la salida del biestable corresponde a_la tensión de colec tor de uno cualquiera de los dos transistores (Q y Q), en la que se ob tendrá una onda cuadrada que variará desde el nivel lógico 0 (ausencia de tensión cuando el transistor está saturado) hasta el. nivel lógico 1 (tensión de alimentación cuando el transistor está bloqueado). El pe ríodo de esta onda cuadrada dependerá del tiempo que transcurra entre la aplicación de dos impulsos consecutivos a las bases de los transistores. ELEMENTO BÁSICO DE MEMORIA Las mismas puertas AND y OR que antes se han descrito como ele mentos de toma de decisiones pueden interconectarse para formar ele mentos de memoria y tienen la capacidad de recordar si a sus entradas se les ha aplicado o no un nivel 1 con anterioridad, constatándolo su salida. Es muy interesante comprobar la relación que existe entre los ele mentos de memoria y los de toma de decisiones (puertas), porque si se consideran las características de cualquier puerta, se hace difícil imagi nar cómo pueden recordar la historia de sus entradas. Para analizar estos conceptos comenzaremos por una memoria de capacidad muy li mitada, construida con una simple puerta OR (figura 7-20). Fig. 7-20.- Elemento básico de memoria con una puerta OR. De la figura 7-20 se desprende que inicialmente la salida Q y la entrada A están al nivel lógico 0, así como también la entrada B, que se alimenta de la salida Q. Si la entrada A pasa a nivel 1, la salida, debido al comportamiento de una puerta OR, pasará a 1 y, aunque posterior mente A vuelva a 0, la salida permanecerá en 1, ya que al realimentar la entrada B, siempre existirá en la puerta una entrada con nivel 1. La salida Q de la memoria quedará en estado 1 en cuanto la entrada A pase por 1, y la única forma de borrar la memoria para ponerla en el estado inicial será desconectar la salida Q, con la entrada B y al quedar A y B ambas a 0 también la salida estará obligada a caer a 0. 263 CAPITULO 7 El elemento de memoria que se ha considerado no es práctico, por que, si bien recuerda su puesta a 1, no es capaz de borrarse y ponerse en 0 o en "reposición", cuando ya no interese mantener la informa ción almacenada, mediante otra señal lógica. Los elementos básicos de memoria son los biestables denominados "básculas" (latches: cerrojos), a partir de los cuales y mediante modi ficaciones y ampliaciones se consiguen elementos de memoria cada vez más sofisticados y complejos. Estos elementos también se llaman flipflop. Según la lógica que se utilice y el tipo de disparo, los biestables fun damentales pueden clasificarse en 4 clases: a)R-S b)J-K c)D d)T El disparo de estos biestables puede ser de dos tipos, bien como con secuencia de alcanzar un determinado nivel de tensión (báscula-cerrojo), bien por la aplicación de un determinado tipo de flanco en un impulso de tensión (flip-flop). También se estudiarán los biestables cuyo disparo está sincronizado por los impulsos de un reloj y los que se disparan de forma asincrona. FLIP-FLOP R-S Una memoria se usa normalmente para almacenar una información o dato (un bit 1 ó 0) durante un período de tiempo y después borrarla para que quede dispuesta a admitir otro dato. Este tipo de memoria se muestra en la figura 7-21 y para su implementación se requieren dos puertas ÑOR. Fig. 7-21.- Flip-flop básico R-S. 264 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Al circuito de la figura 7-21 se le denomina flip-flop R-S (Reset-Set) o báscula R-S y es el más básico de todos los flip-flop, razón por la cual se procederá a un estudio detallado del mismo. De momento, las palabras flip-flop y báscula las emplearemos indistintamente. Set y Reset son palabras inglesas que se pueden interpretar como "Puesta a 1" y^"Puesta a 0" respectivamente. Aunque en un principio cuesta seguir todas las etapas del funciona miento de la báscula R-S, un estudio cuidadoso y sistemático hará que se comprenda exactamente lo que en él ocurre, siendo después muy fácil analizar y usar el resto de los flip-flop. La mayor dificultad del estudio de las básculas radica en que las sa lidas del circuito están conectadas a las entradas-. Así, cualquier señal aplicada a la entrada del circuito, lo atraviesa y luego retorna a las entradas, de forma que la señal de entrada produce múltiples efectos. A la conexión de la salida con las entradas se le llama "feedback" o "realimentación", y es esencial en el comportamiento de los circuitos lógicos con memoria. Para explicar el funcionamiento de la báscula R-S comencemos in troduciendo un nivel lógico 1 por la entrada de puesta a 1, llamada set, mientras que la entrada de puesta a 0, o reset, permanece en nivel ló gico 0. Recuérdese que una puerta ÑOR tiene su salida a 0, mientras que una de las dos entradas esté a nivel 1. La salida Q pasará al estado lógico 0 y, como esta salida está conectada con la otra puerta ÑOR, en ella las dos entradas estarán a 0, con lo que la salida Q quedará a nivel 1. El nivel 1 de Q realimentá la entrada de la puerta superior, la cual dispone 2 entradas a nivel 1 y, siendo una puerta ÑOR, sólo necesita una entrada de nivel alto para mantener en 0 su salida. Por lo tanto, el nivel J_ de la entrada set, o S, puede pasar a 0, permaneciendo las salidas Q y Q en el mismo estado. Para reiniciar el circuito, póngase la entrada R a nivel 1, con lo que, volviendo a examinar las salidas de las puertas, se comprueba que Q pasa a nivel 0 y Q al 1. En este estado se dice que la báscula ha sido puesta a cero y borrada su información. Como se desprende de lo ex puesto, la activación de las entradas de este tipo de báscula se produce por la aplicación de niveles altos. En la báscula R-S, si la entrada S tiene un valor 1, la salida Q = 1, y si la entrada R toma un valor 1, la salida Q = 0, estando las salidas Q siempre inversas a las Q. Si se, excitan una y otra entrada alternativa mente, Q y Q irán alternando en los estados 1 y 0. En la figura 7-22 a) se representa la constitución elemental de la báscula R-S y en la 7-22 b) el símbolo usado en los diagramas lógicos. 265 CAPITULO 7 b) S Q g. 7-22.- En la parte a), constitución de báscula R-S; en la parte b), símbolo típico usado en los esquemas lógicos. Hay que considerar una última condición: cuando ambas entradas R y S estén altas simultáneamente. En este caso, y puesto que una puerta ÑOR tiene_salida 0, si alguna de sus entradas está a nivel 1, ambas salidas Q y Q quedarán a nivel 0. Este es un estado especial de la báscula R-S que se debe evitar, ya que crea una indeterminación en las salidas del flip-flop, al quedar ambas a nivel lógico cero. Cuando desaparece la condición de indeterminación (R = S = 1), no se conoce algebraicamen te el estado que aparecerá en el flip-flop, aunque sí se puede determinar físicamente la respuesta a esta condición especial (paso de R = S = 1 a R = S = 0), porque una vez fabricado el CI que contiene el circuito, siempre que ocurra esta situación proporcionará una determinada sali da, dependiendo de las características técnicas del circuito electrónico. La tabla de la verdad de este flip-flop, representando Qt_i, el estado anterior de la salida al mo mento que se considera será el de la figura 7-23. R s Qt-1 ut 5t 0 0 0 0 1 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1 0 0 0 0 1 1 0 1 1 1 0 INDETERMINADO 1 1 1 INDETERMINADO 1 Fig. 7-23.- Tabla de la verdad del flip-flop R-S. 266 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS En la figura 7-24 se muestra el "d^agrama de tiempos" en el que se indican los estados de las salidas Q y Q al variar las entradas R y S. Nivel lógico 1 s 0 R 0 Q 0 1 o I 1 ñ 0 •. t Fig. 7-24.- Diagrama de tiempos del flip-flop R-S. APLICACIÓN DE UN FLIP-FLOP R-S A UN CIRCUITO PRACTICO La báscula R-S puede almacenar un nivel lógico 1 ó 0 y es muy útil para representar un acontecimiento real cuando se usan estados lógicos. Para ilustrar sus posibilidades, volvamos al problema del semáforo pre sentado en el capítulo anterior. El detector de tráfico consiste en un aparato sepultado bajo el pavimento, que percibe el paso de los coches sobre él, pasando su salida a nivel 1, durante ese tiempo. Si la salida del detector la conectamos a la entrada S del flip-flop R-S, éste se activará cuando pase el primer coche, recordando dicho paso, como se muestra gráficamente en la figura 7-25. Fig. 7-25.- Circuito Desde los semáforos previos 267 CAPITULO 7 El circuito ha sido dispuesto de forma que cuando un coche pasa sobre el detector, el flip-flop ponga a 1 la salida Q, que es una de las entradas de la puerta AND U! ; la otra entrada de esta puerta está pre sente continuamente desde el semáforo precedente. Si un segundo, ter cero o cuarto coche pasan por el detector, no producen ningún cambio, ya que el flip-flop ha quedado excitado con el primero. Después que el semáforo se ha colocado en verde y los coches han pasado, la luz cam biará a rojo, de forma automática, al cabo de un cierto período de tiempo. Para reiniciar nuevamente el ciclo, una señal de nivel lógico 1 se origina al encenderse la luz roja y se aplica a la entrada R del flip-flop borrando su contenido y dejándolo preparado para detectar el paso de un nuevo coche. Otra posibilidad de este circuito es la de poder contar el número de coches que pasan por el detector. La misma señal que llega al flip-flop desde el detector, se conecta a un contador que cuenta las veces que la salida del detector pasa por el nivel lógico 1. Cada nivel lógico 1 dura un corto espacio de tiempo, que se llama impulso y a una sucesión de ellos se le denomina "tren de impulsos". Más adelante se estudiarán los con tadores, que también están construidos con flip-flop y constituyen otra forma de memoria, que contabiliza diversos hechos en el instante en que se produce cada uno. FLIP-FLOP R-S CON PUERTAS NAND También puede ser construido el circuito básico de una báscula R-S con puertas NAND; tal como se muestra en la figura 7-26. El análisis de este circuito es similar al explicado con puertas ÑOR, por lo que no se repetirá con tanto detalle. No obstante, es interesante reconocer am bos tipos y estudiar sus diferencias, porque los dos son usados con pro fusión por los diseñadores. Fig. 7-26.- Báscula R-S hecha con puertas NAND. Se ha utilizado otro símbolo, habitual para la representación de las puertas NAND. Los dos tipos de básculas son idénticos en cuanto a la capacidad de almacenar un nivel lógico. Pero la excitación y desexcitación de la bás268 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS cula R-S implementada con puertas NAND se realiza usando el_ nivel lógico 0. Es decir, que para almacenar un_nivel lógico 1 en Q (Q = 0) los estados de las entradas serán _S = 0 y R = 1. En consecuencia^un nivel lógico 0 se almacena en Q (Q = 1) cuando las entradas valen S= 1 yR=0 Debe ser evitada la condición en la que R=0yS = 0enla báscula R-S con puertas NAND, al igual que ocurría en la versión de puertas ÑOR, con la situación en que R = 1 y S = 1, ya que producen una salida indeterminada. CONDICIÓN DE INDETERMINACIÓN Se acaba de decir que una báscula R-S con puertas NAND provoca una indeterminación en la salida, en el caso de que las entradas valgan R=0y S=0. La condición de indeterminación puede crearse en el transcurso de una secuencia de señales de entrada. Cuando ambas entradas de la figura 7-26 están en su nivel 0, las salidas están en el 1. Si las dos alcanzan si multáneamente el nivel 1, ambas puertas NAND tienen dos entradas con lógica 1 y deben cambiar el estado de su salida a nivel 0. Pero las salidas 0 ponen, a causa de la realimentación, un nivel 0 en la entrada de cada puerta NAND y ahora ambas puertas deben conmutar sus salidas a nivel 1. Estas salidas establecen dos entradas de nivel 1 en cada puerta NAND, con lo que se vuelve a donde comenzó, es decir, a pasar de nuevo las salidas a nivel 0. Las dos puertas cambian su estado con exactitud al mismo tiempo, continuando indefinidamente esta secuencia: ambas puertas pasan sus salidas entre el nivel 1 y el nivel 0 todo lo rápidamente que pueden. No obstante, en la práctica, en vez de proseguir indefinidamente la se cuencia, una de las puertas cambia de estado un poco más tarde que la otra y produce el basculamiento del flip-flop. De aquí que se diga que la condición de transición quede algebraicamente indeterminada, pero físicamente no, puesto que una vez construido y encapsulado el CI que contiene la báscula R-S se sabe cuál de las puertas se retrasará y, por tanto, el resultado final en la condición de transición. OTROS FLIP-FLOP Se han estudiado algunas limitaciones de la báscula R-S (como la condición de indeterminación) para demostrar la necesidad de otros flip-flop. A continuación se discutirá la versión de un flip-flop D, un J-K y uno del tipo T, todos ellos basados en los principios de la bás- 269 CAPITULO 7 cula R-S, la cual se modifica de diversas maneras, dando lugar a nuevos flip-flop' con peculiaridades distintas y un propósito diferente para su aplicación en los circuitos lógicos. SEÑALES DE RELOJ, PUESTA A 1 Y BORRADO (CLOCK, PRESET Y CLEAR) Antes de describir nuevos flip-flop hay que estudiar tres señales básicas, comunes a la mayoría de ellos. Estqs señales son las de "reloj" (clock), "puesta a* 1" (preset) y borrado o puesta a 0 (clear). La señal de reloj es muy importante y se explican los aspectos más elementales de su utilización en una báscula R-S. En la figura 7-27 hay dos puertas AND conectadas a las entradas de una báscula R-S con puertas ÑOR y a ambas se ha conectado una señal de reloj, de forma que puede abrir (enable) o cerrar (disable) ambas puertas simultáneamente. Para que las puertas AND permitan el paso de las señales R y S, es necesario que la señal de reloj esté a nivel 1 De aquí que a la señal de reloj se la denomine "ventana" Cuando esta ventana está abierta (señal de reloj en 0) el estado del flip-flop no puede ser cambiado por la actuación de señales en R y S. Posteriormente se estudiarán elementos de memoria que se cargan cuan do la señal de reloj toma un nivel lógico determinado y otros que sólo se cargan en los flancos o transiciones de la señal de reloj. ulsos efecto flop Fig. 7-27.- Actuación de la señal de reloj, o clock, en una básoula R-S. 270 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Considérese lo útil que puede ser en un circuito de una calculadora el uso de varios flip-flop para el almacenamiento de números. Para rea lizar una operación, en principio, entra el primer sumando tecleando en el panel del calculador. Entonces se aplica una señal de reloj de nivel 1 a todos los flip-flop y los números se cargan en los flip-flop, los cuales quedan desactivados al pasar a 0 la señal de reloj. Después, y mientras los números almacenados en los flip-flop son procesados por otros circuitos, la señal de reloj está en 0 e impide que sus valores sean alterados. Ver la figura 7-27. De lo expuesto se deduce que la señal de reloj sirve para bloquear y desbloquear los datos de los flip-flop. Todo lo dicho guarda cierta analogía con el abrir y cerrar de nuestros ojoS para controlar la entrada de información a través del sentido de la vista en el cerebro y su memoria. Otro objetivo" fundamental de la señal de reloj es la sincronización. En el ejemplo anterior del calculador, el almacenaje de datos requiere varios flip-flop, pudiendo de esta forma dar entrada sincronizadamente a los datos en los flip-flop. Las señales de preset y clear (puesta a 1 y a 0, respectivamente) son entradas que se emplean para poner a 1 ó a 0 el flip-flop, sin involucrar para nada las señales del reloj ni las entradas. En otras palabras, el preset y el clear se usan para poner a 1 ó a 0 el flip-flop cuando la señal de reloj está baja. Por eso se dice que con el preset y el clear se pone a 1 ó a 0 el flip-flop asincronamente. Para ilustrar el empleo de las señales de puesta a 1 y borrado, consi dérese que cuando por primera vez se aplica la alimentación al flip-flop, no se sabe si éste quedará en estado 1 ó 0. Las señales de preset (puesta a 1) y clear (puesta a 0), se usan en este caso para iniciar cada flip-flop con un estado conocido. Esta operación es similar a la que se efectúa en una calculadora para borrar su contenido, antes de volver a utilizarla en otra operación. BASCULA D El esquema de la báscula D se muestra en la figura 7-28. En esta báscula sólo existe una entrada marcada como D y, debido al uso de un inversor, las entradas R y S siempre serán opuestas y nunca se podrá producir en ellas la condición de transición o indeterminación. Nótese en la figura 7-28 que la báscula sólo posee una entrada D. La báscula se pone a 1 (Q = 1) cuando la señal de reloj está a nivel 1 y D = 1, y pasa a 0 (Q = 0) cuando habiendo caído D = 0, el reloj pasa a 1. 271 CAPITULO 7 CLEAR PBESET 0 Q CLOCK CU PRESET La salida Qsiguea la entrada D mientras la señal de reloj esté alta **^^ CLOCK , Este nivel lógico pone "a 1 el flip-flop JTJ~1_T Fig. 7-28.- Báscula D o flip-flop R-S tipo "latch" o cerrojo. Para usar correctamente la báscula D, cuando incluye señal de reloj, se aplica a la entrada de datos D la señal alta o baja que se desea memorizar y, antes de que cambie, se elimina la señal de reloj. Tan pronto como desaparece la señal de reloj, aunque la línea de entrada de datos cambie de estado, la salida no es afectada y se mantiene. Todo lo ex puesto se ilustra de una manera gráfica en la parte inferior de la figura 7-28. Esta báscula transmite a la salida el estado de la única entrada que posee, siempre que ^e active la señal de reloj, por lo que a veces ésta recibe el nombre de Enable. Recibe el sobrenombre de "lacht" o cerrojo. El inconveniente que tienen los elementos de memoria hasta ahora estu diados, que se denominan "básculas-cerrojos" es que transmiten a su salida la información de la entrada durante todo el nivel activo de la señal de reloj. FLIP-FLOP D Aunque el flip-flop D mostrado en la figura 7-29 parece bastante más complicado que la báscula D, en realidad los dos circuitos son pareci dos. Ambos tienen una única entrada de datos. La diferencia entre el flip-flop D y la báscula D está relacionada con una nueva forma de utilizar la señal de reloj. Según se dijo, el estado de 272 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS la salida del flip-flop aparece sólo en el instante en que la señal de reloj pasa del nivel lógico bajo al alto, y en ningún otro caso. En otras pala bras, en el flanco ascendente del impulso de reloj, tal como se muestra en el diagrama de tiempo de la figura 7-29. Este es el funcionamiento característico de la mayor parte de los flip-flop y su carga se realiza "por flanco de disparo". Desde ahora, emplearemos el nombre de "báscu la" a los elementos de memoria que se cargan por nivel activo y el de "flip- flop" a los que lo hacen por flanco de disparo. Q ClEAR ^. ^ste nivel lógico pono e 1 el flip-flop, los demás se ignorar j ir Fig. 7-29.- Flip-flop del tipo D. Obsérvese en el símbolo el pequeño triángulo en la entrada de CLK que significa que es activo en el flanco ascendente. Un análisis del flip-flop D revela que el circuito consta de dos báscu las de entrada interconectadas, puertas U1/U2 y U3/U4, y una báscula de salida, puertas U5/U6. Las básculas de entrada están interconectadas de manera que, cuando la señal de reloj pasa de nivel bajo a nivel alto (flanco de disparo del impulso de reloj), ocasiona la entrada a la báscula de estados complementarios. Es decir, siempre suministra una lógica 1 en la salida de una báscula y una lógica 0 en la otra, determinándose la memorización según el estado de la línea de datos y el flanco del impul so de reloj. Una vez que la señal de reloj está alta, mantiene en el mismo 273 CAPITULO 7 estado las entradas a la báscula de salida y la línea de datos no puede ocasionar ningún cambio. Cuando la señal de reloj baja, ambas básculas de entrada suministran una lógica 1 a la de salida, y la línea de datos pue de afectar sólo al estado de las puertas Ul y U4. FLIP-FLOP J-K El flip-flop J-K mostrado en la figura 7-30 es el más usado en general y también el más versátil y sofisticado. Al igual que la báscula R-S, tiene dos entradas de datos. No puede tener una salida indeterminada. La ma yoría de las versiones del flip-flop J-K están controladas por el flanco posterior o descendente de la señal de reloj, en lugar de serlo por el flanco ascendente, que controla al tipo D. El flip-flop J-K trabaja como se indicai En principio, si una de sus entradas tiene nivel lógico 1 y la otra 0, será puesto a 1 ó a 0 por el flanco de la señal de reloj exactamente igual que la báscula R-S. Si am bas entradas están a nivel 0 cuando llega el impulso de reloj, recordará simplemente el mismo estado que tenía antes del flanco de dicho impul so. Si sus dos entradas están a nivel 1, el flip-flop cambiará su estado cuando se produzca el impulso de reloj. Esta forma de trabajo se llama de "balanceo" o "toggle" y se basa en que las señales aplicadas a las entradas R y S se almacenan durante el transcurso del impulso de reloj, sin cambiar durante ese tiempo los estados del biestable. Al bajar el nivel de la señal de reloj, los datos almacenados hacen funcionar el flip-flop. La báscula J-K dispone de dos entradas denominadas J y K, así como una entrada de señal de reloj para la sincronización, que recibe la repre sentación de Ck. Llamando Qn al estado de la salida Q, un instante an tes de la llegada del impulso Ck, se puede comprender el funcionamiento de la báscula J-K según su tabla de la verdad presentada en la figura 7-30 a). 274 J K Qn+1 0 0 Qn 1 0 I 0 1 0 I 1 UiT Fig. 7-30 a) ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS El esquema por bloques de este tipo de báscula se muestra en la figu ra 7-30 b). Obsérvese el circulito y el triángulo en la entrada deCK, que significa que el J-K se carga en el flanco descendente de reloj. •0 1— > E F. j-- K Fig. 7-3O4>) •0 1\ 9 En la figura 7-30 c) se presenta el circuito lógico al que responde la báscula J-K principal-secundaria. Aprecíese en la figura 7-30 c) que se trata de dos básculas R-S llama das respectivamente principal (M) y secundaria (S). Los impulsos se re loj Ck se aplican de forma directa a la sección Ai, e invertidos a la S. La disposición es análoga a la de la báscula R-S principal-secundaria, con la diferencia de que las NAND Ni y N2, que en la R-S disponen sólo de dos entradas, presentan tres en esta ocasión. A esta tercera entrada se le aplica una realimentación desde la salida, tomada de Q para N2 y de Q para Nt. +5V Fig. 7-30 c) Dada la simetría del circuito, se puede partir del supuesto Q = 1 y Q = 0, obteniendo el cambio a<2 = 0y<2= 1, con cada Ck que llegue. 275 CAPITULO 7 Podemos resumir entonces el funcionamiento de una báscula J-K principal-secundaria cuando J = K= 1, expresando que se produce la in versión en el estado de las salidas por cada impulso de reloj Ck. Se tiene pues que Qn+1 = Qn. El funcionamiento del circuito es el siguiente: a)Sin Ck Cuando no existe impulso de reloj, las patillas 5 y 11 del Ni y ./V2 se encuentran a nivel cero. Por tanto, cualquiera que sea el nivel aplicado a las demás entradas (/, K y de realimentación) sus salidas (patitas 6 y 8 respectivamente) permanecerán enclavadas en el nivel 1. Esto supone que la báscula R-S constituida por las puertas N^ y A^4 no podrá variar de estado, sea cual fuere. Es decir, cualquier variación en los niveles de las entradas / y K no se transmite a la sección secundaria porque la au sencia de Ck bloquea la principal. b)Con Ck Existiendo impulso de reloj, Ck, se bloquea la sección secundaria. En efecto, el inversor N9 transmite un nivel cero a las entradas 10 y 12 de las puertas ./V6 y Ns respectivamente, cuyas salidas (patillas 8 y 9) per manecerán enclavadas a nivel 1. En estas condiciones, la báscula R-S formada por las puertas iV7 y^N8 no podrá bascular. Tampoco ahora se transmitirá a las salidas Q y Q las variaciones de nivel aplicadas a la en tradas J y K. Si se supone al mismo tiempo_que / pasa al nivel 1, encontrándose las salidas en la condición Q = 0 y Q = 1, la puerta ./Vj recibirá el nivel 1 en sus entradas (patillas 3, 4 y 5) suministrando a su salida (patilla 6) nivel cero. Ello provoca el cambio de estado en la báscula formada por iV3 y N4, que pasará a nivel 1 en su salida 11 y a nivel cero en su salida 8. Mientras tanto, iV2 se mantendrá a nivel 1 en su salida, ya que tanto su entrada K (patilla 9) como su entrada, procedente de Q = 0, se encuen tran a nivel cero. Por supuesto, si el nivel 1 se aplica a la entrada K por un mecanismo análogo al explicado, se obtendrá un nivel cero en la salida 11 de A^3 y un nivel 1 en la salida de N4. Dicho de otra manera, las excitaciones en / y K se almacenan en la sección principal cuando existe reloj Ck, pero aún no producen ningún efecto en las salidas Q y Q. 276 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS c) Sin Ck nuevamente Si ahora se considera que el impulso de reloj Ck del apartado b) desa parece, la sección principal queda de nuevo bloqueada y la secundaria se desbloquea a través del inversor. Recuérdese que si / paso a 1 cuando existía Ck, dicho nivel 1 quedó almacenado en la salida 11 de la puerta iV3. Entonces, 7V5 recibe nivel 1 en su patilla 13 y nivel 1, a .través del inversor N9, en su patilla 12, con lo que su salida (patillal 1) cae a cero, lo que hace que la báscula formada por N^ y Ns pase a nivel 1, puesto que la patilla 1 de N^ es su entrada de puesta a 1. , Nótese que N6 recibe nivel 1 a través del inversor en su patita 10 y nivel 0 en su patita 9 procedente de la salida 8 de N4 ; por todo ello su salida 8 permanece en 1. Además, si K pasó a 1 cuando Ck existía, se provocó un nivel cero en la salida 11 áe N3 y un nivel 1 en la salida 8 de N4. Al desaparecer CK , la puerta N6 recibe por su patilla 9 nivel 1 y en su patilla 10 también ni vel 1 a través del inversor, por lo que su salida (patita 8) cae a cero, dan do lugar al basculamiento de ¿a R-S formada por N7 y N&, obteniendo nivel cero enQy nivel 1 en Q. Adviértase que ahora N5 recibe nivel 1 en su entrada 12 y nivel cero en su entrada 13, por lo que su salida (pa tilla 11) suministra nivel 1. Dicho de otro modo, las excitaciones en/y K que se habían almacenado en la sección principal al subir el Ck, pasan a la secundaria, al desaparecer dicho Ck. Caso en que J = 1 y K = 1 Cuando / y K se encuentran simultáneamente en estado 1, existien do Ck, sin cuya presencia la_báscula principal se encuentra bloqueada, y suponiendo que Q = 0 y Q = 1, la puerta A^ suministra por su salida (patita 6) un nivel cero, ya que sus tres entradas (patitas 3, 4 y 5) reci ben nivel 1. Por tanto, la báscula R-S formada por N3 y N4 basculará, dando nivel 1 en su salida 11 de N3, y nivel cero en su salida 8 de A^4. Mientras tanto, la puerta N2 suministrará nivel 1 en su salida 8, ya que desde Q = 0 recibe en su entrada 10 un nivel cero. Al desaparecer Ck entrará en acción, la báscula secundaria y la salida Q pasará a nivel 1, mientras que la Q pasará a nivel cero; es decir, las salidas se han inver tido. Puesta a 0 y puesta a 1 En cualquier momento puede interesar que la salida Q pase a cero o a 1 sin accionar las entradas J y K. Para ello hay que habilitar otras dos entradas directas, que se denominan borrado (O) y preajuste (Pr). Estas 277 CAPITULO 7 entradas se añaden a las puertas iV4 y N3 respectivamente, como se aprecia en la figura 7-30 d). PREAJUSTE (Pr) Desde N a N, Desde N aN BORRADO(Cr) Fig. 7-30 d) Cuando Ck = 0, única condición para la actuación sobre Pr o Cr (re cuérdese que Cj = 1 bloquea la sección secundaria), se puede forzar a cero la salida Q con sólo aplicar nivel cero a la entrada Cr. En efecto, Fig. 7-30 e) 278 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS JV4 pasa instantáneamente a nivel 1, lo que provoca la caída a cero de N6, entrada de puesta a cero de la sección secundaria. Q pasa por tanto a nivel cero. Igualmente, aplicando nivel cero a la entrada Pr la puerta N3 pasa a nivel 1; inmediatamente, la puerta Ns cae a nivel cero, con lo que, por ser la entrada de puesta a 1 de la sección secundaria, dará lugar a forzar Q para que se ponga a 1. Es decir, provoca el estado Q = 1. Cuando no se desee efecto alguno en Pr y Cr, éstas entradas directas han de colocar se a nivel 1. En la figura 7-30 e) se representa el diagrama de estado lógico-tiempo de una báscula J-K principal-secundaria, como resumen gráfico de su funcionamiento. FLIP-FLOP T El flip-flop T (toggle) se puede considerar una versión simplificada del JK. Es parecido porque bascula con todos los impulsos de reloj, bien en el flanco ascendente o en el descendente, según los detalles es pecíficos del circuito. El flip-flop T se usa normalmente en circuitos ta les como contadores, divisores, etc. Como se indica en la figura 7-31, puede construirse partiendo de un flip-flop R.-S. L ClOCK- S Q T R Fig. 7-31.- Esquema básico del flip-flop T. Q DETALLES COMPLEMENTARIOS SOBRE LOS FLIP-FLOP Todos los flip-flop están disponibles en CI, tal como se presenta, como ejemplo, el que corresponde a la figura 7-32, y un simple dual in line o cualquier otro tipo de encapsulado puede contener todas las puer tas que conforman el flip-flop. Para el empleo de estos CI no es necesa- 279 CAPITULO 7 rio saber más que el conexionado externo de los pines y la tabla de la verdad o tipo de flip-flop que contiene, no es preciso conocer el circuito en sí. TTTTT Fig. 7-32.- Flip-flop en un CI. lJ lü Lil LlI Ld LU LJ Los circuitos internos de los flip-flop, han sido explicados por dos razones: Ia, un conocimiento del circuito revelará sus ventajas y limita ciones; 2a hay muchas variantes de cada tipo y, conociendo una, se pueden reconocer y analizar las demás fácilmente. Tanto la tecnología como los símbolos empleados con los flip-flop han evolucionado mucho últimamente. Otras características que son útiles conocer de los flip-flop son las siguientes: -Las entradas de preset y clear se denominan generalmente S y R respectivamente y su estado se invierte dentro del circuito del flip-flop. Esto se demuestra por la presencia del circuito inversor, en la figura 7-32. Para activar estas entradas debe ser aplicado un nivel lógico 0. -Las entradas de preset y clear nunca deben ser activadas al mismo tiempo. -En la familia lógica TTL cualquier entrada que queda sin conectar se considera como "flotante" y responderá como si tuviese un nivel lógico 1. -Es común en un flip-flop tener múltiples entradas de datos a través de puertas AND u OR, o alguna combinación de ellas. 280 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS BASCULAS MONOESTABLES Los elementos biestables que se han estudiado hasta ahora necesitan un impulso para pasar a uno de los dos posibles estados que pueden adoptar. Las básculas monoestables, derivadas de los multivibradores que llevan el mismo nombre, permanecen constantemente en un estado, hasta que reciben un impulso desde el exterior, que las hace pasar al estado opuesto, pero sólo durante un tiempo determinado (transición). El tiempo que están las básculas monoestables en el estado de transi ción viene definido por los valores de la resistencia y el condensador, que se colocan exteriormente. Existe un tipo de báscula que pasa al estado de transición al recibir el flanco ascendente del impulso, y otro tipo que se excita con el flanco descendente (figura 7-33). | Impulso Impulso | t =R •C t=R • C Salida monoestablfi Salida monoestable Activación por flanco ascendenteActivación por flanco descendente a)b) Fig. 7-33.- Diferentes formas de activación de los monoestables. Para estados de transición de corta duración se pueden implementar básculas monoestables con sólo 2 puertas NAND. Figura 7-34. Impulso Salida • • R. Fig. 7-34.- Implementación de circuitos monoestables con puertas NAND. Tanto la entrada de impulsos como la salida de la báscula monoesta ble se encuentran a nivel alto durante el estado estable. Cuando en la entrada de impulsos se recibe uno negativo, la salida pasa también a nivel bajo durante un determinado tiempo, que depende de la cons tante R-C. 281 CAPITULO 7 EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta. 1)En la lógica secuencial, el estado de las salidas depende: a)Del estado de las entradas. b)Del estado de las entradas y de la salida. c)Del estado de las entradas y de sus estados anteriores. 2)La variable auxiliar se utiliza: a)En los diagramas de Karnaugh, para facilitar la simplificación. b)En los diagramas de Karnaugh, para resolver las indeterminaciones. c)En los circuitos de memoria. 3)Recibe el nombre de "biestable" o "flip-flop": a)Porque dispone de 2 estados no estables entre los que bascula. b)Porque dispone de 2 estados estables a los que pasa por medio de impulsos. c)Porque consta de dos transistores. 4)La báscula básica R-S con dos puertas ÑOR recibe este nombre: a). Porque dispone de dos entradas: Set y Reset. b)Porque dispone de dos salidas: Set y Reset. c)Porque dispone de dos estados internos, llamados Set y Reset. 5)La condición de transición en la báscula R-S con puertas NAND se cumple: a)Cuando R = l y S^=0 b)Cuando R = 0 y S = 0 c)Cuando R = 0 y S = 0 6)La señal de reloj o clock sirve para: a)Sincronizar los pasos o fases de una secuencia. b)Para que todas las puertas trabajen al mismo tiempo. c)Para que todas las puertas tarden lo mismo en su actuación. 282 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS DESCRIPCIÓN Y CARACTERÍSTICAS TÉCNICAS DE CI COMERCIALES "FLIP-FLOP Y BASCULAS" A continuación se describen los CI comerciales más representativos de la familia TTL estándar de los que contienen flip-flop y básculas: 7470:Flip-flop JK 7472:Flip-flop JK (Maestro-Auxiliar) 7473:Doble flip-flop JK (Maestro-Auxiliar) 7474:Doble flip-flop, tipo D 74.75:Báscula biestable de 4 bits. 7476:Doble flip-flop JK (Maestro Auxiliar) 7477:Báscula biestable de 4 bits 74100:Dobles básculas biestables de 4 bits 74104:Flip-flop JK Maestro Auxiliar 74105:Flip-flop JK Maestro Auxiliar 74107:Doble flip-flop JK Maestro-Auxiliar 74121:Multivibrador monoestable con entradas Schmitt trigger 74122:Multivibrador monoestable redisparable con borrado 74123:Dobles multivibradores monoestables redisparables con borrado 74174:Séxtuple flip-flop tipo D 74175:Cuádruple flip-flop tipo D 74279:Cuádruple báscula SR De los CI descritos, a continuación se exponen las características de los más destacables, en las figuras siguientes. Se comienza presentando el CI 7470, del que se proporciona una amplia gama de características, las cuales son muy similares a las de los demás CI de este epígrafe. Al contener pocas puertas lógicas, los biestables se fabrican en la escala de integración baja, SSI, y los más usados son los JK, en las ver siones de disparo por flanco y maestro-auxiliar. Las características ge nerales con tecnología TTL de un biestable JK de disparo por flanco son: potencia: 60 mW, tiempo de retardo: 20 ns, frecuencia máxima: 35MHzy fanout: 10. 283 CAPITULO 7 Flip-flop jk de disparo por flanco 1 - SN 74 70 N 4 - MC 74 70 P 7 - ZN 74 70 E 10 - FJJ 101 13 - TL 74 70 N 2 - F 7470 PC 5 ^ DM 74 70 N 8 - N 7470 A 11 - FLJ 101 14 - 3 - F 9 N 70 PC 6912 - MIC 7470 N 15 - Diagrama lógica ^iininin^nir TABLA DE VERDAD Notts: tu tn+1 J = JÍ7j2~.J3 Kl . K2. K3 J K Q K = instante antes del impulso de reloj 1. L Qn t,,+ i ~ instante después de impul L H L de i^o] H H Todas las so entradas J3 oK3 que no se II H Qn utilicen deben ponerse a masa. Lógica positiva: Entrada BAJA para hacer el preset (puesta a uno) de los conjuntos Q a nivel ALTO. (Mo¡) Entrada BAJA para hacer el clear (puesta a cero) de los conjuntos Q a nivel BAJO. Las funciones Preset o borrado (clear) pueden ocu rrir únicamente cuando la éntr. de reloj esté BAJA1 DESCRIPCIÓN - Este dispositivo es un flip-flop JK de disparo por flanco con puerta a la entrada que ofrece entradas directas de borrado y preset, y salidas complementarias Q y q. La información en las entradas J y K es transferida a las salidas en el flanco posi tivo del impulso de reloj. El disparo de reloj de acoplo directo se produce a un nivel de tensión especifico del impulso de reloj, cuando se ha sobrepasado la tensión de umbral de entrada de reloj, las entradas con puerta quedan bloqueadas. Estos flip-flop están diseñados para aplicaciones de media a alta velocidad y ofrece un ahorro significativo en la disipación de potencia y número de circuitos del sistema cuando se requiera entrada a través de puerta. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. MAX. UNIDADES Tensión de aumentación Vcc 4.75 5.0 5.25 Volts Temperatura ambiente de funcionamiento 25 0 70 C Cargab.de salida norm.de cada salida, N 10 V. 1.. Tiempo de transición de impulso del reloj a nivel ALTO t, (dock) ns Anchura del impulso de reloj, tp (cloclc) 20 ns Anchura del impullo de preset, tp(PrHet) ns Anchura del Impulso de borrado tp(Ciear) 25 ns CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (si no se especifica otra cosa) SÍMBOLO PARÁMETRO MIN. TIP.(2) MAX. UNIDADES COND. DE PRUEBA (1) Tensión de entrada ALTA VIII 2.0 Entrada ALTA garantizada Volts Tensión de entrada BAJA vl, 0.8 Entrada BAJA garantizada Volts Tensión de salida ALTA VOH 2.4 3.5 Volts Vcc-MIX..In|I^ -0.4 mA VOi. Tensión de salida*BAJA 0.22 0.4 Volts Vct. MIN..1O| - 16 mA Corriente de entmda ALTA en 40 /¿A VCC ^ MAX., VIN = 2.4 V J1,J2,J3,K1,K2,K3 o reloj 1.0 lili Vcc = MAX. , V[N = 5.5 V IH Corriente de entrada ALTA 80 jiA V'CC -" MAX., Vp^ = 2.4 V para borrado o preset 1.0 VCC = MAX., VIN = 5.5 V Corriente de entrada BAJA pa ra J1,J2,J3,K1,K2,K3 o reloj - 1.6 mA VCC '• MAX. , \'in ^ 0.4 V Corriente de entrada BAJA pa - 3.2 ra borrado o preset mA VCC = MAX.. Vin 0,4 V Con. de sal. en cortoc. (3) ios - 18 - 57 VCC ^ MAX., Vis- -- 0 V mA Corriente de alimentación 'CC 13 26 mA VCC - MAX., V[N 5,0 V 284 Fig. 7-35.- Diagrama, conexionado y características del CI 7470. CAPITULO 7 Flip-flop dual JK maestro/auxiliar con reloj y borrado separados 1 - SN 7473 N 4 - MC 7473 P 7 - ZN 7473 E 10 - FJJ 121 13 - TL 7473 N 2 - F 7473 PC 5 - DM 7473 N 8 - N 7473 A 11 - FLJ 121 14 -SF.C 473 E 3 - F 9 N 73 PC 6 - DM 8501 N 9 -T 7473 Bl 12 - MIC 7473 N 15 - SW 7473 N Diagrama lógico (cada flip-flop) TABLA DE VERDAD ^l J K Q = Instante antes del L L 1 Impulso de reloj - ínstente deapuda del L H H L _H impulso de reloj H H Lóflca positiva: Entr. BAJA para dear de Q a nivel ALTO El borrado es independiente del ralo]. DESCRIPCIÓN - Este dispositivo es un flip-flop dual JK maestro/auxiliar con entradas separadas de borrado y reloj en cada flip-flop. Las entradas a la sección maestro están controladas por el impulso de reloj. El impulso de reloj regula también el estado de los transisto res de acoplamiento que conectan las secciones maestro y auxiliar. La secuencia de funcionamiento es como sigue: 1- Aislar auxiliar de maestro. 2- Entrar la información de las entradas J y K al maestro.FORMA DE ONDA DEL RELOJ 3- Incapacitar las entradas J y K. 4- Transferir la información del maestro al auxiliar. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS TIP. UNIDADES MIN. MAX. PARÁMETRO Ten^ón de alimentación Vcc Volts 5.25 4.75 5.0 Margen de temperatura ambiente C 70 25 0 Cargab. de salida norm.de cada salida. N U.L. 10 Anchura del impulso de reloj tp^ock) 20 ns Anchura del impulso de borrado tp^i^j) 25 ns Tiempo de estab. (Setup) de entrada t(,etup) >tp(clock) 0 Tiempo de manten. (H oíd) de entrad*, t^oidCARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (si no se especifica otra cosa) UNIDADES COND. PRUEBA (1> TIP.(2) MAX. MIN. SÍMBOLO PARÁMETRO Entrada ALTA Garantizada Volts Tendón de entrada ALTA 2.0 vm Entrada BAJA Garantizada Volts 0.8 Tendón de entrada BAJA VIL 'CC = MIN., IOH = -0.4 mA Volts Tendón de salida ALTA 2.4 3.5 'CC = M'N-- lOL = 16 mA Volts 0.22 0.4 Tandón de aalida BAJA VOL 'CC = MAX., Vm = 2.4 V 40 Con. de entr. ALTA en J o K /CC = MAX., V,N = 5.5V mA 1.0 'iH /CC = MAX., Vm = 2.4V Con. de entr. ALTA en bo (lA 80 /CC =MAX., V1N = 5.5 V rrado, o reloj mA 1.0 /CC =MAX., Vm =<>.^ V Con. de entr. BAJA enJoK mA - 1.6 IlL Entrada de corriente BAJA /CC=MAX., Vm=0.4 V mA - 3.2 en borrado, o reloj /CC = MAX., Vm - 0 V Con.de sal. ene. (3) mA - 57 -18 'os /CC = MAX. mA Corriente de ali^entación 20 40 ice 286 Fig. 7-37.- Características técnicas y de conexionado delCI 7473.' ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Flip-flop de disparo por flanco tipo D dual 1 -SN 7474 N 4 - MC 7479 P 7 - ZN 7474 E 10 - FJJ 131 13 -TL 7474 N Diagrama lógico (cada flip-flop) 2 - F 7474 PC 5 - DM 7474 N 8 - N 7474 A 11 - FLJ 141 14 -SF.C474 E 3 - F 9 N 74 PC 6 - DM 8510 N 9 - T 7474 Bl 12 - MIC 7474 N 15 - SW 7474 N ^nzmnzninirEr „ e • ^ o I X TABLA DE VERDAD tn+1 tn ENTR SALIDA SALIDA D Q Q L L H H H L Notas: tn = ilutante antes del impulso de reloj tn+1 = Instante después del Impulso de reloj Lógica positiva: Entr. BAJA preset de Q s nivel ALTO Entr. BAJA olear de Q a nivel BAJO Preeet y borrado (dear) son independientes del reloj. DESCRIPCIÓN - Este dispositivo es un flip-flop tipo D dual por disparo de flanco con entradas directas de borrado y preset así como sa lidas Q y Q. La información en la entrada es transferida a las salidas en el flanco positivo del impulso de reloj. Está diseñado para utilizarse en aplicaciones de media a alta velocidad. Los disparos del reloj ocurren a un nivel de tensión del impulso de reloj y no está directamente relacionado con el tiempo de transición del impulso hacia positivo. Una vez que se ha sobrepasado la tensión de umbral de la entrada de reloj, la entrada de datos (D) queda bloqueada y la información presente no será transferida a la salida. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MAX. TIP. PARÁMETRO MIN. UNIDADES Tensión de alimentación Vcc 4.75 5.0 Volts 5.25 Temperatura ambiente de funcionamiento 0 25 70 C Cargab.desalidanoxm.de cada salida, N 10 U. L. Anchura impulso de reloj tp^ioc^) 30 ns Anchura del impulso de Preset,tp^pnMt) 30 ns Anchura del impulso de borrado, tp(Cieat) 30 ns características eléctricas en el margen de temp ERATURA DE FUNCIONAMIENTO (el do ae especifica otra cosa) SÍMBOLO PARÁMETRO MIN. TIP.(2) MAX. UNIDADES COND. DE PRUEBA (1) Tensión de entrsds ALTA vm Entrada ALTA garantizada 2.0 Volt* Tensión de entrads BAJA VIL Entrada BAJA garantizada 0.8 Volts Tensión de salí de ALTA VOH 3.5 2.4 Volt* l/ cc=MIN..IOH = -0.4mA Tensión de salida BAJA V 0.22 Volts 0.4 A 40 ^cc= MAX., V¡N = 2.4 A Corriente de entr. ALTA en D 1.0 Corriente de entrada ALTA 80 ^CC= MAX" Vin = 2i4 'iH en preset o reloj 1.0 mA Corriente de entrada ALTA 120 (• A 'ce^^ MAX" vin = 2'4 en borrador 1.0 mA 'ce" MAX" VIN " "•" Corr. de entr. BAJA preset o D - 1.6 mA 'ce^ MAX- VIN = 04 I'. IL Corriente de entrada BAJA en - 3.2 mA Jcc-MAX..VD,-0.4 borrado o reloj 'os Corr. de sel. en cortocircuito (3) -IB vcc=max., vjn =o v - 57 mA Corriente de alimentación 'ce 17 30 mA VCC=MAX. Fig. 7-38.- Características técnicas y de conexionado del CI 7474. 287 CAPITULO 7 Latch de 4 bits 1 - SN 74 75 N 4 - MC 74 75 P 7 - ZN 74 75 E 10 - FJJ 181 13 - TL 74 75 N Diagrama lógico 2 - F 74 75 PC 5 - DM 7475 N 8 - N 7475 A 11 - FLJ 151 14 -SF.C 4 75 E 3 - F 9375 PC 6 - DM 8550 N 9 - T 7475 Bl 12 - MIC 7475 N 15 - SW 74 75 N ^tk f (cada latch) i X RR 1^1 A 1 A 1 i- > 11 1 1 minznJTirLnir^ ffi a ai 8T ^ xo en W Símbolo lógico RELOJ DATOS A A |A A Oí Oí 03 03 02 02 ai ai CPI-2 Oí 03 02 a CP3-Í DESCRIPCIÓN - Los latches se utilizan como^almacenamiento temporal de información binaria entre unidades de proceso y unidades de entrada/salida o indicadores. La información presente en una entrada de datos (D) es transferida a la salida Q cuando el reloj está ALTO y la salida Q seguirá la entrada de datos en tanto el reloj permanezca ALTO. Cuando el reloj se pone BAJO, la información (la que estaba presente en la entrada de datos en el tiempo en que se produjo la transición) queda retenida en la salida Q hasta que el reloj vuelve nueva mente a estar ALTO. Se dispone de salida complementaria Q y Q en cada latch de 4 bits y se fabrican en "16-lead nakages" (pastillas de 16 terminales) PATILLAS CARCA DI. D2, D3. D4 Entrada de datos 2 U.L. Pl-2 Entrada de reloj latches 1 y 2 4 U.L. CP3-4 Entrada de reloj latches 3 y 4 4 U.L. ^1. Q2, 33, 34 Salidas de latch 10 U.L. Ql. Q2, Q3, Q4 Salidas de latch complementarias 10 U.L. Nota: 1 Unidad de carga (U. L.) = 40 jiA ALTO/1,6 mA BAJO CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. MAX. UNIDADES Teu.de alimentación Vcc (Ver Nota 10) 4.75 5.0 5.25 Volts Temperatura ambiente de funcionamiento 0 25 70 C Cargab.deaalidanorm.de la aallda 10 características eléctricas en el margen de temperatura de funcionamiento (d no se especifica otra cosa) SÍMBOLO PARÁMETRO MIN. TIP.(2) MAX. UNIDADES COND. DE PRUEBA (1) Tendón de entrada ALTA VIH 2.0 Volts Tena Entr. ALTA garantizada Tendón de entrada BAJA VIL 0.8 Volts Tena Entr. BAJA garantizada V0H Tendón de salida ALTA 2.4 Volts VCC=MIN.,1OH -0.4 mA V0L Tendón de salida BAJA 0.4 Volts Vcc = MIN..1OL = 16 mA Corriente de entr. ALTA en D 80 A VcC = MAX., Vin = 2.4 V 1.0 Vcc = MAX.. Vim = 5.5 V !IH Con. de entr. ALTA en reloj 160 ^íA Vcc = MAX., Vin = 2.4 V 1.0 mA VcC = MAX., VlN = 5.5 V Con. de entr. BAJA en D Sl - 3.2 mA V_c = MAX., VIN = 0.4 V Con. de entr. BAJA en reloj - 6.4 mA Con. de sal. en cortoc. (3/ "es -18 - 57 mA Corriente de alimentación Tcc 32 53 mA VCC = MAX. 288 Fíg. 7-39.- Características te'^nicas y de conexionado del CI 7475. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Flip-flop dual JK maestro/auxiliar con entradas separadas de preset, borrado (clear) y reloj (dock) 1 -SN 7476 N 4 - MC 7476 P 7 - ZN 7476 F 10 - FJJ 191 13 - TL 7476 N 2 - F 7476 PC 5 - DM 7476 N 8 - N 7476 A 11 - FLJ 131 14 - SF.C 476 E 3 - F 9 N 76 PC 6 - DM 8500 N 9 -T 74 76 Bl 12 - MIC 74 76 N 15 - SW 7476 N Diagrama lógico (cada flip-flop) Lógica positiva: Entr. BAJA para preset de Q a nivel ALTO Entr. BAJA para clear de Q a nivel BAJO Preset y borrado son independientes del reloj DESCRIPCIÓN - Este dispositivo es un flip-flop dual JK maestro/auxiliar con entradas separadas de borrado (clear) o reloj. Las en tradas a la sección maestro están controladas por el impulso de reloj. El impulso de reloj regula también el estado de los transistores de acoplamiento que conectan las secciones maestro y auxiliar. La secuencia de funcionamiento es como sigue: 1- Aislar auxiliar de maestro 2- Entrar la información de las entradas J a K al maestro 3- Inhabilitar entradas J a K 4- Transferir la información del maestro al auxiliar.FORMA DE ONDA DEL RELOJ CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. T1P. Tensión de alimentación Vcc 4.75 5.0 Margen de temperatura ambiente 25 0 Cargab.de eallda norm. de cada salida, N Anchura del impulso de reloj tp(ctock) 20 Anchura del impulso de preset, tp^p^^t^ 25 Anchura del impulso de borrado tp^elw) 25 Tiempo de estab. (setup) de entr. t^^p *yclock) Tiempo de mantenimiento de entr. t},^ 0 MAX. 5.25 70 10 UNIDADES Volts C U.L, ns ns ns características eléctricas en el margen de temperatura de funcionamiento (si no se especifica otra coea) COND. PRUEBA (1) SÍMBOLO PARÁMETRO MIN. TIP.(2) MAX. UNIDADES Tensión de entrada ALTA Entrada ALTA garantizada vm 2.0 Volts Tensión de entrada BAJA VIL 0.8 Volts Entrada BAJA garantizada Tensión de salida ALTA 2.4 3.5 VOH VCC ~ MIN., Ioh = -0.4 "iA Volts Tensión ds salida BAJA VOL Volts 0.22 0.4 VCC - MIN., Iol : li mA A VCC ^MAX., V1N=2.4V 40 Con. de entrada ALTA en J o K 1.0 VCC ^MAX., VIf, ^.5V ¡IH Corriente de entrada ALTA en 80 Vcc ^A - MAX., Vin - 2.4 V borrado, preset o reloj Vcc -- MAX., VIN 5.5 V 1.0 Corr. de entrada BAJA en J o K - 1.6 mA Vcc MAX., VIN =0.4 V IlL Entrada de corriente BAJA en - 3.2 mA Vcc --- MAX., V¡N -• 0.4 V borrado, preaet o reloj Con. de sal. en cortocircuito (3) -18 'os - 57 mA Vcc •- MAX., V¡N 0 V Corriente de alimentación ice 20 40 mA Vcc = MAX. Fig. 7-40.- Características técnicas y de conexionado del CI 7476. 289 CAPITULO 7 flip-flop maestro-auxiliar JK gated 1 - SN 29000 N 4710 13 - 3 - F 9000 PC 6912 - MIC 74104 N 15 - SW 74104 N 2511 - FLJ 281 14 - SF.C 4104 E diagrama lógico TABÚ DE FUNCIONES ..RUADAS PBESET CLEAN. RELOJT CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS TIP. MIN. PARÁMETRO 5 4.75 Tensión de alimentación Vcc Carg. de salida norm. nivel lógico ALTO • de casa salida. N nivel lógico BAJO Frecuencia de reloj, fciock 0 Anchura del impulso ^vel ALTO 30 de reloj^ tw nivel BAJO 35 Anchura del impulso de clear o 25 preset. tw Tiempo de establ. de entr., t^tup J. K o JK 35 Tiempo de caída de entr., tR)eue J, K o JK Temperatura ambiente de funcionamiento, TA MAX. 5.25 20 10 15 10 75 SALIDAS ^ UNID. Volts Volts Volts MHz ns ns ns ns ns 0C CARACTERISTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA ESPECIFICADO UNID. CONDICIONES DE PRUEBA MAX. TIP. SIMBOL. PARÁMETRO MIN. Volts oc 1.9 Tensión de entrada nivel ALTO VolU 25 C 1.8 VIH Volts 75 c 1.6 0o C to 75 C Tensión de entrada nivel BAJO 0.85 VolU vil Vcc = 4. 75 V, Ij = -12 mA, 0o to 75 C Tensión de referencia de entr. Volts - 1.5 vi VCC =4. 75 V, VIH = VmMIN., Vil =0.85V, IoH>-l.2mA Tensión de salida nivel ALTO Volts 2.4 voh 0O c to 75 C VCC=4.75V, VIH = VmMIN., ViL = 0.85 V, Iol = 14.1 mA VolU 0.45 0 C to 75 C Tensión de salida nivel BAJO VOL Vcc = 5. 25 V, Vih = Vjh MIN. , 0o C to 75 C 60 fiA Corriente de ^j^* J K 120 entrada Reloj (clock) lIH Reato de entradas a masa. 60 fiA 25O C and 75 C 160 Borrado (clear) 160 ííA 290 Fig. 7-41.- Características técnicas y de conexionado del CI MIC 74104. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS muttivibrador monoestable 1 - SN 74121 N 4 - MC 74121 P 7 - ZN 74121 E 10 - FJK 101 13 - 2 - F 74121 PC 5 - DM 74121 N 8 - N 74121 A 11 - FLK 101 14 - SF.C4121 E Diagrama nqutmétlco de entradas y salidas 3 - F 9603 PC 6912 - MIC 74121 N 15 - SW 74121 N 7UTL equivalente de cade entrada típica da ambat mlidaa DESCRIPCIÓN.-Este dispositivo es un Multivibrador monoestable TTL con disparo ce. a partir de entradas positivas o negativas "gated" (a través de puerta) y con facilidad de inhibición. Tanto los impulsos de salida positivos como negativos están preparados para aceptar hasta 10 cargas normalizadas. El disparo se produce para un cierto nivel de tensión y no está directamente relacionado con el tiempo de transición del impulso de entrada. El circuito de entrada Schmitt de la entrada B permite un disparo libre de jitter desde las entradas con tiempos de transición de solo 1 voltio/segundo, proporcionando al circuito una excelente inmunidad de ruido típica de 1,2 V. Mediante un circuito latch interno se consigue una alta inmunidad de ruido VqC de típicamente 1,5 V. Una vez efectuado el disparo, las salidas son independientes de posteriores transiciones sobre las entradas y son únicamente función de los componentes de tempórización. Los impulsos de entrada pueden ser de cualquier duración respecto al impulso de salida. La longitud de los impulsos de salida pueden ser variada desde 40 ns hasta 28 s eligiendo los componentes temporizadores adecuados. Sin componentes de tempórización extema (ej., patilla 9 conectada a patilla 14, patillas 10 y 11 abiertas) se consigue un impulso de salida de típicamente 30 ns que puede usarse como señal de reset de disparo c.c. (de triggered). La anchura del impulso se consigue mediante compensación interna y es virtualmente independiente de Vcc y de la temperatura. En la mayoría de las aplicaciones, la estabilidad del impulso estará limitada únicamente por la precisión de los componentes extemo de tempóri zación. La ausencia de jitter se mantiene en todo el margen de temperatura y Vcc para más de seis décadas de capacidad de tempórización (10 pF a 10 u?) y más de una década de resistencia de tempórización (2 kíl hasta 40 kíl). En todo estos márgenes la anchura del impulso viene defi nida por la relación tp(out) = CT, RT lóg^ 2 Las prestaciones (performance) del circuito se consiguen con una disipación de potencia nominal de 90 mW a 5 V (ciclo de funcionamiento 50 %) y una disipación típica en reposo de 65 mW. Utilizando RT = 40 kíí se consiguen ciclos de funcionamiento de hasta 90 %. Puede llegarse a valores aún superiores pero permitiendo un cierto jitter en el ancho del impulso. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. Tensión de alimentación Vcc 4.75 5.0 Margen de temperatura ambiente de funcionan-. 0 25 Carg. de aalida de cada salida, N Tiempo de aub. y baj. entr. Scbmltt (B) dal impul. de entr.: entr. lóg. <AL. AS) Anchura del Impulso de entrada 50 Raalst. de tempor. externa entre las 1.4 patilla* 11 y 14 (patilla S abierta) Resistencia de tempórización externa Condensador de tempórización 0 Anchura del impulso de salida Ciclo de RT = 2 ka funcionamiento: R^ =" ^0 ka MAX. 5.25 70 10 1.0 1.0 40 1000 40 67 90 UNID. Volts C U.L. V/e V/tl B ns ka ka tiF B ^ % Fig. 7-42.- Características técnicas y de conexionado delCI 74121 291 CAPITULO 7 multivibrador monoestable redisparable con borrado (clear) 1 - SN 74122 N 2457 - ZN 74122 E 8 - N 74122 A 10 11 - FLK 111 13 14 - SF.C 4122 diagrama oqúemMco de entradas y salidas 36912 - MIC 74122 N 15 - SW 74122 N TABLA 0€ FUNCIÓN ENTTUDAS ' SAL^AS Al A2 Bl B2 4 4 X L I equivalente de cada entrada jl jt. j"jt.l ji jt-n. ji sl ir -ir ir ir ir ir ir ir ir NOTAS: 1.H = nivel ALTO (estado estacionario), L = nivel BAJO (estado estacionario) t = transición de nivel BAJO a ALTO, I = transición de nivel ALTO a nivel BAJO, J"L= un impulso de nivel ALTO,T-T= un impulso de nivel BAJO, X = cualquier nivel (cualquier entrada, incluyendo transiciones). 2.Para utilizar el resistor interno de temporización, conéctese Rtnt a Vcc. 3.Puede conectarse un condensador externo de temporización entre Eext y Rext/Cext (positivo). 4.Para una repetibilidad exacta de las anchuras de impulso, conéctese un resistor externo entre Rext/Cext y Vcc con R^t en circuito abierto. 5.Para obtener anchura de impulso variable, conéctese una resistencia variable externa entre R^^ o ReXt/Cext y VcO DESCRIPCIÓN.-El multivibrador "122V permite disparo ce a partir de las entradas con puerta (gated imput) de nivel BAJO (A) y nivel ALTO (B) y proporciona también cancelación (overriding) de entradas de borrado directas. Dispone también de salidas complementarias. Las posibilidades de disparo simplifican la generación de impulsos de salida de duración extremadamente larga. Disparando la entrada antes de que se haya terminado el impulso de salida, puede ampliarse el impulso de salida. La posibilidad de eliminar el borrado (overriding clear) permite terminar cualquier impulso de salida en un tiempo predeterminado independientemente de los componentes R y C de temporiza ción. La figura A ilustra el disparo de un solo ciclo con las entradas activas (B) de nivel ALTO. impulso de redisparo (ver nota) Anchura de impulso de salida típica/ Capacidad de temporización externa salida sin redisparo control da impulso de salida utilizando impulso de redisparo entraría B _T~L borrado —> LJ salida sin clear salida Q —IL-^i control de impulso de salida utilizando la entrada clear NOTA: El impulso de redi^)aro no debe comenzar ante de 0,22 (Cext en picofaradios) nanosegundos después del impulso de disparo anterior. Figura A. Entrada típica/impulsos de salida 292 Figura B Fig. 7-43.- Características técnicas y de conexionado del CI 74122. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Flip-flop séxtuple tipo D con borrado (clear) 1 - SN 74174 N 47 - ZN 74174 E 10 13 diagrama lógico 25 - DM 74174 N 36912 15 - SW 74174 N diagrama de conexión 11 - FLJ 531 14 - símbolo lógico i i í T i T: T¡ T DESCRIPCIÓN. Estos flip-flops monolíticos, con disparo por flanco positivo, utilizan circuitería TTL para implementar lógica flip-flop tipo D. Todos tienen una entrada directa de borrado. La información en las entradas D que cumpla los requisitos en cuanto a tiempo de formación (seput time) es transferida a las salidas Q en el flanco positivo del impulso de reloj. El disparo de reloj ocurre para un nivel de tensión particular y no está directamente relacionado con el tiempo de transición del paso a positivo del impulso. Cuando la entrada de reloj está en nivel alto o b^jo, la señal de entrada D no tiene efecto sobre la salida. Estos circuitos son perfectamente compatibles con la mayoría de los circuitos TTL o DTL. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO Tenaión (te alim entación. V Cornente (te calida ni vd ALTO. lOK Corriente de salida nivel BAJO. lOL Frecuencia de rak>|. tcio ck Anchura del impulso de relo | o borrado. tw Entrada de datos Tiempo de lormtcí ó n, tsetup Borrado estado inactivo Tiempo de mantenimiento de datos, thoid Temperatura ambi ente de funcio namie nto. Ta MIN. 4.75 TIP. 5 MAX 5.25 -600 10 25 TIP. (2) MAX. UNIDADES CONDICIONES DE PRUEBA <l) Volts Volts Volts vcc ^ MIN. II = -12 mA vcc ^ MIN. VIH =-- 2 V Volts lOH =-- -800 *iA vcc ^ MIN. VIH = 2 V Vil JOI. mA vcc = MAX. Vi = 5.5 V (xA vrr ^ MAX. Vi = 2.4 V mA vrr = MAX. vi = 0.4 V mA ver = MAX. mA vcc = MAX. UNIDADES Volts ^A mA 0 MHz 20 ns 20 ns 25 ns 5 ns 0 70 C CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA RECOMENDADO (a menos que se indique otra cosa) IOS •ce PARÁMETRO Tensión de entrada nivel ALTO Tensión de entrada nivel 3AJO Tensi ón limi ta dora de entrada Tensió n de suida nivel ALTO Tensión de sali da nivel BAJO Comente de entrada pera tensió n de entrada máxi ma Corriente de entrada nivel ALTO Comente de entrada nivel BAJO Corri ente de salida en cortoci r cui t o (3) Corrie nte de lamentación (25) MIN 2 2.4 - 18 0.8 - 1.5 3.4 45 1 40 - 1.6 - 57 05 Fig. 7-44.- Características técnicas y de conexionado del CI 74174. 293 CAPITULO 7 Latches s-r cuádruple 1 - SN 74279 4710 13 - • • diagrama esquemático 25811 - 74279 14 - TABLA DE FUNCIÓN Nivel sito anuADAS •salida: LH -- Nivel bajo S R Q QO - Nivel de Q ame* de que H H Q0 cnndkinn de entrada L H H H L L H L L • Este nivel de salida es seudoeiubte. es decir, puede no persistir cuando las entradas ^ y ^ retornen a su Tnivel Para(alto). latches con doble entrada 5: H - Ambas entradas^ altas. L - Una o ambas entradas "5 bajas. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MIN. TIP. MAX. UNIDADES PARÁMETRO Volts 5.25 4.75. 5 Tensión da aumentación, Vcc PA -800 Corriente de salida nival ALTO IOh mA 16 Cotrteme da suda nivel BAJO Iol 70 0 C Temperatura ambienta da funcionamiento. TA características eléctricas en el margen de temperatura recomendado (a menos que se indique otra cosa) MAX. UNIDADES CONDICIONES DE PRUEBA (1) TIP. (2) PARÁMETRO MIN. SÍMBOLO Volts 2 Tensión de antrada nhral ATO VIH Volts O.B Tensión da entrada taral BAJO vil - 1.5 Volts vcc -MAX ., Il = -12 mA Tanaita NmlMora da entrada vi Volts vcc "MIN 3.4 . 2.4 VOH Tensón de atada nlve ALTO VOL h IlH I1L 'os 'ce Tanalta da sabda niwJBAJO Corriente de entrada p.n enalta da entrada máxinw Corriente da antrada IMALTO Corríame da antrata iM BAJO Corríante da sabda an cortocircuito (3) Corríante da abmantac n (27) 0.2 - 16 16 0.4 1 40 - 1.6 - 57 30 Volts mA MA mA mA mA vCc vCc vCc vcc vCc 0.6 V ' lOL = 16 mA MAX .. v, 5.5 V = MAX .. vi 2.4 V •MAX •• vi 0.4 V MAX MAX CARACTERÍSTICAS DE CONMUTACIÓN, Vcc = 5V, T, = 25 C símbolo (PARÁMETRO MIN. TIP. MAX. UNIDADES CONDICIONES DE PRUEBA Ratardo da propagación daada antrada? pva ^PW 12 22 ns cambio an la atada da nM BAJO a nM ALTO CL = 15 pF, flatardo da propagación daadaantnda? para RL = 400 11. 9 lPHL 15 camban la aaUadanM ALTO a nM BAJO Vbr note a Retardo da propagación daada entrada? para tPHL 27 15 cambio en la ttatata nM ALTO i nM BAJO Nota a: En la página XXXVI se muestran las formas de onda de tensión y circuito de caiga. 294 Fig. 7-45.- Características técnicas y de conexionado delCI 74279. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Como en el capítulo anterior, se exponen los CI de la serie TTL Schottky de bajo consumo de la casa Raytheon, que aunque sus funcio nes son similares a los de la serie TTL estándar, como ya se ha comen tado, sus características de velocidad y consumo están optimizados muy acertadamente. LS 73: Doble flip-flop JK Maestro Auxiliar con reloj y borrado independiente. LS 74: Doble flip-flop D, de disparo por flanco. LS 75: Báscula cerrojo de 4 bits. LS 76: Doble flip-flop JK Maestro-Auxiliar con entradas independientes de preset, clear y clock. LS 77: Báscula cerrojo de 4 bits. LS78: Doble flip-flop JK LS107: Doble flip-flop JK LS109: Doble flip-flop JK LS 112: Doble flip-flop JK Maestro-Auxiliar LS 113: Doble flip-flop JK Maestro-Auxiliar LS 114: Doble flip-flop JK Maestro-Auxiliar LS 122: Multivibrador monoestable redisparable con borrado. LS 123: Doble multivibrador monoestable redisparable con borrado. LS 174: Séxtuple flip-flop tipo D LS 175: Cuádruple flip-flop tipo D LS 221: Doble circuito LS 123 LS 279: Básculas cerrojo S-R, cuádruple. Finalmente, y del mismo fabricante, se citan de su serie 25 LS de ele vadas características, los CI 25 LS-122-123-174 y 175, similares en su función a los CI ya descritos de otras familias, pero de propiedades muy especiales, que se deberán tener en cuenta cuando las exigencias de un diseño lo requieran. Con objeto de poder comparar las características del CI 7474 de la serie TTL estándar y su equivalente en la serie TTL Schottky de bajo consumo, que recibe el nombre de LS 74, se presenta los parámetros y diagramas, más importantes de este último CI en la figura 7-46. 295 Die Size .055 x .056 Recommended Operatlng Condltlom 9LS/54LS 9LS74LS Nom Max Mln Nom Max Unlt 5.25 V 5 Supply voliage, Vcc 5.5 4.75 5 20 20 Hlgh logic level Normalized fan-out from each output, N 10 20 Low logic level 30 30 MHz 0 0 Clock frequency, fciock Width of clock pulie, t^(ciockl (High) 17 17 ns Width of preset pulse, t^f^^^g (Low) 15 15 ns Wldth of clear pulse, t^leta,) (Low) 15 15 ns Highlevel data 10 10 Input setup time, tsetup ns 10 Low-level data 10 Input hold time, t^okt 0 0 ns "C Operatlng free-air temperature, Ta -55 70 0 125 ^tup is ihe minimum time required for the correct logic level to be present at the D input prior to the rising edge of the clock in order be recognized and transferred to the outputs. ^hold '^ '^^ mínimum time required for the logic level to be maíntained at the D input after the rising edge of the clock in order to insu recognition. This device requíres no hold time. Mln 4.5 Electrical Characlerittlcs Over Recommended Free-Alr Temperatura Range (Unless Otherwise Noted) 9LS/74LS 9LS/54LS Taat Condlllonf ramatar Mln Typ" Max Mln Typ" Max Unlt V 2 2 V,H 0.7 0.8 V VL VCC=MIN, l,=-18mA -1.5 V -1.5 V| VCC=MIN, V|H=2V, 2.5 3.4 Voh 2.7 3.4 V ViL=V|Lmax loH="400pA loL=4mA 0.25 0.4 0.25 0.4 VCc=MIN, V|H=2V, V VOL 0.35 0.50 loL=8mA V|L=V|Lmax 0.1 0.1 D ¡nput 0.2 0.2 mA h Clock or prese VCC=MAX, V,=5.5V 0.3 0.3 Clear 20 20 D input 40 pA 40 I|H Clockor preset VCC=MAX, V,=2.7V 60 60 Clear -0.4 -0.4 D ¡nput -0.8 mA -0.8 >IL Clockorpreset VCC = MAX, V,=0.4V -1.2 -1.2 Clear lost -100 -15 -100 mA -15 Vcc^^AX 4 8 4 8 Icctt mA VCC=MAX. •For condltions shown as MIN or MAX, use the appropriate valué specified under recommended operating conditions for the applicable device type. ••All typtcal valúes are at Vcc = 5V, TA = 25C. tNot more than one output shouldbe shorted at a time. f t \qq is measured with outputs open with D, clock, and preset grounded; then with D, clock, and clear grounded. Fig. 7-46.- Características del CI LS 74, recogidas directamente del fabricante. 296 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS EXPERIMENTACIÓN PRACTICA ELEMENTOS DE MEMORIA BASCULA R-S "Conceptos teóricos": La báscula R-S, del tipo flip-flop, es un circui to lógico de memoria biestable. Su estructura es tal, que un nivel de ac tivación en la entrada S (set) lleva la salida Q a nivel alto, mientras que si el nivel_actúa sobre la entrada R (reset) provoca la condición de salida Q = 0 y Q = 1. El nivel de activación puede ser alto o bajo, según el tipo de báscula utilizado. En la figura 7-47 se muestra el símbolo de la báscula R-S y la tabla de la verdad. Tabla de la verdad de la báscula RS con ÑOR Entradas Tabla de la verdad de la báscula RS con NAND Salidas Entradas Salidas R s Q Q 3)1 s O s 0 0 Noc ambia 0 0 1 1 0 1 1 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 No cambia Fig. 7-47.- Símbolo y tabla de verdad de la báscula R-S. Con esta experiencia se trata de examinar los conceptos de la báscula R-S y sus señales de gobierno: "de reloj", "de puesta a 0" y "de puesta a 1" (clock, clear y preset), así como la condición de transición o inde terminación. "Báscula R-S con puertas ÑOR" a)Prepárese el CI 7402, cuádruple puerta ÑOR de 2 entradas, y el 7404, séxtuple inversor. b)Móntese el circuito de la figura 7-48. 297 CAPITULO 7 SW1 Fig. 7-48.- Montaje del circuito práctico de experimentación. SW2 Conéctense dos interruptores- (SW1 y SW2) como entradas S_^y R de la báscula y dos LED indicadores (Ll y L2) en las salidas Q y Q. Indíquense los resultados obtenidos en la tabla de la verdad de la figura 7-49. Tabla de la verdad de la báscula RS con ÑOR Salidas Entradas R=SW2 S=SW1 0 1 0 0 1 0 0 0 1 1 Q=L1 Q=L2 Fig. 7-49.- Tabla de la verdad que se confecciona con el montaje de la figura 7-48. Nota: Cada vez que los interruptores se ponen en la condición R = 0 y S = 0, la salida pasa a almacenar la condición de entrada previa. "Condición de indeterminación" Si ambas entradas de la báscula R-S están altas (R = S = 1) y simultá neamente se pasan a bajas (R = S = 0), aparece una condición de inde terminación. En tal condición es imposible predecir el estado de las salidas Q y 0. 298 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS a) Móntese el circuito de la figura 7-50. SW1 -• Fig. 7-50.- Montaje práctico para la comprobación de la condición de indeterminación. b)Pasar el interruptor. SW1 de alto a bajo (conectado a desconecta do). A causa de la acumulación del retraso de propagación (dos inverso res) en una parte del circuito de realimentación, la entrada C permanece baja más tiempo que la B, con lo que Q = Alta. c)Móntese el circuito de la figura 7-51. swi Fig. 7-51.- Montaje del circuito de experimentación. 299 CAPITULO 7 d) Pasar el interruptor SW1 de alto a bajo. La acumulación del retar do de propagación hace que la entrada B permanezca baja más tiempo que la C y entonces Q = alto. Nota: La acumulación del retraso de propagación hace que en el cir cuito parezca como si una puerta ÑOR, cambie su estado más tarde que la otra. De eta forma se puede predecir el estado de la salida. En la práctica será imposible determinar cuál de las puertas será la más lenta, siendo imprevisible la salida. "Báscula R-S con puertas NAND" a)Prepare el CI 7400, cuádruple puerta NAND de 2 entradas. b)Móntese el circuito de la figura 7-52. swi SW2 Fig. 7-52.- Montaje de una báscula R-S con puertas NAND La representación simbólica del circuito de la figura 7-52 se presenta en la figura 7-53. Fig. 7-53.- Representación simbólica de la báscula R-S. 300 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS c) Con los interruptores, que se denominan SW1 y SW2, aplicados a las entradas y los LED indicadores de nivel, Ll y L2, en las salidas, con fecciónese la tabla de verdad de la figura 7-54. Tabla de la verdad de la báscula RS con NAND Entradas Salidas S=SW2 R=SW1 0 1 1 1 1 0 1 1 0 0 Q=L1 Q=L2 . 7-54. Tabla de la verdad que se confecciona con el circuito de la figura 7-52. d) Comparar la tabla de la verdad de lá figura 7-54, una vez completa, con la obtenida partiendo de la báscula RS construida con puertas ÑOR. Observación: En el circuito confeccionado con puertas ÑOR las en tradas R y S se activaban con niveles_altos. En el circuito de la báscula con puertas NAND, sus entradas R y S se activan con niveles bajos. La condición de indeterminación aparece en el circuito con puertas NAND, cuando las entradas R y S están bajas y pasan a altas simultá neamente. "Báscula RS con entrada de habilitación (Enable)" a)Móntese el circuito de la figura 7-55. b)Con tres interruptores como entradas^SWl, SW2 y SW3) y Ll y L2 como LED indicadores de salidas Q y Q, confeccionar la tabla de la verdad de la figura 7-56. 301 CAPITULO 7 SW2 SW1 SW3 Fig. 7-55.- Montaje de una báscula RS con entrada Enable, de habilitación. Tabla de la verdad de báscula RS con enable Salidas S=SW3 Entradas R=SW2 Enable=SW1 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 1 1 0 0 Q=L1 Q=L2 Fig. 7-56.- Confeccionar esta tabla de la verdad con el circuito de la figura 7-55. Notas: a) Las salidas de la báscula cambian solamente cuando la entrada de habilitación "Enable" está alta. 302 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS b)Las entradas set y reset se activan con niveles altos. c)La condición de indeterminación aparece cuando la entrada "Enable" está alta y las R y S, estando altas, pasan simultáneamente a bajas, o cuando las entradas R y S están altas y la "Enable" pasa a baja. d)Las salidas siguen a las entradas y lo harán mientras la señal Enable esté alta. e)El símbolo del circuito que se comenta se presenta en la figura 7-57. ENABLE Fig. 7-57.- Símbolo de la báscula RS, con entrada Enable. 'Báscula RS con señales de puesta a 1 y borrado (preset y clear)" Las entradas preset y clear (puesta a 1 y puesta a 0), fuerzan la báscu la a las condiciones de set y reset, independientemente de los datos y de la entrada Enable. Se llaman "entradas de control" y no se pueden usar simultáneamente. a) Prepárese un circuito 7402 (cuádruple puerta ÑOR.de 2 entradas), un 7408 (cuádruple puerta AND de 2 entradas) y un 7432 (cuádruple puerta OR de 2 entradas). 303 CAPITULO 7 b) Móntese el circuito de la figura 7-58. SW4 SW3 7408 ENABLE 5W1 R 7408 SW2 PRESET PRESET ENABLE CLEAR CLEAR Fig. 7-58.-Montaje del circuito práctico, simplificación y representación simbólica del mismo. c)Con interruptores de entradas (SW1, SW2, SW3, SW4 y SW5) y dos LED como indicadores de salidas (Ll y L2), confeccionar la tabla de la verdad de la figura 7-59. Nota: Si la entrada de puesta alo preset está alta, Q = alta, indepen dientemente de las demás condiciones de entrada. 304 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Básc jla RS con Preset y Clear Clear=SW5 Preset=SW4 Entradas S=SW3 R=SW2 Enable^SW1 Salidas 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0 0 Q=L1 Q=L2 Fig. 7-59,- Tabla de la verdad que se confecciona partiendo del circuito de la figura 7-58. Si la señal de puesta a 0, o borrado, o clear, está alta, Q = alta, inde pendientemente de las restantes condiciones de entrada. Obsérvese también que cuando las señales de preset o clear pasan a bajas, la báscu la recuerda aquel estado, indicado anteriormente. d) Poner los interruptores antes aludidos de la siguiente manera: Entrada Enable o habilitación SW1 = alta. Entrada R (SW2) = alta Entrada S (SW3) = baja Entrada Preset (SW4) = alta Entrada Clear (SW5) = baja. 305 CAPITULO 7 Observación: Las salidas Q y Q están bajas. Esta condición de salida no es válida para la condición en que el preset esté alto. Por definición, las salidas Q y Q de un elemento de memoria binario deben encontrarse siempre en estados opuestos. Reconstruir el circuito como se presenta en la figura 7-60. Representación simplificada del circuito Fig. 7-60.- Reconstrucción del montaje de la figura 7-58. e) Repítase el paso D Sumario La báscula RS es un elemento de memoria biestable, configurado de tal forma que al aplicar un nivel lógico a la entrada S, obliga a ponerse en estado alto la salida Q, y un nivel de activación en la entrada R pasa Q a alto. Cuando a una báscula básica RS se le añade una.entrada de habilitación o Enable, las entradas R y S no tienen efecto hasta que dicha entrada Enable no reciba el nivel adecuado. 306 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Las entradas de borrado (clear) y puesta a 1 (preset) se llaman de control, porque no dependen ^lel resto de las condiciones de entrada. La señal clear fuerza la salida Q a alto y la de preset Q a alto. La con dición de indeterminación sucede cuando una secuencia específica de niveles de entrada ocasiona resultados no determinados en las salidas. 2o EJERCICIO PRACTICO "BASCULA D Y FLIP-FLOP D" "Conceptos teóricos": La báscula y el flip-flop D son dos circuitos de memoria biestable con entrada simple (D). La entrada se conforma añadiendo un inversor al circuito RS para asegurar que las entradas R y S están siempre en oposición, con lo que se elimina la posibilidad de que se produzca el estado de indeterminación. El nivel lógico presente en D se transfiere a la salida Q a través de dos circuitos distintos, siendo el resultado final el mismo. Los dos tipos básicos de este elemento de memoria particular son: a)Báscula: En la que cualquier cambio de datos en la entrada se transfiere a la salida, siempre que esté presente en la entrada de habilita ción o Enable el adecuado nivel lógico. b)Flip-flop: El dato en la entrada se transfiere a la salida cuando se origina el flanco adecuado (transición de un nivel lógico a otro) en la entrada de reloj (clock). Ver la figura 7-61. Salidas Entradas ENABLE Q Báscula D ¡>CLK Q D CLK/Enable Bajo Ausente Bajo Presente Alto Ausente Alto Presente Q Q No cambia Bajo Alto No cambia Alto Bajo Flip-flop D Fig. 7-61.- Símbolos de la báscula y el flip-flop D y la tabla de verdad. 307 CAPITULO 7 La báscula D es una modificación de la RS que elimina de las condi ciones de entrada la que da lugar a la indeterminación. Con esta práctica se intenta analizar la báscula D, y el concepto de flanco de disparo será examinado con los flip-flop D. "Báscula de tipo D" a) Prepárense los siguientes CI: 1 CI 7402 (cuádruple puerta ÑOR de 2 entradas) 1 CI 7404 (séxtuple inversor) • 1 CI 7408 (cuádruple puerta AND de 2 entradas) Ij) Móntese el circuito de la figura 7-62 Fig. 7-62.- Circuito práctico de la báscula tipo D. c) Usando como entradas dos interruptores (SW1 y SW2) y dos LED (Ll y L2) para visualizar los resultados de las salidas Q y Q, confeccio nar la tabla de verdad de la figura 7-63. e)Prepárese el CI 7475, cuádruple báscula D. f)Móntese el esquema de la figura 7-64. g)Poner en alto (conectado) a SW2 y pasar SW1 de bajo a alto. Nota: La salida cambia. En una báscula siempre se transfieren los da tos de la entrada a la salida, si la entrada Enable se encuentra en estado alto. 308 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Tabla de la verdad de la báscula D Salidas Entradas D=SW2 Enbl=SW1 0 0 0 1 0 0 1 0 1 1 1 0 L1=Q L2=Q Fig. 7-63.- Tabla de la verdad que se completa con el circuito de la figura 7-62. SW2 Fig. 7-64.- Montaje esquemático de un circuito práctico-. L1 SW1 h) Poner SW2 bajo o desconectado. Pasar SW1 de bajo a alto. Nota: Los datos de la entrada no se transferirán a la salida, si la en trada Enable está baja. "Flip-flop D con flanco de disparo y con preset y clear" Muchas veces interesa en los circuitos digitales poder probar las en tradas en un cierto instante de tiempo. Con este tipo de técnica se eli mina la posibilidad de que pueda cambiar un dato de entrada durante el tiempo que dura la transferencia a la salida; se utiliza el llamado "flanco de disparo". 309 CAPITULO 7 a)Prepárense dos CI 7410 (triples puertas NAND de 3 entradas) b)Móntese el circuito de la figura 7-65. Fig. 7-65.- Montaje práctico de experimentación del flip-flop D. El circuito del flip-flop de tipo D se puede representar simbólicamen te tal como aparece en la figura 7-66. PRESET DQ 296 Fig. 7-66.- Símbolo del flip-flop tipo D. CLEAR El círculo Indica función inversión que se activa con un nivel bajo 310 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS c) Colocar los interruptores SW1 y SW2 tal como se indica en la tabla de verdad de la figura 7-67 y poner los interruptores SW4 y SW5 altos. Nota: L -*• H indica la variación del interruptor desde la posición de bajo a alto. H - L indica la variación del interruptor desde alto a bajo. Tabla de la verdad del flip-flop D de disparo por flanco Salida Entradas D=SW2 CLK=SW1 0 H-L 0 L-H 1 H-L 1 L-H Q=L1 Fig. 7-67.- Tabla de la verdad a completar. d)Coniparar la. tabla de la verdad del flip-flop D con flanco de dispa ro y la tabla de la verdad de la báscula D. e)Poner SW1 alto. Pasar SW2 desde la posición bajo a alto. Nótese que no cambia el estado de salida. Cambiará el estado lógico en un flipflop D con flanco de disparo, sólo en la transición de la señal de reloj. El circuito que se presenta se dispara con el flanco positivo (transición desde el nivel bajo al alto). f)Repetir el paso E con SW1 bajo. g)Poner SW4 bajo. Poner SW1 y SW2 como indica la tabla de la ver dad del flip-flop D por flanco de disparo. Véase la salida. h) Poner SW4 alto y SW5 bajo. Colocar los interruptores SW1 y SW2 como presenta la tabla de verdad del flip-flop D. C^mpruébense las sa lidas. Nota: Las entradas preset y clear deben estar bajas. "Operación dinámica del flip-flop D con disparo por flanco" a)Prepárese un CI 7474, doble flip-flop tipo D. b)Móntese el circuito de la figura 7-68. 311 CAPITULO 7 Fig. 7-68.- Montaje práctico a partir del CI 7474. SW1 L1 1 Hz L2 c) Pasar el interruptor SW1 de bajo a alto. Obsérvese que la trans ferencia del dato a la salida sólo ocurre en el flanco positivo de reloj ( f ). El 7474 es un doble flip-flop de disparo por flanco positivo. "Tiempo de SET-UP" Se define el tiempo de set-up o formación, de un flip-flop D, como el tiempo que requiere estar presente el dato, antes de la transición o flanco de la señal de reloj en la entrada D. Esta espefícifación se llama abreviadamente t^^p y la definición general del tiempo de set-up para todos los flip-flop es el intervalo durante el cual una señal debe ser aplicada y mantenida en un terminal de entrada específico antes que ocurra la transición o flanco de activación. Se llama tiempo de reten ción (tho)d) al que deben permanecer los datos en la entrada después de la transición de la señal de reloj. a) Modificar el circuito como se indica en la figura 7-69. CLR SW1 L1 Q J 312 PR • L2 Fig. 7-69.- Modificación del circuito práctico anterior. ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS b) Poner SW1 alto y pasarlo a bajo varias veces. Observación: Los datos llegan a D y al reloj simultáneamente, por lo que el tset^,p requerido no es proporcionado, lo que hace que la salida esté siempre baja. El t^^,^ típico del 7474 es de 20 ns, tal como se expresa gráficamente en la figura 7-70. El dato debe estar presente en el-tiempo, especificado 20 ns Entrada D Se transfiere a la salida un nivel bajo CLOCK I TSETUP Fig. 7-70.- Influencia del tiempo de SET-UP. c)Prepárese el CI 7404 (séxtuple inversor) d)Móntese el circuito presentado en la figura 7-71. SW1 CLR D 740^0P'^o^O[740^0 1740^0—— Q >CLK 7474 PR Q L2 Fig. 7-71.- Montaje práctico con los CI 7474 y 7404. e) Pasar el interruptor SW1 de alto a bajo varias veces. Observación: Los datos llegan a la entrada D y, aproximadamente después de 40 ns, llegan a la entrada de reloj, con lo que se proporciona el tje^p necesario y la salida queda siempre en alta. Ver la figura 7-72. 313 CAPITULO 7 Se transfiere a la salida un nivel alto Entrada D CLOCK (Retardo) T SETUP Fig. 7-72.- Actuación de las señales cuando se proporciona el tset.up requerido. Sumario Un elemento de disparo (báscula) por nivel lógico, está facultado para transferir los datos de la entrada a la salida, siempre que se aplique el nivel lógico específico. Un elemento de disparo por flanco (flip-flop) transfiere los datos sólo cuando ocurre una transición (flanco) desde un nivel lógico bien definido a otro. El tiempo de set-up es el que re quieren los datos de estar presentes en la entrada, antes que suceda la transición de la señal de reloj. 3o EJERCICIO PRACTICO "FLIP-FLOP JK" "Conceptos teóricos": El flip-flop JK es similar al flip-flop RS con una excepción: si simultáneamente dos entradas están altas, las salidas del flip-flop bascularán (invertirán los estados de sus salidas). Esto eli mina el estado indefinido del flip-flop RS. En la figura 7-73 se muestra el símbolo lógico y la tabla de la verdad del flip-flop JK. Para la implementación del flip-flop JK se deben tener en cuenta las dos configuraciones básicas de su disparo: a)Disparo por flanco: Transfiere el dato de entrada a la salida, al ocurrir cierta transición predeterminada de la señal de reloj. b)Disparo maestro-auxiliar (Master-Slave): El dato de entrada se carga cuando la entrada de reloj pasa a nivel alto y es transferido a la 314 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS Tabla de la verdad del Fllp-flop J.K. Salidas Entradas Q J K CLK Q Bajo Bajo transición Bajo Alto transición Bajo Alto Alto Bajo transición Alto Bajo Alto Alto transición No cambia Bascula JK Flip-Flop Fig. 7-73.- Símbolo lógico y tabla de la verdad del flip-flop JK salida en el flanco descendente de la señal de reloj. Cuando se emplea este tipo de disparo, la entrada de datos no debe cambiar durante el período de tiempo en que la señal de reloj está alta. Con este experimento se trata de examinar el flip-flop JK y los con ceptos de "disparo maestro-auxiliar" y flip-flop tipo T. FLIP-FLOP JK BÁSICO (OPERACIÓN ESTÁTICA) a)Prepárese el CI 7476, doble flip-flop JK disparo Maestro-Auxiliar. b)Móntese el esquema de la figura 7-74. NOTA El círculo Indica que el dato es transferido a la salida en la transición ne gativa de reloj L1 Fig. 7-74.- Montaje práctico con el CI 7676. 315 CAPITULO 7 c) Confecciónese ia tabla de verdad de la figura 7-75. Tabla de la verdad del Flip-Flop JK Salida Entradas K=SW3 J=SW2 0 0 0 1 1 o 1 1 CLK=SW1 Q=L1 Fig. 7-75.- Tabla de verdad que se confecciona partiendo del circuito de la figura 7-74. Nota: -i t- indica la condición de disparo maestro-auxiliar. El inte rruptor deberá pasar por los estados: bajo, alto, bajo. d)Comparen los resultados de la tabla de la verdad con los de un flipflop JK estándar. e)Conectar o poner altos SW2 y SW3. Pasar SW1 de bajo a alto y de nuevo a bajo (_n_) varias veces. Observen el basculamiento de la salida cada vez que el interruptor pasa de alto a bajo. Nota: Cuando J = alto y K = alto, la salida bascula. A este circuito se le llama de tipo.T y simbólicamente se representa en la figura 7-76. Fig. 7-76.- Representación simbólica del flip-flop T. 0 Poner SW2 y SW3 altos. La salida^cambia la mitad de las veces que la entrada de reloj. El flip-flop T puede usarse, por esta propiedad, para dividir por dos cualquier frecuencia. Ver la figura 7-77. 316 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS L1 INDICACIÓN L1 INDICACIÓN Lt INDICACIÓN L1 INDICACIÓN IIII Alto • INDICACIÓN Bajo - I I I I Fig. 7-77.- División por 2 de la frecuencia a base de un flip-flop-T. "Flip-flop JK básico (Operación dinámica)' •a) Montar el circuito de la figura 7-78. SW2 —O Fig. 7-78.- Esquema simbólico del montaje del flip-flop JK. SW3 b)Pasar a altos los interruptores SW2 y SW3. c)Cada vez que se Jntroduce por la entrada de reloj un impulso de disparo las salidas Q y Q basculan. d)Montar el circuito de la figura 7-79, a) en el que se introduce por la entrada de reloj una onda cuadrada de frecuencia 1 Hz. SW 1 Hz SW Fig. 7-79a).- Se introduce por el reloj una onda cuadrada de 1 Hz. 317 CAPITULO 7 e) Poner los interruptores SW2 y SW3, como se indica a continuación SW2SW3 0 0 0 1 1 0 1 1 Fig. 7-79b).- Estado de los interruptores SW2 y SW3. Observación: El dato de entrada se transfiere a la salida en la transi ción de la señal de reloj de alto a bajo. 0 Montar el circuito de la figura 7-80. 100 kHz Fig. 7-80.- Montaje práctico de comprobación. g) Verificar el funcionamiento del circuito. Sumario La función del flip-flop se establece así: a)J = bajo K = bajo •Clock= . b)J = bajo K = alto Clóck= . 318 NO CAMBIA Q = ALTO ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS c) J = alto K = bajo Clock = d)J = alto K = alto Q = ALTO BASCULADO DE LA SALIDA Clock = . El flip-flop JK funciona como el flip-flop T cuando ambas entradas J y K están altas. Un flip-flop J divide la frecuencia de su entrada por 2. Se pueden emplear dos configuraciones para el disparo del flip-flop JK: disparo por flanco o disparo Maestro-Auxiliar ( _i—u ). Téngase en cuenta que con el disparo Maestro-Auxiliar, los datos de entrada no cambian en el período de tiempo en que la señal de reloj está alta. Fig. 7-81.- Fuente de alimentación, polímetio digital, placa de conexionado y juego de CI. 319 CAPITULO 7 CUESTIONES PRACTICAS DE AUTO-TEST Referidas al 1er ejercicio práctico: báscula RS 1)Si las entradas de un flip-flop RS son R = baja, S = baja, Enable = alta, preset = = baja, clear = alta, la salida Q será: a)Alta. b)Baja. c)Indeterminada. d)La combinación de entradas no es posible. 2)Es posible reconocer un nivel bajo en la entrada Enable por: a)Adición de una puerta AND. b)Adición de una puerta OR. c)Adición de una puerta NOT. d)No es posible. 3)La báscula RS con Enable cambia de estado si las entradas Reset y Set pasan deR = 0, S = laR=lyS = Oy Enable está alta. a)Verdadero. b)Falso. 4)Las condiciones de entrada que obligan a que la salida Q = alta en una báscula RS con preset y clear son: a)R = alta, S = baja, Enable = alta, Preset = baja, Clear = baja. b)R = baja, S = alta, Enable = baja, Preset = baja, Clear = baja. c)R = baja, S = alta, Enable = alta, Preset = baja. Clear = baja. d)R = baja, S = altas Enable = alta, Preset = baja. Clear = alta. Referidas al 2o ejercicio práctico: báscula D y flip-flop D. 1)La salida Q puede ponerse alta en la báscula D, por: a)D = bajoEnable = alto. b)D = bajoEnable = bajo. c)D = altoEnable = alto d)D = altoEnable = bajo. 2)Para dar lugar a que transcurra el tiempo de set-up requerido en un flip-flop D: de disparo por flanco (7474), se requiere que: 320 ELEMENTOS BÁSICOS DE MEMORIA: FLIP-FLOP Y BASCULAS a)La entrada de datos D debe estar presente antes del flanco positivo de la señal de entrada de reloj. b)El flanco positivo de la entrada de reloj debe estar presente antes de la entrada D. c)Ambas entradas ocurren simultáneamente. d)Ambas a) y c) son correctas. 3)La ventaja del disparo por flanco sobre el disparo por nivel es: a)El nivel es más fácil de producir que la transición. b)Las entradas se prueban en un momento específico. c)El circuito de disparo por flanco presenta un período de tiempo más largo. d)Los disparos por flanco presentan un período de tiempo más largo. 4)Un 7474, doble flip-flop D de disparo por flanco positivo puede ser conectado a un elemento de disparo por flanco negativo añadiendo una puerta NO en la entrada de reloj. Ver figura 7-81. Fig. 7-81.- Circuito al que hace referencia la 4a pregunta de auto-test. a)Verdadero. b)Falso. Referidas al 3o ejercicio práctico: Flip-flop JK 1) En el flip-flop JK un nivel alto en la entrada K durante la transición de reloj oca siona una salida: a)Q = baja. b)Q = alta. c)Q = cambia o bascula. d)Q = No es posible determinar. 321 CAPITULO 7 2)En un CI7476, flip-flop JK, con los 3 siguientes estados de entradas: a)J = alto, K = bajo, clock = _n_ b)J = bajo, K = alto, clock = _n_ c)J = bajo, K = bajo, clock = _n_ La salida será: a)Q = baja b)Q = alta e) Q = bascula o cambia d)Q = No es posible determinar. 3)En un flip-flop JK 7476 (Maestro-Auxiliar) los datos se transfieren a la salida: a)Con el flanco delantero de reloj. b)Con el flanco trasero de reloj. c)Con un nivel alto de habilitación o activación. d)Ninguna de las respuestas anteriores es correcta. 4)¿En qué estado deben estar las entradas preset y clear para realizar una opera ción normal el 7476? a)Bajo. b)Alto. c)Flotante . d)Ambas b y c. 5)La mayor restricción del flip-flop JK es la posibilidad de que se produzca la con dición de indeterminación: a)Verdadero. b)Falso. 322 Capítulo 0 Registros de desplazamiento y contadores PRINCIPIOS GENERALES DE LOS REGISTROS DE DESPLAZAMIENTO' Un registro de desplazamiento es una simple aplicación de los flipflop. Los registros de desplazamiento entran a formar parte de los cir cuitos lógicos básicos y se usan y comercializan como bloques unitarios. Un registro de desplazamiento consiste en un conjunto de flip-flop interconectados de diversas formas, como la que se muestra en la figura 8-1, en la cual la salida de un flip-flop es la entrada de otro, habiéndose escogido para este ejemplo uno de tipo D, aunque podía haberse esco gido igualmente de tipo JK. Salida de datos -nJUT-TL Fig. 8-1.- Circuito básico de un registro de desplazamiento. En los registros de desplazamiento todos sus flip-flop tienen una se ñal de reloj común y se activan y desactivan sincronizadamente (al mis mo tiempo). La señal de reloj consiste en una serie de impulsos simé tricos que se presentan en la figura 8-1, considerándose que en un prin cipio todos los flip-flop están desactivados. Supongamos que en la figura 8-1 suministramos un nivel 1 como dato a la entrada D del primer flip-flop FF1; con la llegada del impulso de reloj, el nivel 1 se almacena en FF1 y aparece en su salida, transcurrido un corto tiempo después del flanco delantero de la señal de reloj (este 323 CAPITULO 8 pequeño retraso de propagación, normalmente del orden de nanosegundos, es a veces muy importante tenerlo en cuenta). En el próximo im pulso de reloj, FF2 recibirá el nivel 1 desde la salida de FF1. Mientras tanto FF1 podrá recibir en su entrada un nuevo dato, que, por ejemplo, puede ser un nivel 0, con lo que en este segundo impulso de reloj, FF1 quedará cargado con un 0. En el tercer impulso, el bit 1 entrará en FF3 desde FF2 y en el cuarto impulso de reloj en FF4. Puede apreciarse que el bit 1 se ha desplazado a través de los flip-flop al ritmo de la señal de reloj. A este bit 1 se le denomina "bit" o "bit de datos". Si el registro de desplazamiento recibe más de 4 impulsos de reloj, el nivel será desplazado fuera de FF4 y todos los flip-flop pasarán a con tener un 0. De lo comentado hasta ahora se deduce que un registro de desplaza miento se emplea para almacenar un dato o varios bits. Para introducir en un registro de 4 flip-flop un número de 4 bits deben suministrarse 4 impulsos de reloj, así como el nivel lógico apropiado a la entrada D del FF1, cuando se produce el flanco delantero de cada impulso de reloj, tal como se presenta en la figura 8-2. Nótese que el flanco delantero de la señal de reloj es el único momento en el cual aceptará datos el flipflop. Una vez que se borra el registro de desplazamiento (todos sus flipflop son puestos a 0) y los 4 dígitos mostrados en el diagrama de tiem po de la figura 8-2 se aplican y desplazan a través del registro, al final de los 4 impulsos de reloj los flip-flop se encontrarán en los siguientes estados: FF1 = 0FF2 =1FF3 = 1FF4 = 1 Este estado de los flip-flop puede representarse abreviadamente como 0111 Si se desea almacenar el número 2, el registro se cargaría con 0011, para el número 4 con 111, etc. Con los 4 flip-flop se pueden al macenar 5 números: 0(0000), 1(0001), 2(0011) 3(0111) y 4(1111). En este momento es conveniente definir varias condiciones y usos del registro de desplazamiento. En principio, dado que los dígitos se han cargado uno detrás de otro y el registro de desplazamiento los transmite de un flip-flop al siguiente de forma secuencial, a esta operación se le llama "carga de datos en serie" y al circuito usado "registro de desplaza miento de 4 bits con carga en serie". Hay otra alternativa para cargar los registros en "paralelo", caso en el cual una línea independiente está co nectada a la entrada de cada uno de los 4 flip-flop, como muestra la figura 8-2, y todos los dígitos se cargan simultáneamente. 324 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Entrada datos paralelo i Entrada datos^ serie I Salida datos [ paralelo FF1 CLK s a FF2 CLK o ibit datos 2 3 1 / 1 / 1/0 0 S Q FF3 CLK FF4 CLK Salida datos serie 4 Entrada^atos serie Fig. 8-2.^ Métodos para la caiga y descarga de datos en un registro de desplazamiento. Como los dígitos pueden ser cargados en el registro de desplazamien to en serie o en paralelo, también los datos almacenados pueden ser sacados al exterior uno a uno o todos a la vez. La lectura de un registro en serie se efectúa desplazando los datos a través de los flip-flop y sa cándolos en la salida del último (FF4), uno a uno. En la lectura en para lelo se sacan todos los datos simultáneamente. Si el dato es cargado en serie y leído en paralelo se dice que el regis tro de desplazamiento está funcionando como conversor serie-paralelo; si el dato se carga en paralelo y se lee en serie, funciona como conversor paralelo-serie. CÓDIGO DE NÚMEROS BINARIOS En los cuatro flip-flop del registro de desplazamiento de la figura 8-2 se pueden almacenar 4 bits. Para almacenar más de 4 bits hay que am pliar el registro de desplazamiento, añadiendo más flip-flop; pero dado que los CI son compactos, esta solución dejaría de ser práctica en cuan to que los números fuesen muy largos. Por lo tanto, es necesario usar otro método más adecuado para representar los números, que se deno mina "código de pesos" o de potencias. El código de pesos consiste en asignar diferentes valores o pesos a cada flip-flop. Por ejemplo, si se usa un registro de desplazamiento de 325 CAPITULO 8 5 bits, al flip-flop de la derecha se le asigna el peso 1; al siguiente flipflop a la izquierd^ se le asigna el peso 2 y continuando ordenadamente recorriendo los flip-flop de la figura 8-3, los 3 siguientes se valoran como 4, 8 y 16 respectivamente. Cuando cualquiera de los flip-flop está a nivel 1 representa el peso que a él se le ha asignado. Si está activado más de un flip-flop, se su man sus pesos o valores particulares, para encontrar el número almace nado. Con este simple código, la gama de números que se pueden al macenar con 5 flip-flop es muy amplia, en comparación con el código que no tenía en cuenta los pesos. Con los 5 dígitos del registro de des plazamiento se puede almacenar cualquier número inferior a 31, o, dicho de otra forma y teniendo en cuenta el número 0, se pueden al macenar 32 números diferentes. Salida en 2 ( código de EVrada datos D 16 CLK ü 5 o 8 CKL a 5 d 4 CKL a D 2 CKL Q Q Q 0 1 CLK Q 6 Fig. 8-3.- Registro de desplazamiento en el que los flip-flop representan un peso o valor parti cular para cada uno. Se dan algunos ejemplos para comprobar cómo funciona el código de pesos. Para almacenar el número 1 se desplaza la secuencia de dí gitos 00001 de forma que quede activado el flip-flop que representa el peso 1, Para almacenar el número 2 se carga la secuencia 00010 y sólo el flip-flop que representa el número 2 está activado. Para alma cenar el número 3, se carga 00011, con lo que se activan el flip-flop 2 y el 1, y la suma de 2 más 1 representa el 3. Para almacenar el 4 se carga 00100; para el 5, 00101, y así sucesivamente. El número má ximo que puede almacenarse con 5 flip-flop es el 11111, que repre senta el 16+ 8 + 4 + 2 + 1 = 31. En la tabla 8-1 se representan todos los números desde el 0 hasta el 31 y en ella las 5 columnas de la iz quierda representan los estados de cada flip-flop, en el mismo orden en que están colocados en el registro de desplazamiento de la figura 8-3. El código de pesos que se analiza no es arbitrario. También se le conoce como "Código BinarkHDecimal", 8 4 2 1o "código BCD". En el código BCD se emplean 4 bits para representar los números 326 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES desde el 0 hasta el 9. El código BCD es muy simple y tiene una gran flexibilidad. Puede ser usado para almacenar números muy grandes de forma económica y es el más sencillo para su utilización en los diseños lógicos. No obstante, no es éste el único código disponible o en uso, sino que también hay otros muy importantes, que ya se han citado en el capítulo referente a los sistemas de numeración. Para almacenar un número superior al 31, el registro de desplaza miento de la figura 8-3 se amplía con uno o más flip-flop y el peso de cada nuevo flip-flop es el doble que el de mayor valor ya existente. En el caso del ejemplo de la figura 8-3, un nuevo flip-flop tendría un peso de 16x2 = 32. De esta manera, la capacidad puede ser aumentada muy rápidamente, porque el peso de cada nuevo flip-flop es el doble que el anterior y así después del 5o flip-flop que correspondería al 32, estarán los siguientes, que representarán sucesivamente pesos de: 64, 128, 256, 512, 1.024, etc. Por lo tanto, un registro de desplazamiento de 10 bits puede alma cenar 1.024 números diferentes. Para averiguar cuántos números puede almacenar un determinado registro de desplazamiento existe un método abreviado, que consiste en contar el número de flip-flop y elevar el 2 a dicho número utilizado como potencia. Un registro de 6 FF, puede almacenar 26 = 64 números diferentes. Dos términos importantes con los que hay que familiarizarse son "bit de más peso" en inglés "most signifícat bit"(MSB) y "bit de menos pe so" (LSB). En el flip-flop de menos peso se almacena el nivel lógico 1 ó 0 y representa el bit de menor significado. Contrariamente, el bit alma cenado en el flip-flop de mayor peso es el más significativo. Estos dos términos no limitan su uso a los registros de desplazamiento, sino que también se emplean para identificar el orden en cualquier sistema de bits. Por ejemplo, en la serie de bits que se emplea para representar el número 5, los dos términos citados se aplican como sigue: 0 0 10 1 MSB^NLSB Hay otra característica del código binario, que es inteiesante apre ciar para poderla aprovechar con posterioridad. En la tabla 8-1 los bits 1 aparecen siguiendo una regla repetitiva. Así, en la columna valo rada con 1, los 1 y los 0 alternan continuamente; en la columna de peso 2, cambian cada dos veces; en la columna 4, cada 4 veces, etc. Esta al ternancia de 1 y 0 es un motivo más que hace enormemente eficiente este código. 327 CAPITULO 8 BITS CODIFICADOS ( Ver los flip-flop de la figura 8-3) NUMERO 16 8 4 2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 i 1 1 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 0 1 0 1 30 31 1 1 1 1 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 0 1 0 1 0 1 0 0 1 1 1 Tabla 8-1.- Código de números binarios codificados por pesos. 328 0 29 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES DECQDIFICACION DE NÚMEROS BINARIOS Lo contrario a la codificación de números decimales a binarios se llama "decodificación". La decodificación de un número binario alma cenado en un registro de desplazamiento al correspondiente decimal se realiza mediante el empleo de puertas lógicas, que en el caso de la figura 8-4 son de tipo AND. La salida de la puerta AND que refleja el Fig. 8-4.- Circuito para la decodificación de números binarios. 329 CAPITULO 8 número decimal se activa cuando el número que representa es el que co rresponde a la información binaria almacenada. Con cada número almacenado todos los flip-flop del registro propor cionan en una de sus salidas, la Q o la Q, un nivel-lógico 1. Así, por ejemplo, en el caso del número 31, equivalente al 11111, la salida Q de cada flip-flop está a nivel 1. En el caso del número 0, equivalente al 00000 todas las salidas Q de cada flip-flop están a nivel 1. Por lo tan to, para decodificar el número 31 se conectan a la puerta AND, U12, como entradas, las 5 salidas Q de los flip-flop del registro de desplaza miento. Si se tratase del número 17, en binario 10001, se aplicarían como entradas a la puerta AND decodificadora las salidas Q del primero y el último flip-flop, mientras que de los 3 flip-flop intermedios se co nectarían las salidas Q. Con este procedimiento se pueden decodificar los 32 números diferentes del circuito de la figura 8-4, aunque en ella sólo se han colocado los números comprendidos desde el 0 al 9 y el 30 yel31. EMPLEO DE LOS FLIP-FLOP PARA LA FORMACIÓN DE CONTADORES Otra aplicación clásica de los flip-flop son los contadores binarios, que se utilizan para contar el número de veces que sucede un cierto acontecimiento. Por ejemplo, se puede usar uno para determinar el número de coches que pasan por encima de un detector de tráfico, o el número de segundos que tarda una persona en recorrer 100 metros. Aunque posteriormente se amplía el tema de los contadores, con esta introducción se pretende proporcionar unas ideas fundamentales que ayuden a comprender todas las posibilidades de los flip-flop. CLOCK Contador binario de 4 Bit Salida del contaje codificado Fig. 8-5.- Representación simbólica de un contador binario de 4 bit. En la figura 8-5 se presenta un contador binario de 4 dígitos, sin cronizado mediante una señal de reloj y que proporciona como salida el cómputo, codificado en binario, en 4 líneas. El circuito interno del contador está formado por puertas lógicas y flip-flop interconectados de tal forma que por cada impulso de reloj se avanza una unidad en el cómputo y se refleja en la salida mediante las 4 líneas conectadas a las salidas Q de los flip-flop. El orden que sigue el contador es la que se muestra en la tabla 8-1 (números desde el 0 al 15). Nótese en dicha 330 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES tabla que la columna del 16 está siempre a 0, hasta el número 15 y, por lo tanto, no es preciso usarla, constando el contador de sólo 4 flip-flop de pesos 1, 2, 4 y 8. Para determinar las salidas del contador en código binario se analiza el circuito de la figura 8-6 con respecto a los requisitos que debe cum plir según la tabla 8-1. El circuito de la figura 8-6 consta de 4 flip-flop en serie, los, cuales están interconectados a través de puertas AND, de forma parecida a un registro de desplazamiento. La señal de reloj se aplica a todos los flip-flop del contador en paralelo, con lo cual los es tados de sus salidas cambian simultáneamente. Debido a esta disposi ción de la señal de reloj, este tipo de circuito se llama "contador sín crono". La regla por la cual en la columna 1 de la tabla 8-1 existe una alter nancia continua de 1 y 0, se puede interpretar como la salida de un flip-flop JK que se dispara continuamente. El flip-flop JK, FF1, de la figura 8-6 se dispara cuando existe nivel 1 en sus entradas J y K. La columna de peso 2 de la tabla 8-1 también tiene una alternancia entre 1 y 0, sólo que ahora el cambio se produce cada dos impulsos de reloj. Comparando las secuencias de la columna del 2 con la de la 1 se esta blece que cuando la columna 1 está en lógica 1, a la llegada del próxi mo impulso de cómputo, la columna del 2 cambia su estado lógico. Lógic Fig. 8-6.- Circuito de un contador binario de 4 bit. 331 CAPITULO 8 Esto se puede implementar conectando las dos entradas de FF2 a la salida Q de FF1 cuya señal producirá el disparo de FF2. Se puede comprobar en el diagrama de tiempo de la figura 8-6 que FF1 está a nivel 1, justo antes del impulso en que cambia de estado FF2. La alternancia del nivel 1 en FF1 produce el disparo y la apropia da alternancia de niveles en FF2. Si analizamos el estado de FF3 con respecto a los de la columna de peso 4 de la tabla 8-1, se demuestra que para disparar FF3 es preciso que FF1 y FF2 estén a nivel 1, puesto que las columnas del 1 y del 2 se encuentran en estado 1 justo antes de que cambie el estado de la columna 4. La implementación del disparo de FF3 se logra, teniendo en cuenta lo anterior, mediante una puerta AND que tiene como entradas las salidas de FF1 y FF2 y como salida una línea que ataca las entradas J y K de FF3. Un análisis similar demuestra lo mismo para FF4, o cualquier otro flip-flop que se desee añadir: La entrada J y K de cualquier flip-flop está controlada por la salida de una puerta AND que tiene como entra das las salidas Q de los flip-flop anteriores. Fig. 8-7.- Contador electrónico de 500 MHz. Cortesía de Hewlett Packard. SEÑALES DE RELOJ (CLOCK): MASTER CLOCK (SEÑAL DE RELOJ PRINCIPAL) La señal de reloj ha sido descrita y empleada repetidamente, por lo que ya deben tener al menos un conocimiento intuitivo de la misión de dicha señal, lo cual servirá de base para las siguientes explicaciones. En elementos que contengan flip-flop son imprescindibles ciertos ti pos de señales de reloj. En los sistemas digitales las señales de reloj se 332 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES presentan como un tren continuo de impulsos regulares, según sé indica en la figura 8-6. Estos impulsos se distribuyen a través del sistema, de forma que todos los flip-flop, contadores y demás elementos operan con el mismo reloj. Por este motivo todas las señales se refieren a un reloj principal, que tiene dos funciones esenciales: 1.Sincroniza el sistema, con lo que la mayoría de los circuitos, o par te de ellos, trabajan simultánea y ordenadamente en algunas secuencias del proceso. 2.Determina la rapidez con que opera el sistema o, más específica mente, la frecuencia con que se regulan o disparan los flip-flop, o bien la rapidez con que avanzan los contadores, etc. En los computadores, por ejemplo, la señal de reloj determina el tiempo que se necesita para realizar una operación tal como una suma. Así se puede decir que la señal de reloj establece el ritmo y el orden temporal con el que suceden los acontecimientos en el sistema. Ejem plos obvios de sincronización con señal de reloj son los contadores de la figura 8-6, o el registro de desplazamiento de la figura 8-1. En el dia grama de tiempo de la figura 8-6 se puede apreciar que la señal de reloj es quien determina la velocidad de respuesta del circuito. SEÑALES DE RELOJ SECUNDARIAS Como complemento al reloj principal, un sistema puede poseer uno o varios relojes subordinados. Estos relojes secundarios se derivan del principal y están directamente relacionados con él. Por ejemplo, un reloj subordinado puede proceder de dividir por dos la frecuencia del principal (con un flip-flop JK, como sucede en la figura 8-6), o también un reloj de fase opuesta, subordinado, puede proceder de invertir la señal, del reloj principal. Un ejemplo de aplicación de un reloj secunda rio de fase opuesta, es el del circuito de la figura 8-7, en la que los flipflop D y JK están conectados en serie. Los flip-flop D se disparan con el flanco delantero del impulso de señal, mientras que los flip-flop JK lo hacen con el posterior, por lo que no se puede aplicar el mismo impulso de reloj a ambos para que cambien sus estados sincrónica mente. La señal del reloj principal puede conectarse directamente al flip-flop D, y la señal del reloj secundario procede de invertir la del principal y se conecta al flip-flop JK. De esta manera, cada vez que apa rezca un flanco de la señal de reloj en la entrada de FF1, habrá un flan co adecuado en la entrada de FF2, produciendo el trabajo sincronizado del circuito. El método para la transformación de la señal del reloj principal de pende de los requisitos que precise cada circuito particular, pero la idea 333 CAPITULO 8 fundamental que hay que tener presente es que en cualquier circuito digital el concepto de la señal de reloj puede incluir a un solo reloj principal o a varios, todos ellos relacionados entre sí. FRECUENCIA Y PERIODO La señal de reloj tiene ciertas características, que se usan para definir la y describirla. La primera de ellas es la "frecuencia" con la que se pro ducen los impulsos. Se define la frecuencia como el número de impulsos que se producen en un segundo. Si, por ejemplo, una señal de reloj consta de 4 millones de impulsos cada segundo, se dice que tiene una frecuencia de 4 megahercios (MHz). El tiempo que transcurre entre cada dos impulsos de reloj consecutivos se define como "periodo" (ver la figura 8-8). El período depende de la frecuencia, porque si hay más impulsos durante' cada segundo, éstos deben estar más juntos y durar menos. En un reloj de 4 MHz, el período se halla dividiendo 1 segundo entre 4.000.000. (Período) T = ^ Q^Q qqq = 0,000.00025 s = 250 ns La relación entre la frecuencia y el período se expresa: 1 ~_ 1 (1)Período = t --r"Frecuencia De esta forma, conociendo uno de los datos de la fórmula (1) se halla de forma inmediata el otro. CARACTERÍSTICAS DE LOS IMPULSOS Al analizar en una señal de reloj la frecuencia, el período o cualquier otra característica, es importante fijarse en un hecho: la forma en que se dibujan los impulsos en las figuras y diagramas está simplificada e idealizada. Cuando se observa en la pantalla de un osciloscopio un im pulso, se notan algunas imperfecciones al cambiar de un estado lógico al otro. Estos defectos se aprecian en los flancos de subida y de bajada del impulso. La figura 8-8 muestra dos fotografías con las imperfecciones aludidas amphadas, para hacerlas notar más claramente. Estas imperfec ciones no sólo son corrientes en los impulsos de reloi. sino en cualquier otro tipo de impulsos. 334 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Ondulación Flanco posterior I Flanco delantero -i r 250 ns 4MHz CLOCK jnji Fig. 8-8.- Formas idealizadas de los impulsos, abajo. Arriba dos fotos con las imperfecciones que tienen normalmente todos los impulsos. SÍNTESIS Y ANÁLISIS El estudio de cualquier circuito digital puede dirigirse a su síntesis o su análisis. La síntesis consiste en el proceso que realiza un diseñador lógico, cuando define el objetivo de un circuito y después utiliza ecua ciones lógicas y otros elementos de ayuda para hallar la combinación de componentes lógicos que cumplan el objetivo. Después de construir un circuito, se lleva a cabo cierto trabajo de análisis del mismo, a cargo de todos los que trabajan con él. El análisis es lo contrario de la síntesis, puesto que consiste en desmenuzar un circuito en partes pequeñas o bloques elementales, con objeto de comprender detalladamente sus objetivos. Hasta este capítulo hemos empleado casi siempre la síntesis. Esta ha sido más intuitiva que formal (no se han usado a fondo las ecuaciones 335 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Ondulación Flanco posterior Flanco delantero Fig. 8-8.- Formas idealizadas de los impulsos, abajo. Arriba dos fotos con las imperfecciones que tienen normalmente todos los impulsos. SÍNTESIS Y ANÁLISIS El estudio de cualquier circuito digital puede dirigirse a su síntesis o su análisis. La síntesis consiste en el proceso que realiza un diseñador lógico, cuando define el objetivo de un circuito y después utiliza ecua ciones lógicas y otros elementos de ayuda para hallar la combinación de componentes lógicos que cumplan el objetivo. Después de construir un circuito, se lleva a cabo cierto trabajo de análisis del mismo, a cargo de todos los que trabajan con él. El análisis es lo contrario de la síntesis, puesto que consiste en desmenuzar un circuito en partes pequeñas o bloques elementales, con objeto de comprender detalladamente sus objetivos. Hasta este capítulo hemos empleado casi siempre la síntesis. Esta ha sido más intuitiva que formal (no se han usado a fondo las ecuaciones 335 CAPITULO 8 lógicas), pero, sin embargo, se han descrito los conceptos básicos de la lógica digital, mostrando la forma en que los elementos lógicos se inte gran en circuitos más complejos y en sistemas digitales. Con los conoci mientos básicos obtenidos se puede orientar el estudio hacia el análisis de los circuitos. El análisis de los circuitos puede reducirse a: 1.Relación con otros circuitos principales del mismo tipo. 2.Reconocimiento de los circuitos o bloques fundamentales, dentro de circuitos más complejos. 3.Estudio de las interrelaciones que existen entre circuitos funda mentales. Desde esta perspectiva vamos a enfocar el estudio de los registros de desplazamiento y los contadores, centrando estos dos temas en el aná lisis de los mismos. REGISTROS DE DESPLAZAMIENTO Como se ha explicado ya, un registro de desplazamiento es una serie de flip-flop conectados entre sí, que se utilizan para el almacenamiento provisional de información. Esta penetra en el primer flip-flop de la serie y pasa de uno al siguiente cada vez que se recibe un impulso de reloj. Un registro de desplazamiento contenido en un circuito integrado consta de 4, 5, 8... hasta miles de flip-flop, que están conectados entre sí en cascada, con el fin de que la salida de uno pase a la entrada del siguiente. De esta forma, cuando se activan todos los flip-flop simul táneamente, los bits de información se desplazan ordenadamente con cada impulso de reloj. Para obtener registros de desplazamiento más largos que los incluidos normalmente en una cápsula de CI, pueden conectarse entre sí varios CI. También se pueden utilizar flip-flop individuales para formar regis tros de desplazamiento de una longitud determinada y con caracterís ticas especiales. A continuación se describen los registros fabricados con tecnología MOS, que pueden almacenar más de 1.000 bits, los cua les se denominan "memorias de acceso secuencial". Los registros de desplazamiento en CI pueden construirse con flipflop del tipo RS, JK o D, y las diferencias entre éstos estriban en la forma en que se trata la información de entrada y la disponibilidad de la salida. Así, los datos se pueden cargar en los registros de diversas for mas. Por ejemplo, pueden cargarse en serie introduciéndolos en forma sincronizada y secuencial a la entrada del primer flip-flop y desplazan336 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES dolos hacia la derecha a través del registro de desplazamiento. También pueden introducirse los datos en todos los flip-flop y desplazarlos hacia la derecha mediante el registro de desplazamiento. Asimismo pueden introducirse los datos en todos los flip-flop simultáneamente, conectan do una línea de datos independiente a la entrada de cada flip-flop. Por último, la información puede cargarse asincronamente a través de una línea de datos independiente a la entrada de cada uno de los flip-flop. Si todos los flip-flop de un registro de desplazamiento se cargan si multáneamente, éste se llama registro de desplazamiento de entrada paralelo. Si los flip-flop deben cargarse uno a uno con entrada por el primer flip-flop, el registro se denomina de entrada serie. La información almacenada puede obtenerse de diversas formas, en la salida de un registro de desplazamiento. Existe un tipo de registro que tiene disponibles todas las salidas de los flip-flop y, por lo tanto, toda la información del registro es accesible en cualquier momento. Este tipo de registro de desplazamiento se denomina de salida en paralelo. Hay otro tipo de registro que sólo tiene accesible la salida del último flipflop, cuya fabricación se lleva a cabo cuando no es posible llevar la sali da de cada flip-flop a una patilla de CI, a causa del número limitado de éstas. En este caso debe desplazarse secuencialmente toda la informa ción almacenada en el registro a través del último flip-flop, para saber su contenido. Por este motivo, a esta clase de registro se le llama de salida en serie. Una de las aplicaciones de los registros se refiere a la conversión de los formatos de los datos de información. Si se desean convertir datos en serie (una sola línea) en datos en paralelo (líneas múltiples), se utili za un registro de desplazamiento de entrada en serie y salida en parale lo. Con este dispositivo se introducen y almacenan un determinado número de bits de información a través de una sola línea, y todos los bits quedan disponibles simultáneamente en las diversas líneas de salida. Por el contrario, un convertidor de paralelo a serie utiliza un registro de desplazamiento de entrada en paralelo y salida en serie. En este caso, una vez que la información de todas las líneas queda cargada en paralelo en el registro, se extrae a través de una sola línea aplicando un número de impulsos de reloj apropiados. Algunos registros están configurados para permitir el desplazamiento de los datos tanto hacia la derecha como hacia la izquierda. A estos re gistros se les denomina "universales", ya que pueden desplazar la infor mación en cualquier dirección, cargarla bien sea en serie o en paralelo, así como extraer los datos en serie o en paralelo, como gráficamente se representa en la figura 8-9. 337 Entradas para leí Fíg. 8-9.- Registro de desplazamiento de tipo universal. quierda FORMAS ESPECIALES DE LOS REGISTROS DE DESPLAZAMIENTO Los contadores y los registros de desplazamiento tienen muchas ca racterísticas comunes. Añadiendo algunas puertas lógicas a un registro con el fin de modificar el camino de la información por los flip-flóp, el registro se transforma en contador. En los llamados "contadores anulares" y en los "contadores Johnson" se puede apreciar, en sus circuitos, la relación existente entre registros y contadores. Un conta dor anular o en anillo, como el de la figura 8-10 a), es simplemente un registro de desplazamiento de circulación o rotación, es decir, un registro cuya salida Q4 y Q4 están conectadas a las entradas J y K del FF1, cerrando el círculo. Un contador en anillo se precarga normalmente con un bit lógico 1 en el primer flip-flop y con ceros en todos los demás; después se sincroniza para hacer circular el bit lógico 1 repetidamente a través del registro. Como consecuencia de esto último, el contador saca una serie de estados únicos, que se suelen utilizar para clasificar un equipo u otros circuitos lógicos mediante diferentes operaciones. Así, por ejemplo, se podría regular la secuencia de un puesto de máquina he rramienta en una cadena de montaje mediante pasos que van a ser re petidos una y otra vez, o también se podría regular la secuencia de una 338 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Salida A J FF1 CLK K FF2 CLK Q Q J 0 J Q FF4 CLK K R B R 5 FF3 CLK K R í y y FLIPFLOP 12 3 4 10 0 0 -•— Precarg. 0 10 0 0 0 10 0 0 0 1 10 0 0 a) Contador en anillo con precarga Salida i 1 vV I (\ i 0 FF1 I— CLK J Q K K 5 1 Q FF2 CLK FF3 CLK K FF4 r~ CLK 5 K 0 b) Contador en anillo con corrección. Fig. 8-10.- Contador anular. En la parte superior, con precarga; en la parte inferior, sin nece sidad de precarga. calculadora electrónica, mediante los pasos de suma. Los contadores anulares se utilizan normalmente como secuenciadores en ordenadores, decodificadores y otras aplicaciones. Una ventaja importante de estos contadores es que, contrariamente a lo que sucede con cualquier otro contador, no precisan decodifica ción, puesto que cualquier línea de salida puede conectarse directamen te al circuito o dispositivo que va a activarse. Sin embargo, los contado res en anillo tienen también algunas limitaciones. En primer lugar, el circuito aprovecha al máximo los flip-flop. Un contador anular de 4 339 CAPITULO 8 bit sólo puede generar 4 estados únicos, en tanto que un contador bi nario de 4 bit puede generar 16 estados diferentes. Dicho en forma más general, un contador en anillo tiene N estados, pero un contador bi nario 8421, tiene 2N estados, en donde N es el número de flip-flop del contador. En segundo lugar, si un contador se ajusta en un momento incorrecto, debido a un ruido o fallo de funcionamiento, se producirá una secuencia errónea o un eátado especial que continuará circulando sin que se corrija. La parte inferior de la figura 8-10 muestra un contador anular que corregirá cualquier secuencia errónea haciéndola retornar a la secuencia de cómputo normal. En este contador, los bits incorrectos serán despla zados a través de los flip-flop hasta que tengan todos los bit 0, excepto posiblemente el último. Hasta este momento la entrada J del primer flip-flop se mantendrá baja y la entrada K alta. Una vez que los flip-flop pasen al estado 0001, las entradas del primer flip-flop se invierten (J es alta y K baja); el siguiente impulso de reloj pone en 1 a FF1 y en 0 a FF4, iniciándose la secuencia de cómputo normal. El contador Johnson (denominado también contador anular cruzado o invertid_o) es una ügera modificación del normal, en el sentido que la salida Q del último flip-flop se vuelve a conectar a la entrada J del primero, tal como se indica en la figura 8-11, en su parte superior. Como resultado de esta realimentación de la salida con la entrada, el contador pasa por "2N" estados diferentes, siendo N el número de flip-1 flop que hay en el contador, como se demuestra en la tabla de verdad de la figura 8-11. Por lo tanto, un contador Johnson de 4 bit tiene el doble de estados que un contador anular de 4 bits, pero sólo la mitad de los que tiene un contador binario 8421. Además, el contador John son necesita un decodificador para dar salida a una señal independiente para cada uno de los 2N estados. De forma similar al contador de anillo, al contador Johnson puede fijársele una secuencia autoperpetuadora de estados especiales, para lo que precisa de circuitos lógicos auxiliares que le fuercen a volver al estado normal. En la parte inferior de la figura 8-11 se muestra una forma de poner en práctica un circuito de corrección, con una sola puerta AND conectada en los dos últimos flip-flop del contador. Este circuito forzará a cualquiera de los ocho estados posibles especiales, a un estado normal nuevamente, en cinco o menos impulsos de reloj. Se puede utilizar en un contador de cualquier número de flip-flop. Otra manera de forzar la corrección consiste simplemente en inter- conectar la salida Q de FF1 a la entrada-K de FF4, como se indica mediante la línea de trazos de la parte inferior de la figura 8-11, y su- 340 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES 0, ü4 0, 02 02 O^ Q3 Q4 CLEAR 04 Q, 1 0 FF1 CLK J Q FF2 CLK J K K K R V ^^ Q JO FF1 CLK K V ü FF? CLK 0 FF3 CLK R Y Q, a¡ Q2O3 Q3 Q4 0 J 0 K FF3 CLK FLIP-FLOP 12 3 4 0000 10 0 0 110 0 1110 1111 0111 00 11 00 0 1 00 0 0 Q FF4 CLK R ? Q .1Q FF4 CLK K Q Fig. 8-11.- Contadores Jhonson, el básico en la parte superior, con el decodificador de salida y, en la inferior, el de autocorrección. primir la conexión Q de FF3 a K de FF4. Este plan de corrección de errores puede utilizarse con cualquier contador. Sin embargo, de esta forma se reduce el cómputo a 2N-1 estados. Con esta modificación del contador de 4 bit de la figura 8-11, el estado 0011 irá seguido por el 0000, eliminando totalmente el 0001. CONTADORES EN GENERAL Los circuitos contadores binarios difieren de los registros de despla zamiento en que sus flip-flop están conectados entre si de una forma diferente. El objeto de un circuito contador es dar salida a la informa ción en una forma específica, o bien aumentar al máximo el número 341 CAPITULO 8 de distintos estados que pueden obtenerse con un determinado número de flip-flop. La mayoría de los contadores dan salida a información codificada en 8421, 2421, Exceso a 3 o algún otro código binario corriente, pero diseñando una lógica de interconexión puede obtenerse cualquier con figuración arbitraria de salida. Los contadores se utilizan normalmente como circuitos básicos en otros circuitos lógicos. Se emplean en cómputo, como secuenciadores de equipos u operaciones de proceso, en medición y división de frecuen cia, manipulación aritmética, medición de intervalo de tiempo y otros muchos fines. Existen muchas variantes de contadores. Todos se fabrican mediante flip-flop de los tipos JK, T, RS ó D y se pueden clasificar en dos grupos fundamentales: —"Asincronos", conocidos también como contadores serie. —"Síncronos", a los que se llama contadores paralelo. En los contadores síncronos todos los flip-flop cambian de estado, si multáneamente, en tanto que en los asincronos cambia de estado un flip-flop y este cambio activa un segundo flip-flop, el cual puede después activar a un tercero, luego a un cuarto, y así sucesivamente. Dentro de cada una de las categorías básicas, puede diseñarse un con tador que cuente hasta cualquier número binario deseado antes de repe tir la secuencia del cómputo. El número de estados sucesivos a través de los cuales un determinado contador realiza una secuencia antes de que se repita se denomina "módulo". Los contadores de módulo 2, 4, 8, 16 o algún otro número que sea potencia de 2, son los más fáciles de cons truir. Sin embargo, son también comunes los de módulo de 6 ó 10. Los contadores pueden clasificarse de acuerdo con el código ponde rado en que cuentan (por ejemplo, el código 8421 o el de Exceso a 3). Además, un contador puede contar hacia arriba, hacia abajo (decremen- tando) o hacer ambas cosas, según el nivel lógico de que disponga en una entrada de control. Por lo tanto, de forma general, un contador es un circuito que realiza una secuencia a través de M estados diferentes en un orden especial, siendo M el módulo del contador. El contador cambia de un estado a otro mediante una línea para la señal de reloj. A continuación se descri ben ejemplos básicos de contadores síncronos y asincronos, así como alguna de sus variantes más representativas. Todos estos tipos de con tadores se pueden obtener como circuitos integrados y la siguiente des cripción abarcará principalmente a circuitos de contadores. 342 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES CONTADORES ASINCRONOS El contador de propagación binaria (asincrono) es el tipo más básico de todos. Una serie de flip-flop JK conectados según se muestra en la figura 8-12 (parte superior) contará hacia arriba o incrementando en el código 8421, o, si está conectado como se muestra en la parte infe rior de la misma figura, decrementando o hacia abajo (los flip-flop se activan con el flanco posterior del impulso). Los circuitos de la figura 8-12 tienen una característica especial en común que los clasifica en asincronos y con la que se reconoce cual quier circuito de este tipo: La saüda del primer flip-flop dispara al segundo, FF2, por su entrada de impulsos de reloj; la salida de FF2 dispara a FF3 y la salida de FF3, a su vez, dispara a FF4. De esta forma, el efecto de un impulso de reloj introducido en la entrada de FF1, se propagará de un flip-flop a otro hasta que llegue al último de la serie. Por este motivo se le llama contador de propagación, y tam bién contador serie. Para analizar el contador ascendente asincrono, obsérvese que cada flip-flop JK tiene sus entradas J y K en lógica 1. Esto hace que el flip-flop bascule (cambie de estado) cada vez que se recibe un impulso de reloj. Puesto que la salida de un flip-flop está conectada a la entrada de reloj del siguiente, cada flip-flop cambia de estado con una periodi cidad que es la mitad de la del flip-flop anterior. En el diagrama de tiempos de la figura 8-12, parte superior, puede verse que esta acción de dividir por dos cada flip-flop, crea cambios de estado que se adaptan al código binario 8421, mostrando en la tabla 8-1. El contador descendente asincrono es igual en cuanto a sus principios al descrito anteriormente, exceptuando que la salida Q (en lugar de Q) de cada flip-flop hace que el siguiente flip-flop se conmute, invirtiendo así la secuencia del código. Una característica importante de cualquier contador es la velocidad con que puede funcionar. Si cada flip-flop de la figura 8-12 tiene un re tardo de propagación de 25 nanosegundos, el retardo total desde el momento en que se aplique a FF1, el flanco posterior de un impulso de reloj, hasta que FF4 haya completado su cambio de estado es de 100 ns. Por tanto, el siguiente flanco de impulso de reloj no puede tener lugar hasta 100 ns más tarde. Durante este tiempo los flip-flop cambian de estado y la salida del contador será incorrecta. No todos los flip-flop deben cambiar su estado con cada impulso de reloj, pero cuando se avanza en el cómputo de 7 a 8 o cuando se repite el ciclo desde el 15 hasta el 0 (véase la tabla 8-1) todos los flip-flop cambian de estado y la señal de reloj debe estar inactiva el tiempo suficiente para permitir esto. 343 CAPITULO 8 Salidas de contaje ^5Vv FFl CLK 012 3 15 VV ^5VI V jJ 0 0 FF2 CLK jJ K K FF3 CLK Q n Q JJ QD 1 FF4 CLK Q — K 0 45 67 8 Salidas de contaie J FFl CLK Q K5 JQ FF2 CLK J FF3 CLK K Q L^rJ —J J FF4 CLK Q K oQ —I Q FF3IFH r Fig. 8-12.- Contador ascendente-descendente (parte superior-parte inferior) y diagramas dj tiempo. Esta limitación de la frecuencia máxima de los impulsos de reloj eS| el principal inconveniente del contador asincrono. En el ejemplo ante"; 344 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES rior, un retardo de 100 ns entre los flancos posteriores de dos impulsos de reloj permite una frecuencia máxima de reloj de 10 MHz (que es el inverso de 100 ns). CONTADOR ASINCRONO ASCENDENTEDESCENDENTE (UP/DOWN) Los dos circuitos mostrados en la figura 8-12 se pueden combinar en un contador ascendente-descendente (up-down en inglés), cuya modali dad de cómputo se selecciona con una señal de control distribuida por algunas puertas lógicas. El circuito de la figura 8-13 muestra la forma en que puede utilizarse una puerta OR para conectar bien sea la salida Contaje up.down i - up o^ Dowrt Fig. 8-13.— Contador asincrono ascendente-descendente (up-down). La línea permite o no que el contador cuente. 0 ó Q de cualquier flip-flop a la entrada de reloj del flip-flop siguiente. También incluye una característica especial de cómputo, que consiste en conectar las entradas J y K a la señal de control conmutable, en vez de a un nivel lógico 1. Si esta señal de activación del cómputo está a un nivel lógico 0, todas las entradas J y K están a nivel 0 y los flip-flop no cambiarán de estado cuando se les aplique un impulso de reloj. Es decir, el contador permanece en su último cómputo, hasta que se suprima la señal de activación del cómputo. 345 CAPITULO 8 CONTADORES SÍNCRONOS Los contadores síncronos se basan en el mismo circuito flip-flop JK (o tipo T) que los contadores asincronos, exceptuando que todos los flip-flop son activados mediante una señal de reloj común y, por tanto, todos cambian de estado sincrónicamente (al mismo tiempo). Las en tradas J y K de cualquier flip-flop están conectadas a las salidas Q de todos los flip-flop anteriores que hay en la cadena del contador a tra vés de una puerta AND, como se muestra en la figura 8-14. Por lo-tan- to, cualquier flip-flop se activará cuando la puerta AND que se aplica a las entradas J y K, tengan una lógica 1 y esto se produce únicamente cuando todos los flip-flop anteriores de la cadena están en estado 1. Ya se analizó con detalle un contador ascendente síncrono de 4 bit, por lo que no se repetirá. Puede ponerse en funcionamiento un conta dor descendente conectando las entradas J y K de cualquier flip-flop mediante puertas AND a la salida Q, en lugar de hacerlo a la salida Q de todos los flip-flop que lo preceden. Obsérvese también que los diagramas de tiempo coinciden, tanto para los contadores ascendentes como para los síncronos, los cuales se muestran en la figura 8-12 y 8-6, respectivamente. En ambos tipos de contadores es común que se dispa ren con el flanco posterior del clock, al estar formados por flip-flop JK. El contador ascendente síncrono de 7 bit mostrado en la figura 8-14 explica cómo la misma regla de interconexión que se usó para el de 4 bit puede hacerse extensible para constituir un contador más amplio y sirve también para resaltar la principal característica de un contador síncrono. Obsérvese que, debido a que todos los flip-flop reciben un impulso de reloj y cambian de estado al mismo tiempo, el retardo total (con independencia del número de flip-flop que haya) es exactamente el de un flip-flop. Si el tiempo total de retardo de propagación de un flip-flop JK y de la puerta AND que conecta su salida con otro flip-flop es de 35 ns (25 + 10 ns), los impulsos de reloj pueden producirse con una frecuencia máxima de 30 MHz en un contador síncrono. Compá rese este dato con la frecuencia máxima de 10 MHz del contador asin crono de 4 bit, utilizando el mismo retardo de propagación del flip-flop. Otra característica útil del contador síncrono es que todas sus lí neas de salida cambian simultáneamente. Por lo tanto, no hay estados intermedios con salidas del contador incorrectas, ya que el contador avanza de un estado al otro. También, y como es natural, el contador síncrono tiene limitaciones. En primer lugar, precisa más puertas lógicas para ser activado y, por lo tanto, es más complejo y costoso que un asincrono comparable. En 346 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES A FfC. CLK CLOCK1 l'ig. 8-14.- Contador síncrono. segundo lugar, obsérvese que la última puerta AND de la figura 8-14 ha de tener seis líneas de entrada (o incluso más, si también se utiliza una señal de cómputo en la activación). Si se tuviese que ampliar el conta dor, el número de entradas a las puertas AND subsiguientes constituirá una limitación de tipo práctico. CONTADOR SÍNCRONO CON ACARREO El contador de la figura 8-15 es una versión simplificada del síncrono normal y suele llamarse "contador con acarreo". Continua siendo sín crono en el sentido de que todos los flip-flop cambian de estado al mis mo tiempo, pero la conexión entre las entradas J y K de cualquier flipflop y las salidas Q de todos los anteriores se realiza mediante puertas AND que están en serie, en lugar de en paralelo. Como consecuencia de Fig. 8-15.- Contador síncrono con acarreo. 347 CAPITULO 8 ello, el retardo de propagación de las puertas AND es acumulativo y la frecuencia de funcionamiento se ve reducida algo, en comparación con los contadores síncronos. Cuando el contador se amplía a más de 4 flip-flop, el retardo se hace proporcionalmente mayor y disminuye la ventaja de su velocidad con respecto a los contadores asincronos. Aun que este dispositivo es más lento que un contador puramente síncrono, el que las salidas cambien de estado simultáneamente y que el circuito sea mucho más simple, hacen de él una solución intermedia entre los contadores síncronos y los asincronos. CONTADORES BCD Un contador BCD (decimal codificado en binario) cuenta hasta diez (los diez estados del 0 al 9 del la tabla 8-1) y después se pone en 0 o en reset y comienza el cómputo nuevamente. Aunque el circuito es similar a los ya estudiados, es importante porque se usa mucho en or denadores, calculadoras y otros circuitos en los que se precisa un cómputo decimal. La figura 8-16 muestra un contador BCD típico. g. 8-16.^ Contador síncrono BCD. El contador BCD puede ser síncrono o asincrono. Generalmente, realiza el cómputo en el código de 4 bit, y tiene una cierta disposición especial de las puertas que limita su cómputo a diez estados (módulo 10). 348 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES El contador BCD funciona igual que cualquier otro contador 8421 desde el 0 hasta el 9 (1001). Téngase presente que un contador 8421 con más de 10 estados avanza a 1010 en el impulso siguiente al 9, mien tras el contador BCD retorna por sí solo a 0000. Para conseguir este retorno han de efectuarse dos conexiones singu lares. Én principio, para mantener FF2 en el estaclo 0, en el siguiente impulso de reloj que hay detrás del estado 1001, Q de FF4 se. conecta a la entrada de la puerta AND Ul. En este instante, la salida Q de FF4 es de nivel lógico 0 y por tanto las entradas J y K a FF2 son de nivel lógico 0 y FF2 no puede cambiar a nivel 1 en el siguiente flanco del impulso de reloj. En segundo lugar y, para hacer que FF4 vuelva a 0, Q de FF1 se conecta directamente a K de FF4. Como consecuencia de esta conexión, la entrada K pasa de alta a baja continuamente de modo alternativo y por tanto FF4 se mantiene en el estado 0. Para contar el número 7, todas las entradas a U3 se hacen altas y aparece una señal alta, tanto en J como en K de FF4. Por consiguiente, en el siguiente impulso de reloj (cómputo de 8), FF4 bascula al estado 1. El estado 1 permanece después de que tiene lugar el impulso de reloj posterior (contaje 9), porque ahora el Q de FF1 es 0, suprimiendo así el nivel lógico 1 tanto de J como de K de FF4. Para el cómputo de 9, Q. de FF1 pasa a 1 otra vez y por tanto FF4 tiene una entrada K alta, pero continua aún teniendo baja la entrada J. Por eso en el siguiente impulso de reloj, FF4 retorna nuevamente al estado 0. CONTADORES DE MODULO N Un contador de módulo N es uno que tiene N estados diferentes. Por lo tanto, un contador de módulo N puede ser cualquiera, síncrono o asincrono, que contenga los circuitos precisos para controlar el nú mero de estados que puede tener. Por ejemplo, un contador BCD es el que puede contar hasta 16, pero cuyo módulo está limitado a 10 me diante puertas especiales. La definición precedente de un contador de módulo N es muy gene ral y comprende todos los contadores con módulos grandes o pequeños. En la práctica, una forma de construir un contador de cualquier módulo consiste en conectar en serie varios contadores. Para determinar el módulo de la combinación de contadores en serie se multiplican los módulos particulares de cada uno. Por ejemplo, un contador de módulo 105 puede construirse interconectando en serie tres contadores de mó dulos 3, 5 y 7, ya que 3x5x7= 105. 349 CAPITULO 8 En la figura 8-17 se muestran contadores de módulos 3, 5, 7 y 11, con objeto de ilustrar los circuitos con puertas que deben emplearse para construir contadores cuyos módulos no sean potencias de 2. 7 Contaje o FFl CLK FFl 0 1 0 FF2 0 0 1 Contaje ín m 11 ' Ü 0 i 1 0 2 0 i 3 I i a, 0 0 Fig. 8-17.^ Contadores de módulos 3, 5 y 7. 350 Contaje 0 I 2 3 4 5 6 FF1 0 1 0 1 0 1 0 FF2 0 0 1 1 0 0 1 FF3 0 0 0 0 1 1 1 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Fig. 8-17.- (Continuación) Contador de módulo 11 FF1 0 1 0 1 0 1 0 1 FF2 0 0 1 1 Q 0 1 1 FF3 0 0 0 0 1 1 0 0 1 0 0 1 1 CONTADORES PROGRAMABLES Contador programable es cualquiera cuyo módulo o diagrama de cómputo pueda modificarse en alguna forma mediante una señal de control, en lugar de efectuando modificaciones en el circuito (hard ware). Las señales de control más usadas son las que realizan un preajuste del contador a un determinado número, con lo que se modi fica el módulo del contador. También es muy empleada una señal que sirve para detener el contador en un determinado número o la de poner se en reset (puesta a 0) y comenzar otra vez el cómputo. Un circuito contador puede ser programado y controlado de diversas formas, alguna de las cuales demostrarán y explicarán las ideas básicas que intervienen en la programación de contadores. En la figura 8-18 puede verse un contador asincrono de 4 bit que puede preajustarse a cualquier número deseado entre el 0 y el 15, me diante las puertas Ul a U4, activando la línea de señal de carga (colo cando un nivel lógico 0). Si se va a utilizar como contador de módulo 7, se preajusta a un cómputo 8 y se deja que cuente desde 8 hasta 15. Sin embargo, obsérvese que tras llegar al 15, el contador debe volver a 8 nuevamente (antes del siguiente impulso de reloj), si se quiere repetir el ciclo de cómputo de la misma forma. Con este sistema lo que se de termina es el número en que empieza el cómputo. 351 CAPITULO 8 La entrada LOAD de la figura 8-18 permite que los niveles de entrada pasen a las salidas. Entrada de carga Salida contaje Fig. 8-18.- Contador programable con entradas de puesta a 1 (preset). Salida de contaje J FF2 CLK Contaje completo Q JQ FF3 CLK JQl FF4 i CLK i K ^ q| Entradas de programación Fig. 8-19.- Contador programable con contaje final que puede preseleccionarsc 352 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES La figura 8-19 muestra un contador síncrono de 4 bit que irá hasta un número preseleccionado y se mantendrá allí hasta que se ponga en 0 o reset. El módulo puede seleccionarse con las entradas de programa ción a través de las puertas Ul a U4. Sin embargo, en este caso lo que se determina es el cómputo final, en lugar del inicial. La idea básica consis te en utilizar las puertas Ul a U4 para hacer una comparación digital: cuando la salida del contador iguale a las entradas de programación se desactiva el reloj y el circuito deja de contar. En este momento puede utilizarse la señal COUNT COMPLETE (cómputo completo) para poner en reset el contador, o puede salvarse el contenido. Además de los circuitos descritos, pueden utilizarse muchos otros esquemas de control o programa. Estos se diseñan generalmente para adaptarlos a las necesidades de un determinado circuito, modificando un contador de circuito integrado estándar con circuitos a base de puer tas exteriores. CONTADORES PARA CÓDIGOS DISTINTOS AL 8421 Hasta ahora se han analizado contadores síncronos y asincronos de tamaños y configuraciones diferentes. Todas las versiones de estos con tadores tienen una característica común: utilizan el código binario 8421. Los contadores de código 8421 son los más populares, por ser los más sencillos de construir (precisan un mínimo de puertas para intercohectar los flip-flop) y utilizan más eficazmente los flip-flop (pueden contar el mayor número con una cierta cantidad de flip-flop). Pero to dos los contadores síncronos y asincronos descritos pueden construirse para contar en un código diferente al 8421. La base de cualquier contador es una serie de flip-flop. La única dife rencia entre un contador binario 8421 y de cualquier otro tipo radica en los circuitos utilizados para interconectar los flip-flop. La figura 8-20 muestra un ejemplo de circuitos de interconexión, diferentes a los utili zados en un contador binario 8421. Este contador de 4 bits cuenta en el código binario 2421. Este mismo contador se transforma en otro de código de Exceso a 3, si la patilla 1 de la puerta U3 se vuelve a conectar a Q de FF4 en lugar de ^^ Luego para la elaboración de un contador de código determinado es preciso diseñar la lógica de interconexión co rrespondiente. Como final de la parte teórica de este capítulo se indica que tanto los registros de desplazamiento como los contadores se configuran den tro de la llamada lógica "secuencial", al tratar los datos de información de forma ordenada y secuencial. 353 Contaje FF1 (1) FF2 (2) FF3 (4) FF4 121 0 i 2 3 4 5 E 7 3 9 Q 1 0 1 0 1 0 1 0 1 a 0 i 1 0 i 0 0 1 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 Fig. 8-20.- Contador síncrono 2421. LAS PILAS (FIFO Y LIFO) Son grupos de registros interconectadós en forma de pila, uno sobre otro. Existen dos clases de pilas,, diferenciándose entre sí en la forma que se cargan o descargan. Un primer tipo es la denominada FIFO (primero en entrar, primero en salir), en la que la información almace nada en primer lugar es la primera que sale, como se indica en la figura 8-20 (bis). A medida que van entrando los datos al registro superior, se produce una transferencia hacia abajo del contenido de los mismos, originándose la descarga por el registro inferior. Mediante una pila FIFO, y dado que la entrada de datos no tiene porque estar sincronizada con la salida, se pueden acoplar dispositivos que trabajen con diferentes frecuencias. La segunda clase de pila se llama LIFO (última en entrar, primera en salir). En este caso^ tanto la carga como la descarga se produce por el 354 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Carga Fig. 8-20 Bis.- Carga y descar ga de una pila de tipo FIFO. Pila FIFO Descarga registro superior, por lo tanto la última información introducida en la pila, y que ocupará el registro superior, será la primera en salir, como se refleja en la figura 8-20 (tres) que describe la pila LIFO. Carga Descarga Pila LIFO Fig. 8-20 Tres.- Carga y descar ga de una pila del tipo LIFO. 355 CAPITULO 8 EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta: 1)Un registro de desplazamiento se emplea: a)Para desplazar la información. b)Para traspasar la información. c)Para contener la información. 2)Los elementos que conforman los contadores son: a)Los registros de desplazamiento. b)Los flip-flop. c)Las puertas lógicas. 3)Según el código de pesos, de potencias sucesivas de 2, el dato: 10011 equivale a: a) 11. b)21. c) 19. 4)Las señales de los relojes subordinados proceden de: a)La entrada de impulsos de información. b)Del reloj principal. c)Depende del circuito de que se trate. 5)En un contador en anillo: a)Todos los flip-flop contienen nivel 1. b)Todos los flip-flop contienen nivel 0. c)Sólo un flip-flop contiene un nivel lógico 1. 6)Módulo.de un contador es: a)La secuencia de estados diferentes que se repite continuamente. b)El número de flip-flop que posee. c)El número mayor que puede contar. 356 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES DESCRIPCIÓN Y CARACTERÍSTICAS DE CI COMERCIALES "REGISTROS DE DESPLAZAMIENTO Y CONTADORES" A) Registros Teniendo en cuenta la constitución interna de los registros de despla zamiento,-en la mayoría de los casos con biestables RS, maestro-auxiliar, se fabrican empleando la escala de media integración, MSI. La mayoría de los registros fabricados con tecnología TTL son de 4 bit y disipan una potencia cercana a los 200 mW, con una frecuencia máxima de tra bajo de 10 a 30 MHz. Con la tecnología "TTL de bajo consumo" se re duce la potencia a la décima parte, disminuyendo la frecuencia a unos 5 MHz. Para las dos citadas tecnologías, el fanout es 10. A continuación se citan los CI comerciales, con tecnología TTL, que contienen registros de desplazamiento: 7494:Registro de desplazamiento de 4 bit, 25 MHz. 74194:Registro de desplazamiento de 4 bit, 25 MHz. 7496:Registro de desplazamiento de 5 bit, 10 MHz. 7491:Registro de desplazamiento de 8 bit, 10 MHz. 7495:Registro de desplazamiento de 4 bit, 25 MHz, a derecha e izquierda. 74198:Registro de desplazamiento de 8 bit, 25 MHz. 74178:Registro de desplazamiento de 4 bit, 25 MHz. 74179:Registro de desplazamiento de 4 bit, 25 MHz. 74195:Registro de desplazamiento de 4 bit, 30 MHz. 74199:Registro de desplazamiento de 8 bit, 25 MHz. En las siguientes figuras se dan las características, diagrama de cone xionado y descripción de los registros representativos contenidos en los CI ya citados. En líneas generales y respecto a los CI señalados anterior mente, todos tienen entrada y salida en paralelo, excepto el 7494, que tiene entrada en paralelo y salida en serie, al igual que el 74 165 y 74166, que son registros de 8 bits y 25 MHz y 20 MHz respectivamente. El 74166 es un registro de 8 bits de entrada en serie y salida en paralelo y el 7491 tiene la entrada y la salida en serie. 357 CAPITULO 8 registro de desplazamiento de 8 bits j r CP 3 - F 9391 PC 6912 - MIC 7491 AN 15 - SW 7491 N 2 - F 7491 PC 5 - DM 7491 AN 8 - N 7491 A 11 - FLJ 221 14 - 1 - SN 7491 AN 4 - MC 7491 AP 7 - ZN 7491 AE 10 - FJJ 151 13 diagrama lógico Fl Fl Fl Fl Fl Fl i" K CP CP - CP CP •4 CP p CP ÍAL1DA O a X s 6 X X X símbolo lógico AB cp—t> I T DESCRIPCIÓN.^Este dispositivo es un registro de desplazamiento de 8 bits de entrada serie, salida serie que utiliza tecnología TTL. Está compuesto de ocho füp-flops RS maestro/auxiliar, puerta de entrada y un excitador de reloj. El registro es capaz de almacenar y transferir datos de acuerdo con un reloj hasta 18 MHz manteniendo un nivel de inmunidad de ruido típico de 1 V. La disipación de potencia es típicamente 175 mW; se dispone en las salidas de una cargabilidad máxima de 10. Los datos de un solo carril y el control de entrada pasan por una puerta a través de las entradas A y B y un inversor interno para formar las entradas complementarias al primer bit del registro de desplazamiento. La excitación para la línea de reloj interna común está proporcionada por un excitador de reloj inversor. Cada una de las entradas (A, B y C^) aparecen como únicamente una carga de entrada TTL. El inversor/excitador de impulso de reloj hace que se desplace la información a la salida en el flanco positivo de un impulso de reloj de entrada, haciendo por tanto al registro de desplazamiento perfectamente compatible con otras funciones síncronas de disparo por flanco. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS UNIDADES TIP. MAX. M1N. PARÁMETRO Volts 5.25 5.0 Tensión de alimentación Vcc (Nota 10) 4.75 C 70 25 Margen de temper. ambienté de funcionam 0 10 U.L. Ca^.de salida normal, de las salidas na 25 Anchura de impulso de reloj, tp(clok) na 25 Tiempo de estab. (setup) de en ti.. tetup 0 Tiempo de manten, de entr., thold características eléctricas en el margen de temperatura y FUNCIONAMIENTO (si no se especifica otra cosa) UNIDADES COND. DE PRUEBA (1) TIP.(2) MAX. MIN. SIMBOL. PARÁMETRO ^|H Mttntiz.d VolU 2.0 Tensión de entrada ALTA VIH ^IL l^^iüzad. VolU 0.8 Tensión de entrada BAJA VIL cc-MW..IOH.-o..mA VolU 3.5 2.4 Tensión de salida ALTA VOH CC-M"g"IOL-l6'"A VolU 0.4 0.22 Tensión de salida BAJA VOL CC.M^X..V[N-!..V 40 Corr. de entrada ALTA 'iH cc= MAX..VIN = 5.5 V mA 1.0 cc-MAX.,VIN.0.V mA - 1.6 Con. de entrada BAJA 'iL OUT-V mA 57 18 Con. de salida en cort. (3) 'os cc- MAX. VIN=4.5V mA 56 35 Corriente de alimentación 'ce Fig. 8-21.- Características delCI 7491. 358 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES registro de desplazamiento de 4 bits 1 - SN 7494 N 4 - MC 7494 P 7 - ZN 7494 E 10 13 diagrama lógico 2 - F 7494 PC 58 - N 7494 B 11 - FLJ 231 14 - 3 - F 9394 PC 6912 - MIC 7494 N 15 - SW 7494 N RR C Í^ f <^ símbolo lógico DESCRIPCIÓN.-El dispositivo está compuesto de cuatro flip-flops RS maestro/auxiliar, cuatro puertas AND-OR-INVERT y cuatro inversores-excitadores. La interconexión interna de estas funciones proporciona un registro muy versátil que ejecuta operaciones de desplazamiento a derechas como registro serie de entrada, serie de salida o como convertidor serie paralelo de fuente dual. Pueden conectarse en serie varios de estos registros para formar uno de n-bits. Todos los flip-flops se ponen simultáneamente en estado BAJO aplicando una tensión de nivel ALTO a la entrada de borrado (clear). Esta condición puede aplicarse independientemente del estado de la entrada de reloj, pero no independientemente del estado de la entrada de preset. La entrada de preset es independiente de los estados de reloj y borrado. Los flip-flops se ponen simultáneamente en estado ALTO desde cualquiera de las dos fuentes de entrada preset. Las entradas preset P1A a PI^ se activan durante el tiempo en que se aplica un impulso positivo a preset 1 si preset 2 está en nivel BAJO. Cuando se invierten los niveles lógicos en preset 1 y preset 2, se activan las entradas de preset desde P2A hasta P2D. La transferencia de información a las salidas se produce cuando la entrada de reloj pasa de nivel BAJO a nivel ALTO. Como los flip-flops son circuitos RS maestro/auxiliar, la información adecuada debe aparecer en las entradas RS de cada flip-flop antes de producirse el flanco ascendente de la forma de onda de la entrada de reloj. La entrada serie proporciona esta información al primer flip-flop. Las salidas de los flip-flops subsiguientes proporcionan información a las restantes entradas RS. La entrada de borrado (clear), preset 1 y preset 2 deben estar en estado BAJO cuando se produzcan los impulsos de reloj. PATILLAS CARGA P1A ' P2DEntradas preset 1 U.L. pLlEntrada preset 1 4 U.L. PL2Entrada preset 2 4 U.L. DgEntradas de datos serie 1 U.L. CpEntrada de reloj 1U.L. C^Entrada de reloj 1U.L. QqSalida de datos serie 10 U.L. 1 unidad de carga (U.L.) = 40 ^A ALTO/1,6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. MAX. UNIDADES TeiufÓD de alimentaci^n Vcc (Nota 10) 4.75 5.0 5.5 Volts Temperatura ambiente de funcionamiento 0 25 70 C Cargabüidad de salida norm. de cada salida 10 U.L. Anchura del impulso de relol, tp(c}Oci() 35 na Anchura del impulso de preset, tp(pretet) 30 ns Anchura del impulso de borrado, tp(C^e>r) 30 ns Tiempo de establecimiento taetup (ALTO) 35 ns de entrada serie ^^ (BAJO) 25 ns Tiempo de manten, de entr. serie, thold 0 Fig. 8-22.- Características del CI 7494. 359 CAPITULO 8 registro de desplazamiento de 4 bits a derecha e izquierda 1 - SN 7495 AN 4 - MC 7495 P 7 - ZN 7495 AE 10 - FJJ 231 13 diagrama lógico 2 5 8 11 14 - F 7495 PC - DM 7495 N - N 7495 A - FLJ 191 - SF.C 495 E 3 - F 9395 PC 6 - DM 8580 N 912 - MIC 7495 AN 15 - SW 7495 N símbolo lógico . Cuando se aplica un nivel BAJO a la entrada de control de modo, las puertas AND número 1 quedan habilitadas y las puertL COND1CIONES DE FUNCIONAMIENTO RECOMENDADAS j PARÁMETRO~~[ MIN. Tensión de alimentación V(;C (Ver Nota 10) Temperatura ambiente de fu^ cionamiento nivel ALTO Cargabtlidad de salida de cada salida s ' nivel BAJO Anchura del impulso de reloj, tp(clock) 1 lempo de establecimiento requerido en las entradas serie A, B, C, o D, tMtup (Ver Fig. A). x lempo de mantenimiento requerido en las entradas serie A, B, C, o D, thold (Ver Fig. A) Tiempo de establecimiento de nivel BAJO requerido ' en el control de modo (tt en Fig. B) (Con respecto a entrada de reloj 1) Tiempo de establecimiento de nivel ALTO requerido en el control de modo (t, en Fig. B) (Con respecto a entrada de reloj 2) Tiempo de establecimiento de nivel BAJO requerido en gl control de modo (t, en Fig. B) . (Con respecto a la entrada de reloj 2) Tiempo de establecimiento de nivel ALTO requerido en control de modo (t4 en Fig. B) , (Con respecto a entrada de reloj 1) Fig. 8-23.- Características delCI 7495. 360 N1DADES Volts 1 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Registro de desplazamiento universal bidireccional de 4 bits 1 - SN 74194 N 47 - ZN 74194 E 10 13 diarama lóico 36912 - MIC 74194 N 15 diagrama de conexión 5 - DM 74194 N 8 - N 74194 B 11 - FLJ 551 14 - b^ ser* ento11""1^ ~~ pa's'e") ~ser* desplazami desplazamiento a la izquierdaa * derecfta símbolo lógico —s d SO ' 1 —1 0* 08 OC 00 DESCRIPCIÓN. Estos registros de desplazamiento bidíreccionales están diseñados para incorporar virtualmente todas las caí (eristicas que un diseñador de sistemas pueda desear en un registro de desplazamiento. Este circuito contiene el equivalente a 46 puertas y dispone de entradas paralelo, salidas paralelo, entradas serie de desplazamiento a la derecha e izquierda, entradas de control de modo y una línea directa de cancelación de borrado. El registro tiene cuatro modos diferentes de operación: Carga paralelo (en batería) Desplazamiento a la derecha (en la dirección QA hacia QD) Desplazamiento a la izquierda (en la dirección QB hacia Q) Reloj inhibido La carga paralelo síncrona se realiza aplicando los cuatro bits de los datos y poniendo ambas entradas de control de modo. SO y SI. altas. Los datos se cargan en el flip-flo p apropiado y aparecen en las salidas después de la transición a positivo de la entrada de reloj. Durante la carga, el flujo de los datos serie queda inhibido. El desplazamiento a la derecha se realiza síncronamente con el flanco ascendente del impulso de reloj cuando SO está alta y SI baja. Los datos serie para este modo se entran en la entrada de datos de desplazamiento a la derecha. Cuando SO está bajo y SI está alta, los datos se desplazan a la izquierda síncronamente y entran nuevos dalos en la entrada serie de desplazamiento a la iz quierda. La aplicación de reloj al tlip flop queda inhibida cuando ambas entradas mtrol de modo están bajas. Los controles de modo del dispositivo deben variarse únicamente mientras la entrada de reloj está ali CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARAME'RO Tensi ó n óe alim entaci ó n. V,, Corrie nte (Je sal id a nivel ALTO. iOH Corrie nte de sal i d a nivel BAJO. U Frecuencia de reloi, t,l^l Anchura del impulso de reloj o borrado. 1. Tie mpo de esta ble ci mie nto. \,^p Tiempo de manteni mie nto en cual quier entrada i,, , . Temperatura ambiente de funci o namie nto. T, MIN 4.75 Control de modo Datos sene y paralelo Borrado estaóo inactivo 0 20 30 20 25 0 0 IIP. MAX. l'NHMDFS 5.25 Volts -800 pA tü mA MHz 25 ns ns 70 Fig. 8-24.- Características delCI 74194. 361 CAPITULO 8 Convertidor serie a paralelo de 8 bit 1 - SN 74164 N 4 - MC 74164 AP 7 - ZN 74164 E 10 13 - TL 74164 N 2 - F 74164 PC 5 - DM 74164 N 8 - N 74164 A 11 - FLJ441 14 - SF.C 4164 E diagrama lógico 3 - F 93164 PC 6912 - MIC 74164 N 15 diagrama de conexión DESCRIPCIÓN. Este dispositivo es un registro de despla^amiento de 8 bits con entradas serie a través de puerta y facilidad de puesta a cero asincrona. Las entradas serie a través de puerta (A y B) permiten un control sobre los datos de entrada, ya que un BAJO en cualquier entrada (o en las dos) inhibe la entrada de nuevos datos y hace el reset del primer flip-flopa nivel BAJO en el siguiente impulso de reloj. Una entrada a nivel alto habilita la otra entrada, lo cual determinará el estado del primer flíp fiop. Los datos en las entradas serie pueden cambiar mientras el reloj está ALTO, sí bien únicamente entrará la información que cumpla con' los requerimientos de formación (setup). La aplicación de los impulsos de reloj (clocking) se producen en la transición de nivel BAJO a nivel ALTO de la entrada de reloj. Todas las entradas tienen diodo limitador para reducir al mínimo los efectos de línea de transmisión y bufferes para presentar una carga TTL. CONDICIONES_DE FUNC^ONAMIENTO RECOMENDADAS jPARAMEIROM1N [ Tensió n de eli menteci ó n Vcc4 Mirgen de lemperalun de lunaonamiento|0 Cargabi l i dad de salida normalizada "rvel Lógic o ALTO| de cada salida. NNivel lógico BAJOi frecuencia de retoj de entrada. fclB [,j0 Anchura de impulso de entrad^ de rel o j o clear. (pw!20 Tiempo de estable cim ie nto de datos. tSepul (Ver fi g ura Ali15 Tie mpo de manlenim i emo de datos. tHOLD (Ver fig ura A)¡ CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEÑ"DE TEMPERATURA RECOMENDADO ((a menos que se indique d t) cosa) otra | MIN. I T1P. CONDICIONES DE PRUEBA (h símbolo PARÁMETRO ! 2.. ¡ Tensón ALTA de entrada H garantizada Tensió n BAJA de entrada ., , MAX.. 1- 12 mA V CC MIX..J , -0.4 mA. Vm 2.0V. VM VCC-MIN..1()1 V...-2.0V. V,, Corriente ALTA de entrada Comente BAJA de entrada Comente de salid a en cortoci rcui to (3) lccI Corrie nte de ali mentación 362 _L!L AX.. V|N 5.3 V MAX.. V,N - 2.4 V V(.r- MAX.. V . 0.4 V Vcc- MAX. VINtclock) 0. \' Icloek) 2. Fig. 8-25.- Características del CI 74164. REGISTROS DE DESPLAZAMIENTOS Y CONTADORES B)Contadores Respecto a los CI comerciales que contienen contadores hay que te ner en cuenta que en tecnología TTL se usa como célula estructural básica el flip-flop JK maestro-auxiliar, con un consumo de 325 mW y una frecuencia máxima de 30 MHz. En los CI fabricados con tecnología TTL de bajo consumo, la potencia disminuye a unos 16 mW y la fre cuencia a 3 MHz aproximadamente, manteniéndose el fanout igual a 10 en ambas tecnologías. Los CI estándar fabricados con tecnología TTL son los siguientes: DECIMAL BINARIO DESCRIPCIÓN 7490A 7493A Contador de 4 bit 74290 74293 Contador de 4 bit 74176 74177 Contador/latch de 4 bit predeterminable 74196 74197 Contador de 4 bit de alta velocidad 74160 74161 Contador síncrono de 4 bit con borrado asin crono 74162 74163 Contador síncrono de 4 bit con borrado síncrono 74190 74191 Contador bidireccional de 4 bit 74192 74193 Contador bidireccional de 4 bit síncrono y programable. 7492A Contador divisor por 12 74167 Multiplicador síncrono de décadas de 4 bit 74142 74143 Contador BCD/lacht de 4 bit/decodifícador excitador de BCD a decimal Contador BCD/lacht de 4 bit/decodifícador BCD a 7 segmentos. En las siguientes figuras se proporcionan los datos más significa tivos, así como diagramas de los CI que contienen contadores y son representativos de cada subgrupo. 363 CAPITULO 8 contador de décadas (división por dos y división por cinco) 1 - SN 7490 AN 4 - MC 7490 P 7 - ZN 7490 E 10 - FJJ 141 13 - TL 7490 N 2 - F 7490 PC 5 - DM 7490 N 8 - N 7490 A 11 - FLJ 161 14 -SF.C 490 E diagrama lógico 3 - F 9390 PC 6 - DM 8530 N 9 - T 7490 B 1 12 - MIC 7490 N 15 - SW 7490 N H Fl e s l"l Fl F" H l'l "" i f f s í í 1 EnZninznirTIrEj símbolo lógico RB (RESET ACERO) R, (RESET a 9) DESCRIPCIÓN.-Irl dispositivo es un Contador de Décadas que consta de cuatro rangos duales de flip-flops maestro-auxiliar, interconcctados directamente para proporcionar un contador divisor por dos y un contador divisor por cinco. Las entradas de conteo están inhibidas, y todas las salidas puestas a cero lógico o una cuenta binaría codificada decimal (BCD) de 9 a través de líneas de reset directas con puerta. La salida del ilip-flop A no está internamente conectada a las etapas siguientes, y por tanto el conteo puede separarse en estos modos independientes: a.Si se utiliza como contador de décadas binario codificado decimal, la entrada CPqq debe conectarse tiernamente a la salida QA. La entrada C?A recibe la cuenta de entrada, obteniéndose una secuencia de conteo de acuerdo con la cuen BCD para la aplicación decimal de complemento a nueve. b.Si se desea una cuenta de división por diez simétrica para sintetizadores de frecuencia u otras aplicaciones que requieran la división de una cuenta binaria por una potencia de diez, la salida QD debe conectarse externamente a la entrada de CPA. La cuenta de entrada se aplica entonces a la entrada CPBd obteniéndose una onda cuadrada dividida por diez en la salida Qa. c.Para funcionar como contador divisor por dos y divisor por cinco, no se requiere interconexión interna. El Ilip-flop A se utiliza como elemento binario para la función división por dos. La entrada ^BD se utiliza para obtener una operación binaria de división por cinco en las salidas QB, Qc y Od- 'r- n cste modo 'os dos contadores operan independientemente; no obstante, todos los cuatro flip-fiops se ponen en reset simultáneamente. PATILLAS RO R9 CPA CPBD Qa. Qb. Qc Qd 1 carga unidad (U.L.) = 40 vA ALTO/1,6 mA BAJO. Entradas de reset de cero Entradas de reset de nueve Entrada de reloj Entrada de reloj Salidas CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO Tensión de elimenteción Vcc (Note 10) MerBen de temp. embiente de funcionemíento Catsebilided de .elida normalizada de ceda aabda. N (nota 12) Ancho de lmpuleo de cuenta de entr.. ^ Ancho de impulso de reset, tn.KM,, 364 Fig. 8-26.- Características del CI 7490 AN. CARGA 1 U.L. 1U.L. 2U.L. 4 U.L. 10 U.L. REGISTROS DE DESPLAZAMIENTOS Y CONTADORES contador divisor por doce (divisor por dos y divisor por seis) 1 - SN 7492 AN 4 - MC 7492 P 7 - ZN 7492 E 10 - FJJ 251 13 - TL 7492 N 2 - F 7492 PC 5 - DM 7492 N 8 - N 7492 A 11 - FLJ 171 14 - SF.C 492 E 3 - F 9392 PC 6 - DM 8532 N 912 - MIC 7492 N 15 - SW 7492 N diagrama fógico ^a F F D J C - D c ~l iF_rL F F s 3 c CP CP K J s í 1 ¥ 5 •nnznznzmninir K símbolo lógico A R (reset de cero) DESCRIPCION.-Estc dispositivo es un Contador Binario de cuatro bits compuesto de cuatro flip-flops maestro auxiliar interconectados internamente para proporcionar un contador divisor por dos y un contador divisor por seis. Dispone de una linea de reset directa con entrada por puerta que inhibe las entradas de cuenta y vuelve simultáneamente las cuatro salidas del flip-flop a nivel BAJO. Como la salida del flip-flop A no está conectada internamente a los flip-flop siguientes, el contador puede operarse de dos modos independientes: a.Cuando se utiliza como contador divisor por doce, la salida Q A debe conectarse externamente a la entrada CPbc- Los impulsos de cuenta de entrada se aplican a la entrada ÍPA. En las salidas QA, Qc y QD se realizan simultáneamente divisiones por 2, 6 y 12, como se indica en la tabla de verdad._ b.Cuando se utiliza como contador divisor por seis, los impulsos de cuenta de entrada se aplican a la entrada CPqc^ Simultáneamente, en .las salidas Qc y Qp ^ dispone divisiones de frecuencia por 3 y 6. Puede utilizarse independientemente el flip-flop A si la función reset coincide con el reset del contador divisor por seis. Estos circuitos son totalmente compatibles con familias lógicas TTL y DTL. PATILLAS R0 CPA QA, QB, Qc, QD CARGA 1U.L. 2U.L. 4 U.L. 10 U.L. Entradas de reset de cero Entrada de reloj Entrada de reloj Salidas de cuenta 1 carga unidad (U.L.) ^ 40 uA ALTO/1,6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MIN.TÍP. j Tensión de alimentación Vcc (Nota 10} 4.75 ¡ Margen de temper. ambiente defunciona 25 | Catg.de salid normal, de cada salida, N i <Nota 12) I Ancho de impul. de cuenta de entr., _ -pyut) | -Q^! "i tp(reset)j^ Anchoo de impulso de reset, tp(reset) UNIDADES CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (si n se especifica otra cosa) jSIMBOL, ! PARÁMETRO TIP.(2) JMAX. MIN. UNIDADES COND. DE PRUEBA (1) Tensión de entrada ALTA ,0 Volts Vj|{ garantizada Tensión de entrads BAJA 1) . H Volts VIL garantizada Tensión de salida ALTA 2.4 Volts Vcc MIN..I()H -0.4 mA Tensión de salida BAJA 0.4 Volts Vcc-MIN.,Im^lGmA Fig. 8-27.- Características del CI 7492 AN. 365 CAPITULO 8 Contador bcd/latch de 4 bit/decodificador bcd/excitador 1 - SN 74142 N 4710 13 diagrama lógico 2511 - FLL 151 14 - 36912 15 diagrama lógico y de conexión os; C^T catador d dtcadts 00 So QB QC QA 1 A itrobt QA A B C I3 tch de 4 Ott s QB QC B C decoóiticador/excitado 0 QD 1 0 1 tabjmtalw W k W^^ salidas del excitador lógica positiva: Véase Tabla de funciones y Descripción TABLA DE FUNCIONES DESCRIPCIÓN. La unidad consta de un contador (BCD) divisor por diez, un latch de cuatro bits y un decodificador/excitadorde tubos Nixiet. todo ello en un chip monolítico. Esta única función MSI puede sustituir al equivalente ENTRADAS SAL^DAS de tres circuitos MSI encapsulados separadamente, reduciendo la superficie sobre los circuitos impresos y el número de interconexiones, consiguiéndose IMPULSO DE BORRADO STROBE ON + Qd costos más reducidos y una mayor Habilidad. Cuatro flip-flops maestro-auxiliar se hallan enteramente decodifícados para formar un contador divisor por diez. La entrada directa de puesta a cero L L 0 H X (Clear). cuando está baja produce el reset del contador y lo mantiene en cero 1 11 L 1 H (todas las salidas Q bajas, y lasalida7XD alta). Cuando la entrada de clear esté 2 li lí 2 inactiva (alta), cada transición a positivo del reloj aumentará el valor del H H 3 contador. La salida"^, está disponible externamente a fin de poder poner en 4 H 4 H cascada y obtener contadores de n bits. 5 H H Las salidas Q del contador son encaminadas a las entradas de datos del latch 6 H H tí de cuatro bits. Mientras la entrada de strobe del latch esté ^^^a, las salidas 17 H 7 H internas del latch seguirán las respectivas salidas Q al contador. Cuando la entrada de strobe del latch esté alta, el latch almacenará los datos que han sido ' M 8 8 L proporcionados por las salidas del contador antes de la transición de b^jo a alto H 9 L de la entrada de strobe del latch. La salidaT^D procedente del contador no es 10 L H 0 H almacenada por el latch ya que está prevista para disparar la siguiente etapa de H H 0 H cuenta. Esto quiere decir que el contador del sistema puede adquirir continuamente nuevos datos. Como todas las salidas del latch y salida Q del ^* Las restantes salidas están bloqueadas (OFF) contador atacan cargas de baja capacidad en el propio chip, la circuiterfa queda H ^ Nivel ALTO considerablemente simplificada con respecto al número de componentes L = Nivel BAJO requeridos. Esto conduce a una función de gran eficiencia que reduce X = Cualquier nivel típicamente los requerimientos de potencia en un 1^ % comparándolos con sistemas que utilicen las tres unidades separadas. El contador/latch/excitador tiene las entradas a través de bufferes para reducir los requerimientos de excitación a una carga normalizada Sene 74 por entrada, y protección mediante diodo (diode-clamping) de todas las entradas para reducir al mínimo los efectos de línea de transmisión. El contador acepta entrada^ de reloj de hasta 20 MHz y es compatible con todos los circuitos lógicos populares TTL y DTL. Las salidas del excitador n-p-n de altas prestaciones son idénticas a las del 74141 o equivalentefs) y tiene una corriente inversa máxima en estado de bloqueo de 50 microamperios a 55 voltios. J Nixie es una marca registrada de Burroughs Corporation. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO TIP.MAXUNIDADES :~- ~Z- ^TTT7 Tensió n Oe ali mentación vrí Comente de salida nivef ALTO de 0D. k,H Comente de sali da nivel BAJO de QD. !<.„ Fig. 8-28.- Características delCI 74142 AN. 366 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Contador de 4 bit/latch, excitador de leds de siete segmentos/lámpara 1 - SN 74143 N 47— 10 13 diagr 2511 - FLL 171 14 - 36912 15 diagrama lógico y de conexión DESCRIPCIÓN. Estos circuitos MSI TTL contienen el equivalente a 86 puertas en un solo chip. Las entradas y salidas lógicas son totalmente 7TL/DTL compatibles. Las entradas con buffer s están implementadas con resistores relativamente elevados en serie con las bases de los transistore^ de entrada para bajar los requerimientos de comente de excitación a la mitad de los necesarios en una entrada estándar TTL. El serial-count-enable (habilitación de cuenta serie), realmente dos emisores internos, se considera como una carga estándar. Las salidas lógicas, excepto RBO, tienen pull-ups activos. Las salidas del excitador están disertadas específicamente para mantener una corriente de sink en estado de conducción relativamente constante, de aproximadamente 15 miliamperíos en las salidas a a g y siete miliamperíos en la salida dp, en un margen de tensión de uno a cinco voltios. Puede atacarse cualquier número de LED's en serie en tanto en cuanto no se exceda el margen de tensión de salida. Todas las entradas tienen un diodo limitador (diode-ciamped) para minimizar los efectos de línea de transmisión, simplificándolo por tanto el diseño del sistema. La frecuencia máxima de reloj es típicamente 18 MHz y la disipación típica de potencia 280 mW. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO TIPMIN. MAX. UNIDADES Timón dt aunintata Vcr 4.75 5 5.25 Volts Tunta tn tttwto dt conducción en 1 5 Volts las tahta -a a g- y -dpQa- Qb, Qr. -240 !a Comu da sshdt nivel ALTO IOH RBO c Qd-120 CinnUmitan -560 ma 4.8 mA Corria nk dt lauda oh^ BAJO. I<h Qa.Qb.QcQd. RBO 4.8 mA Cuanta máxima 11.2 m.\ Andana dtl imputa dt N^U lógico ALTO 25 Nivtl lógico BAJO 55 ns • Anchura dtl imputa dt puttu a 25 ns Aimtfisuit ypuiWo 30 T ns TUmpo dt lomncta. t_.. Ctar tacto tactivo 60 T Mugan da ttmptrUurt unb*M. T, 0 70 C T La flecha indica que el flanco poutivo del impulso de reloj le utili za como referencia. , . Fig. 8-29.- Características delCI 74 143 N. 367 CAPITULO 8 Contador de décadas síncrono, con puesta a cero (clear) asincrona 3 - F 9310 PC 2 - F 74160 PC 5-DM 74160 N 8 - N 74160 B 11 - FLJ401 14 - 1 - SN 74160 N 4 - MC 8310 P 110 13 diagrama ló 12 - MIC 74160 N 15 - SW 74160 N diagrama de conexión símbolo lógico •t i i a a c o laad (Dabilitaciú n) reloi borrado A' C O \\ DESCRIPCIÓN. El contador síncrono prefíjable dispone de un acarreo interno look-ahead para aplicaciones en esquemas de cómputo de alta velocidad. El funcionamiento síncrono está conseguido haciendo que todos los flip-flops reciban el reloj simultáneamente, de forma que las salidas cambien en forma coincidente cuando así lo indiquen las entradas de habilitación de cómputo (count-enable) y puerta interna (interna! gating). Este modo de operar elimina los picos de conteo de salida que normalmente se hallan asociados con los contadores asincronos (ripple clock). Una entrada de reloj con buffer dispara los cuatro flip-flops J-K maestro-auxiliar en el flanco positivo de la entrada de reloj. El^contador es totalmente programable; esto es. las salidas pueden prefijarse a cualquier nivel. Como la preselección es el establecimiento síncrono de un nivel bajo en la entrada de carga, incapacita (disables) el contador y hace que las salidas concuerden con los datos establecidos después del siguiente impulso de reloj, independientemente de los niveles de las entradas enable. Deben evitarse las transiciones de bajo a alto en la entrada de carga cuando el reloj está bajo si las entradas de habilitación (enable) están altas en o antes de la transición. La función clear es asincrona y un nivel bajo en la entrada clear hace que las cuatro salidas de flip-flop sean bajas independientemente de los niveles de las entradas, carga, o enable: El circuito de acarreo adelantado (carry look-ahead) permite poner en cascada contadores para aplicaciones síncronas de n bits sin puerta adicional. Contribuyendo a ejecutar esta función hay dos entradas count-enable (habilitación de cómputo) y una salida de acarreo jcarry). Ambas entradas de count-enable (P y T)deben estar altas para contar, y la entrada T es alimentada por anticipado para habilitar la salida de acarreo. La salida de acarreo habilitada de esta forma producirá un impulso de salida positivo con una duración aproximadamente igual a la porción positiva de la salida Q,. Este impulso de overflow positivo de acarreo puede utilizarse para habilitar etapas sucesivas en cascada. Las transiciones de nivel alto a b^jo en las entradas de habilitación P o T deben ocurrir únicamente cuando la entrada de reloj sea alta. Todas las entradas tienen un diodo limitador para reducir al mínimo los efectos de línea de transmisión, simplificando de esta manera el diseño del sistema. En cada una de las salidas se dispone, en estado bajo, de una cargabilidad máxima de diez cargas normalizadas. En estado de nivel alto se dispone de una cargabilidad máxima de 20 cargas normalizadas, para facilitar la conexión de entradas no utilizadas a entradas utilizadas. La frecuencia de reloj de entrada es típicamente 32 megaherzios y la disipación de potencia es típicamente 325 milivatios. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MIN. PARÁMETRO TIP MAX UNIDADES Tensi ón de alim entaci ón Vcc 4.75 5 5.25 Volts Corri e nte de salida nivel ALTO -800 HA Corriente de sali da ni vel BAJO, 16 mA Frecuenci a relo j de entrada. 0 25 MHz Anchura del impulso de reloj (t. 25 ns Anchura de Impulso de puesta a cero, 1. (clear) Tie mpo de estable cim iento, (Ver Miras 1 y 2) Tiempo de mantenim i ento en 20 ns Temperatura ambi ente de funcionamie nto. T 368 Entrada de dalos Enable P Caída 15 20 25 0 0 ns ns 70 C Fig. 8-30.- Características del CI 74160 N. REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Contador binario de 4 bits 1 - SN 74177 N 4710 13 diagrama lógico 2 - F 74177 PC 5- DM 74177 N 8II - 74177 14- 3 - F 93177 PC 6912 15 diagrama de conexión vnndas os tutos símbolo lógico D^SCRIPCIÓN. Este contador monolítico de alta velocidad consta de cuatro flip-flops maestro-auxiliar acoplados c-c, interconectados internamente, para formar un contador divisor por dos y. un divisor por ocho. Este contador es totalmente programable; esto es, las salidas pueden prefijarse para cualquier estado colocando un b^jo en la entrada de cuenta/carga y entrando los datos deseados en las entradas de datos. Las salidas cambiarán de acuerdo con las entradas de datos independientemente del estado de tos relojes. Este contador puede utilizarse también como latch de 4 bits utilizando la entrada de cuenta/carga como strobe y entrando los datos en las entradas de datos. Las salidas seguirán directamente las entradas de datos cuando la cuenta/carga esté baja, si bien permanecerán sin cambiar cuando la cuenta/carga esté alta y las entradas de reloj inactivas. Este contador de alta velocidad aceptará frecuencias de 0 a 35 MHz en la entrada de reloj-1 y 0 a 17,5 MHz en la entrada de reloj-2. Durante la operación de cuenta, la transferencia de la información a las salidas se produce en el flanco negativo del impulso de reloj. El contador dispone de un borrado directo, que cuando está bjyo pone bajas todas las salidas, independientemente del estado de los relojes. Todas las entradas tienen diodos limitadores para reducir los efectos de línea de transmisión, y simplificar el diseño del sistema. Los circuitos son compatibles con la mayoría de las familias lógicas TTL y DTL. La disipación típica de potencia es de 150 mW. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO Tenüón de aümantadón, Vr( Comente de salida nnd ALTO, IOH Cómeme da s*Wi nivel BAJO, lDL Frecuencia de cuente (ver figura 1) MIN. 4.75 Anchura de im pulao. t. (ver figure 1) tiempo de mantenim énto de entredi, ^^i (ver figura i) Entredi retoj-1 Entrada reloj-2 Entrada reloj-1 Entrada refoj-2 Borrado Carga Datos ni vel alt o Gafos nivel bajo Datos nivel iHo Datos nivei bajo 0 0 14 28 20 25 Mload) tw(load) 15 20 25 TIP. 5 MAX 5.25 -800 16 35 17.5 UNIDADES Vol pA mA MHz MHz ns ns ns ^ Tiempo de formació n de entredi, t,., (ver figure 1) Tiempo de hablMción de cuente, ^,„„, (vtr fi gura 1 v ns Noti •) Temperatura ambiente de funci onamiento, T, 0 70 C Nota a: El tiempo de habilitación de cuenta (count enable time) es el intervalo inmediatamente precedente al flanco negativo del impulso de reloj, durante el cual el intervalo entre las entradas de Count/load y borrado debe ser alto en ambas para asegurar la cuenta. Fig. 8-31.- Características del CI 74177 N. 369 CAPITULO 8 Contador de décadas reversible 1 - SN 74192 N 4 - MC 74192 P 7 - ZN 74192 E 10 13 - TL 74192 N diagrama lógico 2 - F 74192 PC 5 - DM 74192 N 8 - N 74192 B 11 - FLJ 241 14 - SF.C 74192 E 3 - F 9360 PC 6 - DM 8560 N 912 - MIC 74192 N 15 - SW 74192 N diagrama de conexlón_ símbolo lógico DESCRIPCIÓN. El dispositivo puede ponerse a cero (reset), prefijarse (preset) y contar hacia adelante (count up) o hacia atrás (count down). Estos modos de operación tabulados en la tabla de selección de modo. La cuenta es síncrona, cambiando de estado las salidas después de la transición de bajo a alto del reloj de cuenta adelante o de cuenta atrás. La dirección de la cuenta queda determinada por aquella entrada de reloj que percibe un impulso, mientras la otra entradade reloj está alta. (Se producirá una cuenta incorrecta si ambas entradas de reloj de cuenta adelante y cuenta atrás están batas simultáneamente.) El contador responderá a un impulso de reloj en cualquiera de las entradas cambiando al siguiente estado apropiado de la secuencia de cuenta. (El diagrama de estado muestra la secuencia regular y además la secuencia de estado si se ptelijaen el contador un código superiora nueve.) El dispositivo tiene facilidad de carga paralelo (asincrona) la cual permite la prefijación (pteset) del contador. Siempre que la entrada de carga paralelo esté baja y el borrado (clear), bajo, la información presente en las entradas de datos paralelo quedatán cargadas en los contadores y aparecerán en las salidas independientemente de las condiciones de los impulsos de reloj. Cuando la entrada de carga paralelo pasa a alto esta información queda almacenada en el contador y cuando se le aplica el reloj cambian al siguiente estado apropiado en la secuencia de cuenta. Las entradas de datos paralelo quedan inhibidas cuando la carga paralelo está alta y no tiene ningún efecto sobre el contador. Las salidas de cuenta termina] hacia adelante y hacia atrás (acarreo y debe, respectivamente) permiten la operación de cuenta multidécada sin lógica adicional. Los contadores se ponen en cascada, llevando la salida del tetmina! de cuenta hacia adelante a la entrada de reloj de cuenta hacia adelante y la entrada de reloj del termina] de cuenta hacia atrás de los contadores siguientes. [a salida de cuenta terminal hacia adelante del dispositivo está baia cuando sus entradas de reloj de cuenta hacia adelante lo están y el contador esta en estado nueve. Análogamente, las salidas de cuenta terminal hacia atrás están bajas cuando sus entradas de reloj de cuenta atrás están bajas V ambos contadores están en estado cero. Por tanto, cuando el contador BCD esté en estado nueve y contando hacia adelante, o bien el contador está en estado cero y contando hacia attús, un impulso de reloj cambiara el estado del contador en el naneo positivo y simultáneamente dará reloj al contador siguiente a través de la salida de cuenta tetminal de bajo activo apropiada. Existen dos retardos de ouerta por estado cuando los contadores están en cascada. La entrada de borrado asincrono, cuando está alta, cancela todas las entradas y borra (pone a cero) los contadores. El borrado cancela (overeides) la carga paralelo con lo cual cuando ambas estén activadas los contadores se pondrán a cero (reset). (Evidentemente, la carga paralelo y master reset no deben desactivi : simultáneamente en una operación que puede predecirse.) PATILLAS CARGA L Entrada de carga paralelo (BAJO ACTIVO) 1 U.L. A, B, C, D Entradas de datos paralelo 1U.L. Cu Entrada de reloj para cuenta hacia adelante 1U.L. CD Entrada de reloi para cuenta hacia atrás 1U.L. Entrada de puesta a cero principal (Master Reset) Cl 1 U.L. Qa, Qb, Qc Id (Clear) (Asincrona) 10 U.L. Salidas del contador 10 U.L. Salidas de cuenta hacia adelante del terminal (acarreo) (carry) BO Salida de cuenta hacia atrás del terminal (debe) barrow) 10 U.L. i Unidad de carga (U. L.) = 40 ^A ALTO 1,6 mA BAJO CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. MAX. UNIDADES imon tW mmümon vcc 4.75 5.0 5.25 Volts Margan dt nmpgntura vnbitiM 0 ^5 75 C 370 Fig. 8-32.- Características delCÍ 74192 N. REGISTROS DE DESPLAZAMIENTOS Y CONTADORES También se fabrican registros de desplazamiento y contadores, con sus características inherentes, en tecnología TTL Schottky de bajo consumo. A continuación se describen los comercializados por la casa Raytheon. LS 90Contador de décadas (divisor por 2 y por 5) LS 91Registro de desplazamiento de 8 bit LS 92Contador divisor por 12. LS 93Contador binario de 4 bit LS 95BRegistro de desplazamiento de 4 bit a derecha e izquierda LS 160Contador de décadas síncrono con puesta a 0 asincrona LS 161Contador binario síncrono con puesta a 0 asincrona LS 162Contador de décadas con puesta a 0 síncrona. LS 163Contador binario con puesta a 0 síncrona. LS 164Convertidor serie a paralelo LS 190Contador de décadas reversible LS 191Contador binario reversible LS 192Contador de décadas reversible LS 193Contador binario reversible LS 194Registro de desplazamiento universal bidireccional de 4 bit LS 195A Registro de desplazamiento universal de 4 bit LS 196Contador de décadas de alta velocidad LS 197 Contador binario de alta velocidad Además, la casa Raytheon dispone en este grupo de CI de bastantes tipos fabricados en su serie 25 LS de "altas características" y que se deben tener en cuenta en aplicaciones especiales o en aquellas cuyas especificaciones de funcionamiento no las cumplan los modelos fabri cados con otras tecnologías. 371 CAPITULO 8 EXPERIMENTACIÓN PRACTICA LÓGICA SECUENCIAL: REGISTROS Y CONTADORES PRIMERA PRACTICA: REGISTROS DE DESPLAZAMIENTO "Conceptos teóricos": Un registro de desplazamiento consiste en una configuración de varios flip-flop (FF) conectados en serie de forma que la salida de cada uno se aplica a la entrada del siguiente, disponiendo todos ellos de un reloj común, que sincroniza la transferencia de datos. El movimiento de datos de uno a otro FF sucede con la llegada de los flancos de los impulsos de reloj. Los registros de desplazamiento se clasifican según tres conceptos: el método que utilizan para la entrada y salida de datos (combinacio nes serie y paralelo), la dirección del movimiento de datos (izquierda, derecha o bidireccionales) y la longitud de bit. "Sistema de numeración octal": El sistema octal de numeración es muy importante en los sistemas digitales porque es muy fácil la conver sión de binario a octal y viceversa. Para transformar unnúmero binario en octal: 1.Se divide el número binario en grupos de 3 bit empezando por el menos significativo. 2.Se pasa a decimal el equivalente de cada grupo, cuyo máximo valor será 7. X X X t este bit vale 2o = 1 . este bit vale 21 = 2 este bit vale 22 = 4 La posición de cada bit determina su peso. Ejemplo de conversión de binario en decimal: 010 011 100 101 110 BINARIO DECIMAL 372 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Para transformar un número octal en binario: 1.Separar cada número octal. 2.Convertir cada número octal en su binario equivalente, represen tando cada número octal por tres bit. A continuación se presenta un ejemplo de transformación de octal en binario. 1 3 001 011 7• 111 0 000 OCTAL BINARIO Con esta primera práctica se examinan las características básicas de los registros de desplazamiento. Se comentan los contadores en anillo, los generadores binarios de secuencia, seudo-random (en el capítulo de memorias se ampliará el término random) y la numeración con el siste ma octal. REGISTRO DE DESPLAZAMIENTO ENTRADA EN SERIE SALIDA EN PARALELO (Operación Estática) a) Prepárense 2 CI 7474, Doble FF tipo D. b)Construyase el circuito de la figura 8-33. I I I >CLK Fig. 8-33.- Montaje práctico. c) Poner los interruptores SW1, SW2 y SW3 desconectados (bajos). SW1 bajo borra todos los FF (Q = bajo). 373 CAPITULO 8 d)Conectar SW1 y SW2 (altos). Con SW1 alto cambia la entrada de borrado y desaparece, y con SW2 alto se coloca en nivel 1, o alto, la primera entrada D. e)Pasar SW3 por bajo-alto-bajo, con lo que se proporciona un flanco positivo a la entrada del reloj, disparándose el 7474 y llevándose a cabo la transferencia de datos. Nota: Simbólicamente se representa: *: transición bajo-alto-bajo transición alto-bajo-alto f)Repítase el paso e, introduciendo un nivel alto en el registro. Aho ra se encenderán Ll y L2. g)Poner SW2 en bajo. Esto coloca en bajo la primera entrada D. h) Pasar SW3 ^ varias veces. Observación: Comprueben cómo se mueven los datos a través del re gistro con cada flanco delantero o positivo de reloj. REGISTRO DE DESPLAZAMIENTO DE ENTRADA SERIE, SALIDA PARALELO (Operación dinámica) CONTADOR EN ANILLO a) Construir el circuito de la figura 8-34. I CL I CL I DQ DQ DQ >CLK >CLK >CLK CL >CLK PR 1HZ Fig. 8-34.- Montaje práctico para realizar un contador anular. b) Poner SW1 bajo. Verificar que el registro está en el estado 0001 (Ll = Bajo (0), L2 = 0, L3 = 0 y L4 = 1). 374 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Introducir los datos por la entrada D. c) Poner SW1 alto o conectado. Observación: El nivel alto se transfiere a través del registro con cada transición bajo-alto | del reloj de 1 Hz. Al circuito implementado se le llama contador en anillo y se usa para controlar una secuencia de hechos que ocurren uno después de otro. También se llama a este circuito generador de períodos de tiempo. GENERADOR BINARIO DE SECUENCIA SEUDO-RANDOM Un generador binario de secuencia seudo-random (PRBS), proporcio na las características de una salida aleatoria, pero que se repite cada 2n - 1 bit (siendo n el número de FF del registro). Luego un PRBS ge nera 2" - 1 estados, que aparecen en orden aleatorio, especialmente si n es grande. Los registros de desplazamiento en un PRBS funcionan en bucle cerrado y la entrada de la primera etapa es alimentada desde la última a través de la realimentación producida por una puerta O-Exclusiva. a)Prepárese el CI 7486. Cuádruple puerta O-Exclusiva. b)Móntese el circuito de la figura 8-35. T |— >CLK l: >CLK PR Fig. 8-35.- Montaje práctico del PRBS. c) Poner bajos SW1 y SW2. Esto coloca en el registro el estado 0001 y pasa a bajo la entrada del reloj. 375 CAPITULO 8 d)Pasar a alto SW1. e)Aplicar a SW2 un T (se precisa flanco positivo). 0 Anotar en la tabla de la figura 8-36 los estados de las salidas de los leds Ll a L4 Tabla de salida del PRBS Número Transiciones de relo j 1 Salidas L1 L2 L3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 Fig. 8-36.- Tabla de salida para el PRBS. 376 L4 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES g) Repítanse los pasos e) y f) anotando la salida en cada transición de reloj en la tabla del PRBS. Nota: La secuencia se repite cada 15 transiciones de reloj. 24 — 1 = 15 La secuencia se llama "seudo-random" porque no aparecen en un or den determinado, pero se repite cada 2n - 1 transiciones. REGISTRO DE DESPLAZAMIENTO INTEGRADO CON ENTRADA SERIE Y SALIDA EN PARALELO a)Prepárese el CI 74164, Registro de desplazamiento de 8 bits, con entrada serie y salida en paralelo. b)Construyase el circuito de la figura 8-37. Fig. 8-37.- Registro de desplazamiento implementado con elCI 74 164. c)SW1 y SW2 bajos. Pasar SW3 de bajo a alto para el borrado de los FF. d)Poner SW1 alto, con lo que se pone alta la entrada del primer FF. e)Pasar SW2 a t . El 74164 es un elemento de disparo por flanco positivo. La primera salida QA pasa a alto. f)Pasar SW1 a bajo. Esto introduce un nivel bajo en la entrada del primer FF. g)Pasar SW2 t 7 veces. Observen como pasa el bit de datos por el registro. 377 CAPITULO 8 REGISTRO DE DESPLAZAMIENTO UNIVERSAL a) Prepárese el CI 74194, Registro de desplazamiento universal, b)Móntese el circuito dibujado en la figura 8-38. L1 ir QA Qg L3 Qc CL Entrada desplazamiento a derechas A B I L4 QD 3W2 V CLK SW4 <-. SO Entrada desplazamiento a izquierdas C D I COM I sws <5VCOM Fig. 8-38.- Montaje de un registro universal con unCI 74194. c)Poner los interruptores de la siguiente forma, para desplazamiento a derechas. SW1: De bajo a alto (borra los FF) SW2: Bajo (posición inicial de reloj) ^ Controlan la línea de activación del registro, a la derecha SW5: Bajo (Entrada de desplazamiento a izq.) SW6: Alto (Entrada al primer FF para el desplazamiento a la derecha) d)Pasar SW2 t 4 veces. El 74194 es un elemento de disparo por flan co positivo. Observación: Los datos se desplazan por el registro de izquierda a de recha, de Ll a L4. Para el desplazamiento a la izquierda. a) Poner los interruptores de la siguiente forma: SW1: De bajo a alto. SW2: Bajo 378 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES ^xxta ., ! Controlan la configuración para carga en paralelo aW4: Alto ' SW5: Bajo SW6: Bajo b)Pasar SW2 f . Los datos en las entradas A, B, C y D aparecen en las salidas QA, QB, Qc y QD (Ll a L4). A = 0, B = 1, C = lyD=0. c)Poner los interruptores de la siguiente forma: SW3: alto y SW4: bajo (configuración para desplazamiento a dere chas). d)Pasar SW2 I 4 veces. Observen cómo los datos cargados se despla zan a la salida. Nota: A menudo son muy usados en los computadores y sus periféri cos las transformaciones de los datos de serie a paralelo o viceversa, que pueden ser llevadas a cabo por registros de desplazamiento. La transfe rencia de datos entre el computador y sus periféricos se realiza general mente en serie, mientras que la manipulación que efectúa el computa dor con ellos es en paralelo. Sumario Los registros de desplazamiento consisten en una serie de FF cuya sa lida está conectada a la entrada del siguiente y disponen de una señal de reloj conectada a todos los FF, que sincroniza la transferencia de datos. Los registros se clasifican según tres consideraciones básicas: método empleado en la carga y descarga de datos, dirección del movimiento de datos y longitud de bits. Un contador en anillo requiere un registro de desplazamiento realimentado y se utiliza para controlar una secuencia de acontecimientos. Un generador binario de secuencia, seudo-random (PRBS) ofrece una salida aleatoria que se repite cada 2n - 1 veces, siendo n el número de FF en el registro. Los formatos de los datos se pueden transformar usando registros de desplazamiento. La conversión serie a paralelo o viceversa se consigue utilizando registros que tengan formas de carga y descarga adecuadas. SEGUNDA PRACTICA: CONTADORES ASINCRONOS "Conceptos teóricos": Un contador asincrono está compuesto por una serie de FF configurados de forma que la salida de cada uno está 379 CAPITULO 8 conectada con la entrada del siguiente. Se introduce una señal como entrada de reloj en el primer FF, que ocasiona el cambio de estado cuando se detecta el flanco correcto del impulso. La salida dispara en tonces el siguiente FF con lo que la entrada se propagará desde un FF al siguiente, hasta el último de la serie. Recuérdese que el FF de tipo T divide por dos la frecuencia de una señal, por lo que un contador de propagación tiene la posibilidad de contar desde 0 hasta 2n. - 1, siendo n el número de FF de la serie. El módulo de un contador es el número de diferentes estados que puede tener. Normalmente el módulo de un contador es 2n (siendo n el número de FF de la serie). En esta segunda práctica se examinan los contadores básicos de propagación y se introduce la definición de "módulo" de un contador. CONTADOR ASINCRONO DE PROPAGACIÓN ASCENDENTE a)Preparen 2 CI 7476, Dobles FF JK. b)Móntese el circuito de la figura 8-39. Fig. 8-39.- Montaje práctico de un contador de propagación asincrono. c)Poner alto SW1, con lo que se iniciará la señal de reloj. Pasar SW2 de bajo a alto (borrado de los FF). d)Pasar SW1 t . El 7476 es un elemento de disparo por flanco nega tivo. Con cada transición, la salida queda presentada desde Ll a L4 y ofrece el equivalente decimal de cada número binario. 380 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Nota: El código de pesos 8421 se interpreta: X X X í X - 2o = 1 22=4 23= 8 Si el bit correspondiente a una columna es 1, su peso se suma con los de otras columnas cuyo bit también sea 1. Si el bit de una columna es 0, su peso no se incluye en el valor de la suma. Ejemplo: 1 0 1 1 1 2 4 A continuación, en la figura 8-40, se expone la tabla de salida del contador ascendente. + 2 + 1 = 11 Tabla de salida del contador de propagación ascendente Salidas Entrada Número deCLKI 0 L4=8 L3=4 1.2^2 1-1=1 Equivalente decimal 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 Fig. 8-40.- Tabla de salida del contador asincrono ascendente. 32 381 CAPITULO 8 Observación: En la transición en que todos los FF (8-4-2-1) pasan de altos a bajos, "todos" cambian de estado. Este tipo de condición limi ta la máxima frecuencia del contador asincrono. La entrada debe pro pagarse a través de los FF y la próxima entrada no puede aplicarse hasta que la anterior se haya cumplido. Nota: El contador contará de 0 a 15. (2n -1) = (24 - 1) = 15 "Contador de propagación descendente" a) Montar el circuito de la figura 8-41. „.]j Fig. 8-41.- Montaje del contador de propagación descendente. b)Póngase SW1 alto (inicialización de la entrada de reloj). Pasen el interruptor de datos de bajo a alto (se ponen a 1 todos los FF). c)Pasen SW1 i . En cada transición anoten las indicaciones de las salidas Ll a L4 y comparen el equivalente decimal de cada número binario. Figura 8-42. Observación: Un contador ascendente conecta su salida Q a la pró xima entrada de reloj. Un contador descendente conecta la salida Q a la próxima entrada de reloj. Nota: El contador contará de 15 a 0. "Contador de propagación ascendente-descendente" a)Preparen tres CI 7400, Cuádruple puerta NAND de 2 entradas. b)Monten el circuito de la figura 8-43. 382 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Tabla de salida del contador de propagación descendente Entrada Salidas Número de i CLK L4-8 13=4 L2=2 1.1=1 Equivalente decimal 0 l 1 1 1 15 1 2 3 4 5 6 7 8 9 10 32 Fig. 8-42.- Tabla de salida del contador de propagación descendente. Fig. 8-43.- Circuito práctico del contador ascendente-descendente. 383 CAPITULO 8 'Nota 1: Véase la figura 8-44 _> = Fig. 8-44.- Equivalencia entre estos dos circuitos. Nota 2: SW1: Control del cómputo ascendente-descendente. SW1: alto, para cómputo ascendente. SW1: bajo, para cómputo descendente. c)Poner SW1 aito (cómputo ascendente). Pasar SW2 de bajo a alto (borra todos los FF). d)Comparar la salida del circuito con la tabla de salida del contador ascendente antes obtenida. e)poner SW1 bajo (cómputo descendente). f)Comparar la salida con la tabla de verdad del contador descenden te. "Década del contador de propagación" a)Preparen un CI, 7400 cuádruple puerta NAND de 2 entradas. b)Monten el circuito de la figura 8-45. 384 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES A la entradaA la entradaA la entradaA la entrada del dlsplay Adel dlsplay Bdel dlsplay Cdel display D I1 J Q SW2 —c >CLK K SW1 •.- L1 CL v 1I J Q ^c Q ^- L2 J 1 Q >CLK K CL rj y K CL ^ ^L3 J t Q L4 -c >CLK Q K CL 5 Y (^ 7400 Entr Fig. 8-45.- Montaje de una década de un contador de propagación. c)Pasar SW1 de bajo a alto (borra todos los FF). d)Pasar SW2 I como se indica en la tabla de salida de la década contadora. Anote las indicaciones del display numérico de salida y de Ll a L4, según la figura 846. Observación: Cuando se produce el estado en que 8 = alto, 4 = bajo, 2 = = alto y 1 = bajo, la puerta NAND se activa y pone todos los FF en 0,o sea, en el estado 0000. Se define como módulo el número diferente 385 CAPITULO 8 Tabla de salida de una década contadora Entrada Salidas Número de CLK 1 e=L4 4=L3 2=L2 1=1.1 Display numérico 0 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 Fig. 8-46.- Tabla de salida de la década contadora. de estados que tiene un contador. Una década limita a 10 el número de posibles estados, mediante una adecuada realimentación. Luego la déca da de un contador tiene de módulo 10. 386 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES 'Contador de 2 etapas" a)Preparen 2 CI 7490 A, Década contadora, y otro display numérico. b)Construyan el circuito de la figura 8-47. SV. Tierra 1 Tierra Display D Display A Display Display C Display D Display Display Display C L-c >B 011) nO(2> Gil) G(2) 5W1 Fig. 8-47.- Contador de dos etapas, con dos displays. c) Pasar SW1 de alto a bajo (borrado de los FF). Observación: Las dos etapas de décadas permiten 100 estados posi bles y contarán del 0 al 99. El bit más significativo del primer contador se emplea como entrada de la segunda etapa contadora. 387 CAPITULO 8 Como la segunda etapa usa como entrada el bit de más significado de la primera, el número total de estados en un contador de etapas múlti ples se halla multiplicando los módulos de las etapas. Ejemplo: m, x m2 x mn = número de estados. 10 x 10 = 100 estados posibles, en nuestro ejemplo. Sumario Un contador asincrono (de propagación) se compone de una serie de FF cuyas salidas se conectan a la entrada del siguiente. Al introducir una señal en la entrada de este dispositivo, ésta se propaga de uno a otro FF hasta el final de la serie. Un contador ascendente conecta la salida Q a, la entrada del próximo. Un contador descendente conecta la salida Q a la siguiente entrada. La máxima frecuencia de un contador de propagación está limitada por la capacidad que tiene el contador al propagar la entrada a través de la serie de FF. El módulo de un con tador se define como el número de estados que pueden existir antes de que se repita la secuencia. El número de posibles estados de un contador de varias etapas está determinado por el producto de los módulos. TERCERA PRACTICA: CONTADORES SÍNCRONOS (LÓGICA SECUENCIAL) "Conceptos teóricos": Los contadores síncronos están configurados con la salida de cada FF conectada al bit de más peso a través de una serie de puertas. Dispone de una señal de reloj común que sincroniza la transferencia de datos y todos los FF cambian de estado simultá neamente. Recuérdese que un contador asincrono la salida de cada FF cambia de estado al conmutarse el anterior FF (propagación), lo que determina la frecuencia máxima. Un contador síncrono cambia el estado de todos los FF simultáneamente, proporcionando al circuito una frecuencia ma yor. 388 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES "Contador síncrono ascendente" a)Preparen un CI 7404, Séxtuple inversor, dos CI 7410, triple puerta NAND de 3 entradas y dos 7476, Dobles FF JK. b)Construyan el circuito de la figura 8-48. L4 Fig. 8-48.- Montaje del contador síncrono ascendente. c)Se inicializa la entrada de reloj (SW1 = alto) y se borran todos los FF (SW2 pasa de bajo a alto). d)Pasar SW1 I . En cada transición se anotan las indicaciones de sali da de Ll y L4 y se compara al equivalente decimal. Figura 8-49. Nota: Las puertas AND se conectan, a los FF de más significado en paralelo. Esto se mantiene con cualquier número de FF, con sólo la adición de una puerta adicional de retardo de la propagación, para la consecución del tiempo de set-up del bit de más significado. Sin embar go, por cada FF añadido a la serie se requiere una puerta AND adicional. Observación: Cada puerta recibe datos desde los FF de menos sig nificado. Todos los FF de la serie cambian de estado con un flanco de reloj común, apareciendo simultáneamente en los FF, los datos de salida. 389 CAPITULO 8 Tabla de salida del contador síncrono ascendente Salidas Entrada Número de CLK l 8=1.4 4=L3 2=1.2 1=1.1 Equivalente decimal 0 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Fig. 8-49.- Tabla de salida para un contador síncrono ascendente. "Contador síncrono descendente" a)Construya el circuito de la figura 8-50 b)Inicializar la entrada de reloj (SW1 = alto) y poner a 1 todos los FF (SW2 de bajo a alto). c)Pasar SW1 i . En cada transición, anótense las indicaciones de salida de Ll a L4 y compárense con el equivalente decimal en la tabla de la figura 8^51. 390 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Tabla de sal da del contador síncrono descendente Entrada Número de t CLK 0 Salidas 8=L4 4=L3 2=L2 1=L1 Equivalente decimal l 1 1 1 15 1 2 3 4 5 6 7 8 9 Fig. 8-51.- Tabla de salida del contador síncrono des cendente. 10 11 12 13 14 15 16 391 CAPITULO 8 d) Compárese la salida con la del contador de propagación ascendente. 'Contador síncrono con propagación de acarreo" a)Prepárese un CI 7408, cuádruple puerta AND de 2 entradas. b)Construyan el circuito de la figura 8-52. Fig. 8-52.- Montaje del contador síncrono con propagación de acarreo. c)Inicialicen la entrada de reloj y borren los FF. d)Pasen SW1 ^ . En cada transición, anoten las indicaciones de salida de Ll a L4 y comparen con el equivalente decimal. Figura 8-53. e)Comparen la propagación del acarreo y la tabla de salida de los contadores síncronos. Ambos circuitos operan idénticamente hasta que se alcanza la frecuencia máxima. f)Pasar SW2 de bajo a alto y SW1 f 8 veces. La adición de dos puertas de retraso de la propagación sirve para pro porcionar el tiempo requerido de formación (tset.up) para que la entrada al último FF llegue antes del flanco de reloj. La mayor ventaja de los contadores.síncronos con propagación de carry (acarreo), es que sólo hay que añadir una puerta AND de 2 entradas por cada FF añadido en la serie. En los contadores síncronos normales sólo existe una puerta AND que proporciona el tiempo de formación de cada FF. Sin embar go, con cada FF adicional la correspondiente puerta AND debe poseer una entrada más. La frecuencia máxima de todos los contadores síncronos está deter minada por el tiempo requerido para que aparezcan las entradas de 392 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES Tabla de salida del contador síncrono de propagación de acarreo Entrada Salidas Número de i CLK 8=L4 4=1.3 2=1.2 1=L1 Equivalente decimal 0 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 Fig. 8-53.- Tabla de salida del contador síncrono con acarreo. control en cada FF y para que se produzca el tiempo de propagación de cada FF. Como el tiempo entre los flancos de activación de los impul sos de reloj decrece (cuando aumenta la frecuencia de reloj) el tiempo de fqrmación de cada FF (incluyendo la puerta AND) se hace más im portante. La mayor ventaja de los contadores síncronos es su mayor frecuencia de trabajo y la salida de datos resultante. La mayor ventaja de un con tador asincrono es la simplicidad de su circuito y su mayor desventaja consiste en su limitada frecuencia y la imposibilidad de ofrecer de for ma simultánea la salida de datos. "Contador descendente programable" a)Preparen el CI 7400, Cuádruple puerta NAND de 2 entradas, ade más del material manejado anteriormente. b)Construyan el circuito de la figura 8-54. 393 • 5V. 8 7 6 5 Display numérico 1 Fig. 8-54.- Montaje del conta dor descendente programable. 2 D 3 Entrada B Entrada C Entrada D c)La asignación de interruptores se realiza de la siguiente forma: SW1:Activación de programa (alto) SW3:Entrada A de programa SW4:Entrada B de programa SW5:Entrada C de programa SW6:Entrada D de programa d)Poner de la siguiente forma los interruptores: 394 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES SW1: alto, SW3: alto, SW4: bajo, SW5: bajo y SW6: alto. Observación: Se programa el número 9 en el contador (1001). e) Poner SW1 bajo Observación: El contador contará hacia abajo hasta el 9. 0 Repetir los pasos d) y e) para varios números. Sumario Un contador síncrono se configura conectando la salida de cada FF con las entradas de todos los bits de más significado a través de puertas y emplando un reloj común para sincronizar la transferencia de datos. La ventaja de los contadores síncronos es su mayor frecuencia y la po sibilidad de proporcionar los datos simultáneamente; su desventaja, la complejidad del circuito. Las puertas AND de los contadores síncronos con propagación de acarreo se conectan en serie como puerta adicional de retardo de propagación añadida por cada FF de la serie. Las puertas AND de un contador síncrono se conectan en paralelo con una puerta adicional de retardo de la propagación. Fig. 8-55.- Sencilla placa Hewlett-Packaid paia montaje de prácticas sin soldar y juego de circuitos integrados y cables. Fig. 8-56.- Conexión a una fuente de ali mentación de varios circuitos integrados y display. 395 CAPITULO 8 CUESTIONES PRACTICAS DE AUTO-TEST Referidas al primer ejercicio práctico: Registros de desplazamiento. 1)Un registro de desplazamiento derecha-izquierda, entrada serie, salida serie, en trada serie-salida paralelo, entrada paralelo-salida serie se llama registro: a)Universal b)4 bit c)De control Enable (activación). d)Multifunción. 2)Un contador en anillo funciona correctamente con: a)Reset bajo para todos los FF. b)Preset alto para todos. c)Preset alto en uno. d)Ambos b y c. 3)Un generador binario de secuencia seudo-random contiene: a)127 estados. b)255 c)511 d)1.027 4)Un CI 74164, registro de desplazamiento de 8 bits se puede usar como conversor paralelo a serie: a)Verdadero b)Falso Referidas al segundo ejercicio práctico: Contadores asincronos. 1) Cada contador síncrono ascendente: a)Tiene un módulo de 16¡ b)Tiene un módulo de 12. c)Tiene su sabda Q conectada a la entrada siguiente. 396 REGISTROS DE DESPLAZAMIENTOS Y CONTADORES d)Tiene su salida Q conectada a la entrada siguiente. e)a y c. í) ayd. 2)El módulo de un contador se determina por: a)2n-l. b)mi x nij x mn c)El número de estados que existe, antes de repetirse la secuencia. d)Todos los anteriores 3)Un contador de 3 etapas con módulos de 12, 16 y 10 tiene una capacidad de 0 a: a)38 b)1919 c)3779 d)1920 4)Un contador binario de 6 FF contará de 0 a: a) 6 b)32 c) 64 d)63 Referidas a la tercera práctica: Contadores síncronos. 1)Un contador síncrono de 6 FF requiere una puerta AND con número de entra das: a) 3 b)4 c)5 d)6 2)Un contador síncrono con propagación de acarreo de 8 FF requiere un número de puertas AND de: a) 5 b)6 c)7 d)8 397 CAPITULO 8 3)Un contador síncrono tiene mayor frecuencia que otro síncrono con propaga ción de acarreo, porque: a)Tiene más FF. b)El reloj elimina el retardo de propagación. c)El retardo de propagación de cada puerta AND de cada FF no se añade a las puertas AND de las etapas previas. d)Todo lo anterior. 4)Todos los FF de un contador síncrono con acarreo cambian de estado simul táneamente: a)Verdadero b)Falso. 398 Q Capítulo u Sistemas Idgicos combinacionales INTRODUCCIÓN Según su comportamiento, los sistemas lógicos se clasifican en dos grandes grupos: combinacionales y secuenciales. Los elementos combinacionales se caracterizan por generar unas sali das que son función del estado de las entradas, exclusivamente. Así por ejemplo, una puerta AND pertenece al tipo combinacional porque su salida sólo posee nivel alto si todas las entradas tienen aplicado un ni vel alto. En los elementos secuenciales, las salidas son consecuencia, además del estado de las entradas, de la historia o estados previos por los que se ha pasado. En el caso de un circuito contador, la salida de contaje depende no sólo de los impulsos a contar, sino también del valor que tenía previamente. Otro tanto sucede con los registros de desplaza miento. Conocidos los elementos de decisión o puertas lógicas, se estudian en este capítulo otros sistemas combinacionales: codificadores, decodificadores, multiplexores, demultiplexores, comparadores y generadores- detectores de paridad. Se deja para el siguiente capítulo los restantes elementos combinacionales, que son los encargados de realizar las ope raciones aritméticas. Se intenta exponer al lector las fases que se siguen en el diseño de los circuitos combinacionales, que son las siguientes: Ia) Definición de la función a realizar y especificación de las entra das y salidas. 2a) Tabla de la verdad. 3a) Ecuaciones lógicas de las salidas. 399 CAPITULO 9 4a) Simplificación de las ecuaciones. 5a) Realización o implementación de las ecuaciones simplificadas mediante puertas lógicas u otros dispositivos, como las "matri ces de diodos". CODIFICADORES Son sistemas combinacionales, construidos electrónicamente en for ma de circuitos integrados, que se encargan de transformar una serie de señales sin codificar en un conjunto que responda a un código determi nado. Por ejemplo, si se dispone de 10 señales que representan los 10 números del sistema decimal, un codificador puede encargarse de trans formar a BCD cada una de dichas entradas. Figura 9-1. SALIDAS ENTRADAS O I 2 3 4 5 6 7 8 9 -O A ( 2 ) CODIF ICA DOR B ( 2M DECIMAL/ BCD -O C (2) CÓDIGO BCD -O D ( 2a ) Fig. 9-1.- Cuando se activa una de las entradas decimales, las salidas toman el estado correspon diente a su código BCD. Si se activa la entrada 6, las salidas toman los valores A = 0, B = 1, C=lyD=0. A continuación se desarrollan con detalle las fases del diseño de un codificador decimal/BCD. Ia) El sistema dispone de 10 entradas y 4 salidas. Las entradas so 2a) Tabla de la verdad. Figura 9-2. 3a) Ecuaciones lógicas de las salidas. En este ejemplo existirán 4 ecuaciones, una para cada salida (A, B, C y D). De la tabla de la portan los 10 dígitos decimales y las 4 salidas toman el estado binario que corresponde al código BCD de la entrada activa. verdad se deduce: A= B= C= D= 400 El E2 E4 E8 + + + + E3+ E5 + E7 + E9 E3+ E6 + E7 E5+ E6 + E7 E9 SISTEMAS LÓGICOS COMBINACIONALES ENTRADAS SALIDAS A (2) B ( 21) C (2Z) D(23) E0 0 0 0 0 E1 1 0 0 0 E2 0 1 0 0 E3 1 1 0 0 E4 0 0 1 0 ES 1 0 I 0 ee 0 1 1 0 E7 1 I 1 0 EB 0 0 0 1 E9 1 0 0 1 N DECIMAL Fig. 9-2.- Tabla de la verdad del codificador decimal/BCD. 4a) Simplificación e implementación de las ecuaciones de las salidas. Como en este caso se aprecia, a simple vista, la imposibilidad de la simplificación de las ecuaciones de las salidas del sistema, se pasa a su resolución usando 4 puertas OR, tal y como se repre senta en la figura 9-3. Otra forma más sencilla y económica de implementar las ecuaciones lógicas, consiste en diseñar una matriz de diodos. Dicha matriz se cons truye emplamando, mediante un simple diodo semiconductor, una línea horizontal que representa una entrada, con una vertical que representa la salida, siempre y cuando esta última se cumpla cuando se produzca o active la entrada. Así, si la ecuación de la salida A se cumple con las entradas El ó E3 ó E5 ó E7 ó E9, puesto que A = El + E3 + E5 + E7 + É9, existirá un diodo que unirá la línea vertical A con cada una de las líneas horizontales El, E3, E5, E7 y E9. Véase la figura 9-4. En la matriz de diodos de la figura 9-4, se supone que la entrada E6 se ha activado y dispone de + 5 V. A través de R2 y R3 se cierra circui to por los diodos, desde tierra a la tensión de la línea E6. Al quedar po401 CAPITULO 9 E2 E3 E6 E7 ES E9- m> 3> Fig. 9-3.^ Resolución de las ecuaciones de las salidas lógicas del codificador decimal/BCD. lanzados directamente los diodos, absorben unos 0,7 V, dejando el resto (4,3 V) entre los extremos de R2 y de R3, lo que proporciona un nivel alto en las salidas binarias B y C. Sin embargo, por Rl y R4 no circula corriente por no haber diodos que cierren circuito con la línea E6, por cuyo motivo tampoco habrá tensión en las salidas A y D, queadoptan el nivel lógico bajo. En resumen, al activarse la línea E6 se obtiene en las salidas A, B, C y D el código BCD que corresponde al número deci mal 6, o sea, el 0110. Con menos extensión se describe seguidamente el diseño de un co dificador de octal a binario. Io) El sistema combinacional dispone de 8 entradas (octal) y de 3 salidas, que representa en binario la entrada codificar. El núme ro de entradas N siempre debe ser igual o menor que 2",- siendo n el número de salidas, es decir, N < 2". 402 SISTEMAS LÓGICOS COMBINACIONALES E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 SALIDAS BINARIAS BC D Fig. 9-4.- Matriz de diodos correspondiente al codificador decimal/BCD. Al activarse la entrada E6 y disponer en su línea de + 5 V, circula corriente a través de las resistencias R2 y R3 por los correspondientes diodos que cierran circuito con E6 y dejan en las salidas B y C nivel lógico al to. Al no poder circular corriente por Rl y R4, en las salidas A y D existe un nivel bajo, gene rando, de esta fórmalas salidas binarias, el código 0110. 2o) Tabla de la verdad. Figura 9-5 3o) Ecuaciones lógicas de las salidas, que se deducen de la tabla de la verdad: A = El + E3 + E5 + E7 B = E2 + E3 + E6 + E7 C = E4 + E5 + E6 + E7 403 CAPITULO 9 ENTRADAS SALIDAS N OCTAL A (2) B ( 21 ) C( 22 ) 0 0 0 0 1 1 0 0 2 0 1 0 3 1 1 0 4 0 0 1 5 1 0 1 6 0 1 1 7 1 1 I Fig. 9-5.- Tabla de la verdad para el codificador octal/binario. 4o) Implementación de las ecuaciones lógicas, que responden a 3 funciones OR. Por lo tanto se podrían resolver mediante 3 puer tas OR de 4 entradas cada una. En la figura 9-6 se muestra la matriz de diodos que resuelve las ecua ciones de salida del codificador octal-binario, con un precio más reduci do y una preparación más rápida que con las puertas OR. DECODIFICADORES Son circuitos integrados digitales que convierten el código binario, el BCD, o algún otro, en una forma sin codificar. Los decodificadores pueden clasificarse en dos grandes grupos: 1.Los que generan una sola salida para cada combinación de las entradas. 2.Los que proporcionan varias salidas por cada combinación de las entradas. Correspondiendo al primer grupo de decodificadores, se explica uno que recibe dos entradas, que representan el código binario de un valor 404 SISTEMAS LÓGICOS COMBINACIONALES E0 E1 E2 E3 E4 E5 E6 E7 ALIDA BINAR IA Fig. 9-6.- Matriz de diodos para el codificador octal/binario. En la figura se representa la activación de la entrada E3, que origínala circulación de corriente por Rl y R2, en don de deja niveles altos de tensión, que producen en la salida binaria el código 011. y que dispone de 4 salidas, una correspondiente con cada combinación de las entradas. A este decodificador se le denomina 2/4. Se comentan los pasos comunes en el diseño de cualquier tipo de ele mento combinacional. Io) El decodificador consta de dos entradas, A y B, que representa el valor binario A.2o + B.2.1 . También hay 4 salidas, una para cada combinación de las entradas. 2o) Tabla de la verdad. Figura 9-7. 3o) Ecuaciones lógicas de las salidas, que se obtienen del análisis de la tabla de la verdad: 405 CAPITULO 9 SO SI S2 S3 = A.B Fig. 9-7.^ Tabla de la verdad del decodificador 2/4. = A.B = A.B = A.B ENTRA DAS S A Ll DAS A ( 2) B (21) 0 0 S0 1 0 S1 0 1 S2 1 1 S3 4) Implementación de las ecuaciones lógicas de las salidas usando puertas convencionales. Figura 9-8. ? SO B (21) ? SI S2 A(2U) S3 Fig. 9-8.- Implementación lógica del decodificador 2/4. Decodificador BCD/Decimal Dispone de 4 entradas binarias (A, B, C y D) por las que se recibe el código BCD y 10 salidas que representan los posibles valores decimales a que corresponden los códigos de entradas. El diseño sigue las siguien tes fases: Io) Las entradas A, B, C y D reciben el código BCD y las salidas SO 406 SISTEMAS LÓGICOS COMBINACIONALES y S9 sirven para representan el valor decimal correspondiente a la combinación aplicada. El número de salidas TV debe ser igual o menor que 2", siendo n el número de entradas, es decir, TV < 2". 2o) Tabla de la verdad. Figura 9-9. ENTRADAS SALIDAS A(2) B(2' ) C(22) 0(23 ) 0 0 0 0 S0 i 0 0 0 S1 0 1 0 0 S2 I 1 0 0 S3 0 0 1 0 S4 1 0 1 0 SS 0 1 1 0 S6 ^ 1 1 0 S7 0 0 0 1 S8 i 0 0 1 S9 Fig, 9-9.- Tabla de la verdad del decodificador BCD/decimal. 3o) Ecuaciones lógicas. SO SI S2 S3 S4 S5 S6 S7 S8 S9 = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D = A.B.C.D 4o) Implementación de las ecuaciones lógicas de las salidas del sis tema. Figura 9-10. 407 CAPITULO 9 ENT STROBE Fig. 9-10.^ Implementación física del decodiflcador BCD/decimal. Con respecto al decodificador de la figura 9-10, téngase en cuenta que con 4 entradas binarias se pueden alcanzar 16 combinaciones y se han limitado a 10 porque el código BCD sólo posee este número de va lores, que son los comprendidos entre 0000 y el 1001. En caso de in troducir al decodificador un código ilegal, como el 1011, la entrada auxiliar STROBE impide el funcionamiento del circuito. 408 SISTEMAS LÓGICOS COMBINACIONALES En la figura 9-11 se muestra la tabla de la verdad de un decodificador binario/hexadecimal, que permite la entrada de las 16 posibles combi naciones de los 4 bits de entrada. ENTRADAS BINAR AS SALIDA H EXADECIMAL 23 22 21 2 0 0 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 0 1 1 1 7 1 0 0 0 8 0 0 0 1 9 1 0 1 0 A 1 0 1 1 B 1 1 0 0 C 1 1 0 1 D 1 1 1 0 E 1 1 1 1 F 1 lig. 9-11.- Tabla de la verdad del decodificador binario/decimal. Entre los decodificadores del segundo grupo, caracterizados por la activación de varias salidas cuando se aplica una combinación en sus en tradas, destaca por su uso el BCD/7 segmentos. Se ha divulgado el empleo de elementos de visualización denomina dos de "7 segmentos", por estar compuestos por 7 diodos luminiscen tes, colocados de tal forma, que pueden representar diferentes caracte res, según aquellos que se iluminen. Figura 9-12. El decodificador "BCD/7 segmentos" admite en sus 4 entradas (A, B, C y D) el código BCD a visualizar y se encarga de activar las salidas co409 CAPITULO 9 Fig. 9-12.- El presentador visual de 7 segmentos puede representar diversos números y letras según los elementos que se iluminen. Los 7 segmentos luminosos se denominan con las letras a, b, c, d, e, fy g, siendo generalmente diodos luminosos. rrespondientes a los segmentos luminosos, que han de encenderse para representar en decimal, el código introducido. Figura 9-13. a b ^ (BCD) 9 c d DECO DIFICADOR BCD/7SEGMENT0S c t g fr f b g e VISUALIZADO!) 7 SEGMENTOS c —* Fig. 9-13.- Actuación del decodificador BCD/7 segmentos. La tabla de la verdad del decodificador se muestra en la figura 9-14. ENTRADAS SALIDAS 1x2) 1x2') <x22) (x23) A B C D 410 a b c d 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 0 0 1 0 0 1 1 0 1 f g 1 1 0 0 0 0 1 0 i e 1 1 0 0 1 1 1 1 0 0 i 0 0 1 0 0 1 1 0 0 1 i 1 0 1 0 1 0 i 1 0 1 i 0 1 1 0 1 0 1 1 1 1 i t 1 1 0 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 Fig. 9-14.- Tabla de la verdad del decodificador BCD/7 segmentos. SISTEMAS LÓGICOS COMBINACIONALES De la tabla de la verdad se deducen las ecuaciones del decodificador, que una vez simplificadas, responden a las siguientes expresiones: =B.D + A.C.D + A.C.D +_ B.C.D =C.D + B. C + A.B.D + A.B.D =C.D + A.D +_B.C =B.C.D + A.B.D + A.B.C + A.B.C.D =A.B.C + A.B.D =B.C.D + A.C.D + B.C.D + A.B.D =B.C.D + B.C.D + B.C.D + A.C.D Finalmente en la figura 9-15 se ofrece el diagrama lógico que implementa las ecuaciones anteriores. Fig. 9-15.- Diagrama lógico que implementa el decodificador BCD/7 segmentos. 411 CAPITULO 9 MULTIPLEXORES Se trata de sistemas digitales con varias entradas diferentes de infor mación y una sola salida, por la que aparece la información de la entra da, seleccionada con unas líneas auxiliares, denominadas "de control". Actúa como un conversor paralelo-serie. El funcionamiento de un multiplexor se asemeja al de un conmuta dor que va conectando su única salida con cualquiera de sus diversas en tradas. En la figura 9-16 se muestra el comportamiento simplificado de un multiplexor de 4 entradas. MULTIPLEXOR ENTRADAS DA COCl LINEAS DE CONTROL Fig. 9-16.- Representación simplificada del funcionamiento de un multiplexor de 4 entradas. Para el diseño de un multiplexor se procede como con otros sistemas combinacionales. En la figura 9-17 se ofrece la tabla de la verdad para un multiplexor de 4 entradas y 2 señales auxiliares (CO y Cl) que deter minan la entrada que se transfiere a la salida. C0 C1 S 0 0 E0 1 0 E1 0 1 E2 1 1 E3 Fig. 9-17.- Tabla de la verdad de un multiplexor de 4 entradas y 2 líneas de control de selección de la entra da que pasa a la salida. La ecuación lógica a la que responde la salida del multiplexor será: S = CÓ.Cl.EO + C0.C1.E1 + C0.C1.E2 + C0.C1.E3 412 SISTEMAS LÓGICOS COMBINACIONALES En la figura 9-18 se ofrece el esquema lógico que implementa la ecua ción de salida del multiplexor de 4 entradas. EO El E2 E3 Fig. 9-18.- Esquema lógico del multiplexor de 4 entradas. Un multiplexor de 8 entradas precisa de 3 líneas de control, cuyas 8 combinaciones binarias sirven para seleccionar cuál de las entradas es la que abastece de información a la única salida. En la figura 9-19 se presenta el esquema lógico de un multiplexor de 8 entradas. En dicha figura aparece una señal auxiliar denominada INHIBIT, que actúa co mo señal que permite o bloquea el funcionamiento del multiplexor. DEMULTIPLEXORES Son circuitos digitales que reciben información por una sola línea de entrada y la transmiten por una de las diversas salidas que disponen. Para determinar cuál de las salidas es en la que aparece la información de la entrada existen un conjunto de líneas auxiliares de control. Actúa como un convertidor serie-paralelo y en la figura 9-20 se muestra un diagrama simplificado de la actuación de un demultiplexor de 4 salidas, con 2 lí neas auxiliares C0 y Cl. 413 CAPITULO 9 07- 06 L> D5 04 D3• D2• D1 D0 L> 11 í i AOAlA2 INHIBIT Fig. 9-19.— Esquema lógico de un multiplexor de 8 entradas y 3 señales auxiliares. CO y Cl seleccionan, en la figura 9-20, la salida por la que debe trans mitirse la información aplicada a la entrada del demultiplexor. 414 SISTEMAS LÓGICOS COMBINACIONALES DEMULTIPLEXOR SA LIDAS COCt LINEAS DE CONTROL Fig. 9-20.- Representación simplificada del comportamiento de un demultiplexor de 4 salidas. En la figura 9-21 se muestra la tabla de la verdad de un demultiplexor con 4 salidas. ENTRADA S SALIDAS CO C1 E 0 0 1 / SO SI S2 S3 E E T T T 0 E T E T T 0 1 E T T E T 1 1 E T T T E Fig. 9-21. — Tabla de la verdad de un demultiplexor de 4 salidas. La T significa salida triestado. Las ecuaciones lógicas del demultiplexor que se deducen de la tabla de la verdad son: SO SI S2 S3 = CO.Cl.E = CO.Cl.E = CO.Cl.E = CO.Cl.E En la figura 9-22 se muestra el esquema que implementa las ecua ciones del demultiplexor. 415 CAPITULO 9 Fig. 9-22.- Esquema lógico del demultiplexor de 4 salidas. Para el caso de un demultiplexor de 8 salidas, serían precisas 3 líneas auxiliares de selección y su diagrama se ofrece en la figura 9-23. COMPARADORES Son circuito integrados digitales que detectan si dos números bina rios, formados por n bits, son iguales y, en caso contrario, cuál es mayor o menor. La comparación es una operación necesaria para realizar la suma y la resta aritméticas, por consiguiente, los comparadores consti tuyen una parte esencial de cualquier circuito lógico aritmético. El comparador más sencillo es el de números de 1 bit, que da lugar a 3 posibles salidas según A > B (M), A < B (m) y A = B (I), tal como se refleja en la figura 9-24. La tabla de la verdad del comparador de números de 1 bit aparece en la figura 9-25 416 SISTEMAS LÓGICOS COMBINACIONALES A0- L> Al —c*^ Fig. 9-23.- Esquema lógico de un demultiplexor de 8 salidas. COM PARADOR ENTRADAS DE NÚMEROS I > SALIDAS DE 1 BIT Fig. 9-24.- Esquema simplificado del funcionamiento del comparador de nú meros binarios de 1 bit. 417 CAPITULO 9 ENTRi^DA S ,'^^ ^ M A B S A LIDA5 I TTl 0 0 0 1 0 1 0 1 0 0 0 1 0 0 1 1 1 0 1 0 \ Fig. 9-25.- Tabla de la verdad del coraparador de números de 1 bit. La ecuación lógica correspondiente a las salidas del comparador se deducen de la tabla de la verdad y son: M = A.B m = A.B I = A.B +A.B La figura 9-26 muestra el diagrama lógico del comparador. Fig. 9-26.- Diagrama lógico del comparador de números de 1 bit. El comparador de números formados por dos bits, generaría 2 tablas de la verdad, una para la comparación de cada pareja de bits correlati vos, o sea, del mismo peso. Figura 9-27. Al B] M, II ml A0 B0 M0 ^0 mO 0 0 0 1 0 0 0 0 1 0 t 0 1 0 0 1 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 1 0 1 0 1 1 0 1 0 Fig. 9-27.— Tablas de la verdad correspondientes a la comparación de cada bit del mismo peso, para números binarios compuestos por 2 bits. A = AO Al y B = BO Bl. 418 SISTEMAS LÓGICOS COMBINACIONALES Las ecuaciones lógicas correspondientes a las salidas del comparador de números de 2 bits serán: M = MI + II.MO (A > B) I = 11.10(A = B) m = mi + II.mO (A < B) En la figura 9-28 se presenta la implementación lógica del compara dor de números de 2 bits. COMPARADOR •M0 DE 1 BIT ml M0 A0COMPARADOR "o- DE 1 BIT Fig. 9-28.- Esquema lógico de un comparador de dos números de 2 bits. GENERADORES Y DETECTORES DE PARIDAD En los circuitos digitales en los que se envían y reciben gran cantidad de bits es conveniente disponer de algún sistema de comprobación de la correcta transmisión. Puesto que en la mayoría de los casos el error que se produce sólo afecta a un bit, que ha variado durante el recorrido exis tente entre el emisor y el receptor, el método más sencillo para proveer de un código que señale los errores consiste en añadir a los bits de infor mación otro, que haga que sea par el número de bits 1 que se transmi ten en total (paridad par), o bien, que el bit añadido sea tal que haga impar el número total de bits 1 que se transmiten (paridad impar). La edición de este bit de "paridad" a una información sirve para codificar la y poder detectar si durante la transmisión ha variado de valor alguno de los bits. 419 CAPITULO 9 En la figura 9-29 se muestra el diagrama lógico de un generador de paridad par, encargado de producir en su salida el 8o bit, que se añade a los otros 7 de información (D1-D7), para que el conjunto de los 8 bits tenga un número de bits 1 par. D1 D2 D3 • D4 • D5 3> t> DB D6 D7 Fig. 9-29.- Esquema lógico de un generador de paridad par, para un conjunto de 8 bits. En la figura 9-30 se muestra el esquema de un detector de paridad para informaciones de 8 bits totales. Si S = 0, la paridad es par y si S = 1, el número de bits 1 que existe en la información de entrada (DI - D8) es impar. Fig. 9-30.— Detector de paridad para conjuntos de 8 bits. S = 0, para paridad par y S = 1, en caso contrario. Finalmente en la figura 9-31 se presenta el esquema correspondiente, a un generador-detector de paridad para conjuntos de 9 bits. Para generar un bit de paridad en la transmisión conjunta de una pa labra de datos, se introduce la palabra de información de 8 bits en las líneas DO a D7. Si se desea una paridad par, se aplica un nivel lógico bajo en la línea D8, mientras que si se desea paridad impar se aplica nivel alto. En el caso de trabajar con paridad impar, o sea, D8 a nivel alto, la línea de salida impar se pone alta cuando es necesario añadir un 420 SISTEMAS LÓGICOS COMBINACIONALES Ecuaciones lógicas: Salida impar = Do © D, © D2 © D3 © D4 © Ds © D6 © D7 © D8 Sal i da par = Do © D2 © D3 © D4 © Ds © D6 © D7 © D8 Fig. 9-31.- Generador-detector de paridad. bit 1 en la novena posición. Este bit de paridad es transmitido conjunta mente con la palabra de datos, como si se tratase del noveno bit. En la recepción, se introducen al generador-detector los 9 bits. El circuito detector es similar al generador y se encarga de verificar si to das las palabras vienen con la paridad con la que se ha programado el generador. En caso contrario produce una señal de "error en la trans misión". MATRICES LÓGICAS PROGRAMABLES Este tipo de circuitos integrados, que reciben el nombre de PLA (Programmable Logic Array), contienen un conjunto de puertas lógicas programables. La capacidad de poder ser programadas en su conexionado, hace a las PLA muy adecuadas para resolver diseños específicos. El funcionamiento de las PLA se basa en la característica de los pro blemas combinacionales, que tras confeccionar su tabla de verdad gene ran unas ecuaciones que se componen siempre de una suma lógica de los productos lógicos de las combinaciones de las variables de entrada que activan las salidas a las que responden las ecuaciones. EJEMPLO Supongamos que se desea construir un circuito digital para gobernar un motor que se controla desde 3 interruptores, A, B y C, de tal forma, que funciona cuando están cerrados dos y sólo dos de dichos interrup tores. La tabla de verdad y la ecuación lógica del motor, que se obtiene de la misma, se muestran en la figura 9-31 a). 421 CAPITULO 9 ENTRA DAS SALIDA ABC M OOO 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 1 t 0 M= A-BC+ A-B-C +A-B-C Fig. 9-31 a).- Tabla de la verdad y ecuación lógica que se deriva de la misma y que se compone de la suma lógica de los productos de las variables cuyas combinaciones activan la salida M. La realización de la ecuación: M = A.B.C+Á.B.C +A.B.C se puede llevar a cabo mediante puertas AND, OR y NO, tal como se presenta en el esquema de la figura 9-31 b). A-B-C+ A-B-C + A-B-C Fig. 9-31 b).- Resolución de la ecuación lógica de M, mediante la suma lógica de los productos de las variables. 422 SISTEMAS LÓGICOS COMBINACIONALES La estructura interna de las PLA consiste en introducir a un conjunto de puertas AND diversas variables de entrada, directamente o negadas. La colocación de un fusible en cada entrada de las puertas AND permi te, mediante la rotura de los adecuados, que sólo participen en el pro ducto las variables seleccionadas. Después, utilizando el mismo procedi miento, las salidas de las AND se aplican a las entradas de varias puertas OR. En la figura 9-31 c) se ofrece un esquema general de una PLA y la distribución conveniente, con los fusibles que se deben romper, para soportar la ecuación lógica de M. 00 FUSIBLE ROTO w e SA LIDA VALIDA Fig. 9-31 c).- Fundiendo los fusibles adecuados en las entradas de las puertas AND y OR, se obtiene la salida M en una de ellas. 423 CAPITULO 9 Las características que determinan las PAL son el número de puertas y de entradas y salidas. La rotura automática de fusibles se consigue em pleando computadores con programas confeccionados en lenguajes específicos, en combinación con programadores de PAL. Se recomienda el uso de PAL cuando hay que implementar muchas funciones y se desea proteger el diseño de copias, en cierta medida. CARACTERÍSTICAS TÉCNICAS DE CI COMERCIALES DE CIRCUITOS LÓGICOS COMBINACIONALES Dentro de la tecnología TTL se destacan en el grupo de circuitos combinacionales analizados en este capítulo los siguientes CI, clasifica dos según su función: a) Decodifícadores-excitadores 7441: Decodificador BCD a decimal (Excitador de Nixies) Voff = 55V 74141: Decodificador BCD a decimal (Excitador de Nixies) Voff = 60V 7445: Decodificador BCD a decimal Vog- = 30V 74145: Decodificador BCD a decimal Voff = 15V 7446: Decodificador BCD 7 segmentos Voff = 15V 7446A: Decodificador BCD 7 segmentos Voff = 30V 7447: Decodificador BCD 7 segmentos Voff = 15V, Ion = 20mA 7447A: Decodificador BCD 7 segmentos Voff = 15V, Ion = 40mA 7448: Decodificador BCD 7 segmentos Voff = 5,5V, Ion = 6,4 mA 7449: Decodificador BCD 7 segmentos Voff = 5,5 V, I^ = 1 OmA b)Decodificadores/demultiplexores 7442A: Decodificador BCD a decimal 7443 A: Decodificador BCD Exceso a 3 a decimal 424 SISTEMAS LÓGICOS COMBINACIONALES 74155: Demultiplexor dual, de 2 a 4 líneas 74154: Demultiplexor dual, de 4 a 16 líneas c)Codificadores 74148: Codificador de prioridad de 3 bit 74147: Codificador de prioridad de 4 bit 74278: Registro de prioridad de 4 bit d)Convertidores de código 74184: Convertidor de 6 bit BCD a binario 74185: Convertidor de 6 bit binario a BCD e)Comparadores 7485:Comparador de magnitud de 4 bit f)Multiplexores-selectores de datos 74151:Multiplexor de 8 vías a 1 vía 74152:Multiplexor de 8 vías a 1 vía 74251:Multiplexor de 8 vías a 1 vía 74150:Multiplexor de 16 vías a 1 vía 74153:Selectores de datos de 4 bit, duales 74157:Selectores de datos de 2 bit, cuádruples 74158:Selectores de datos de 4 bit cuádruples 74298:Selectores de datos de 2 bit cuádruples 74180: Generador detector de paridad de 8 bit En las siguientes figuras se presentan los CI más representativos de cada clase, con sus diagramas de conexionado, circuito interno y carac terísticas de funcionamiento. 425 CAPITULO 9 Decodificador "1 de 10"/exc¡tador 14 - MC 7441 AP 710 - FJL 101 13 - 2 - F 7441 PC 5 - DM 7441 AN 8 - N 7441 B 11 14 -SF.C 441 BE 3 - F 9315 PC 6 - DM 8041 N 9 - T 7441 AB1 12 - MIC 7441 AN 15 - Diagrama lógico TznznznznzmrEnir Símbolo lógico TTTTTTTTTT DESCRIPCIÓN FUNCIONAL - El decodificador "1 de 10"/excitador acepta entiadas BCD de todos los circuitos TTL y produce la se lección correcta de salida para atacar directamente tubos indicadores gaseosos de cátodo frío. Las salidas se seleccionan de acuerdo a lo indicado en la TABLA DE VERDAD. Es capaz de atacar todos los tubos indicadores de cátodo frío hasta ahora disponibles que tengan hasta 7 mA de comente catódica. Los códigos de entrada 12 y 13 no utilizados hacen que todas las salidas permanezcan ALTAS, no seleccionándose ningún cátodo. Esto hace que el tubo indicador quede sin ninguna indicación. Utilizando esta posibilidad como blanking puede que se produzca un ligero halo en el tubo. CONDICIONES D NOM. MIN. UNIDADES MAX. PARÁMETRO Volts 5 5.25 Tensión de alunen tación Vcc 4,75 Volts 70 Tensión máxima e n cualquier salida CARACTERÍSTICAS ELÉCTRICAS (TA =0 C a + 75 C, Vcc = 5.0 V i 5%) +25 C 0 C PARÁMETRO MIN. MAX. MIN. TIP. MAX. Tensión de salida ALTA +75" C MIN. MAX. Co^. fuga en estado ALTO Tensión de salida BAJA Entradas a tensión umbral (VIL VIH^ como se indic en TABLA DE VERDAD Garantizada tensión umbral entrada ALTA para todas las entradas Garantizada tensión umbral entrada BAJA para todas las entradas VCC-5.2ÜV. VIK-0.V Las otras entradas abiertas Tensión de entrada ALTA Tensión de entrada BAJA Comente de entrada BAJA 426 CONDICIONES Vcc=5.25 V, Fuerza 2 mA a salida ALTA VCC^5.25V,VOUT=55V Entradas a tensión de um bral (VIL=Gi, Vffl =4.5V Fig. 9-32.- Características del CI 7441. SISTEMAS LÓGICOS COMBINACIONALES Decodificador de cuatro a diez líneas (1 de 10) 1 - SN 7442 AN 4 - MC 7442 P 7 - ZN 7442 E 10 - FJH 261 13 - 2 - F 7442 PC 5 - DM 7442 N 8 - N 7442 B 11 - FLH 281 14 -SF.C 442 E 3 - F 9352 PC 6 - DM 8042 N 9 - T 7442 B 1 12 - MIC 7442 N 15 - Diagrama lógico m_R_R_H_ra_pn_Rj7L rrr Símbolo lógico DESCRIPCIÓN - Estos DECODIFICADORES DECIMALES monolíticos constan de ocho inversores y diez puertas NAND con 4 entradas. Los inversores están conectados por parejas para conseguir que la entrada BCD quede disponible para decodificación por las puertas NAND. La decodificación total de la entrada válida lógica asegura que todas las salidas permanecen inactivas para todas las condiciones de entradas no válidas. El decodificador TTL/MSI BCD a decimal proporciona a los conocidos circuitos transistor-transistor logic(TTL) entradas y salidas compatibles para uso con otros circuitos TTL o DTL. Los márgenes de ruido de son típicamente 1 V y la disipación de potencia típicamente 140 mW. Todas las salidas tienen una cargabilidad máxima de 10. PATILLAS A, B, C, DEntradas BCD Ó a 9Salida decimal CARGA 1 U.L. 10 U.L. 1 Unidad de Carga (U. L.) ^ 40 ^A ALTO/1,6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. Tensión de alimentación V^c 4.75 5.0 Temperatura de funcionamiento 0 25 Cargab. de salida norm. de cada salida, N MAX. 5.25 70 10 UNIDADES Volts C U.L. CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (á no se especifica otra cosa) SÍMBOLO PARÁMETRO MIN. TIP. (2) MAX. UNIDADES ' CONDICIONES DE PRUEBA (1) Tensión de entrada ALTA vm 2.0 Volts Tensión de entrada ALTA garantizada VIL Tensión de entrada BAJA 0.8 Volts Tensión de entrada BAJA garantizada V0H Tensión de salida ALTA 2.4 Volts Vcc=MIN.,IOH ^ -0.4mA.,VIH = 2.0V VOL Tensión de salida BAJA 'iH Corriente de entrada ALTA ^IL los Corriente de entrada BAJA Corr. de salida cortocircuito (3) Corriente de alimentación 0.4 - 18 26 40 1.0 - 1.6 - 55 56 Volts Vcc=M,N..IOL ^ 16mA..V|H=2.0V VCC=MAX.,VIN = 2.4 V ( Cada entrada mA mA mA Vc(;- MAX..Vm - 0.< V VCC-MAX. VCC.MAX. Cada entrada Fig. 9-33.- Características del CI 7442. 427 CAPITULO 9 Oecodificador de cuatro a diez lineas (exceso-3 a decimal) 1 - SN 7443 AN 4 - MC 7443 P 710 13 - TL 7443 N 2 - F 7443 PC 58 - N 7443 B 11 - FLH 361 14 ^ 3 - F 9353 PC 69 - T 7443 B 1 12 - MIC 7443 N 15 - SW 7443 N Diagrama lógica JíLJ^LR-RR-^LR-R. kkT ^^^/) ^ Símbolo lógico DESCRIPCIÓN- Estos DECODIF1CADORES DECIMALES monolíticos constan de ocho inversores y diez puertas NAND con 4 entra. Los inversores están conectados por parejas para conseguir que la entrada de datos BCD quede dispuesta para decodificación por tas puertas NAND. La decodificación total de la entrada válida lógica asegura que todas las salidas permanecen inactivas ^ara todas las condiciones de entrada no válidas. Los márgenes de ruido de son típicamente 1 V y la disipación de potencia es típicamente 140 mW. IDENTIFICACIÓN DE LAS PATILLAS A, B, C, DEntradas exceso-3 0a 9Salida decimal CARGA 1 U.L. 10 U.L. 1Unidad de Carga (U. L.) = 40 nA ALTO/1.6 mA BAJO CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. Ten^ón de alimentación V^c 4.73 3.0 Temp. ambiente de funcionamiento 0 23 Carfab.de salidanonn.decada salida, N MAX. 3.23 70 10 UNIDADES Volts , U. L. CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (d no se especifica otra cosa) SÍMBOLO PARÁMETRO MIN. TIP. (2) MAX. UNIDADES CONDICIONES DE PRUEBA (1) Tendón de entrada ALTA Tensión de entrada ALTA garantizada 2.0 VolU Tendón de entrada BAJA Tendón de entrada BAJA garantizada 0.8 Volts Tendón de salida ALTA VOH VolU v,L.o.v [II1 Corriente de entrada ALTA 'u. "os Ict, Corriente de entrada BAJA Con. de salide cortocircuito (3) Corriente de alimentación 428 40 1.0 - 18 28 - 33 V = MAX., V]N. = 2.4 V I ^ada entrada Vcc= MAX., \'IN, = 3.3 V ' V = MAX., \'tx = 0.4 V Cada entrada Vcc^ MAX. Vcc= MAX. Fig. 9-34.- Características del CI 7443. SISTEMAS LÓGICOS COMBINACIONALES Decodificador "1 de 10"/excitador 1 - SN 7445 N 4 - MC 7445 P 710 13 - TL 7445 N 2 - F 7445 PC 5 - DM 7445 N 8 - N 7445 B 11 - FLL 111 14 - 3 - F 9345 PC 6912 - MIC 7445 N 15 - SW 7445 N Diagrama lógico '. J< r ^rLinirLLnininir^" '. ', ', ', '. ', ', Símbolo lógico rTT DESCRIPCIÓN - El Decodificador/Excitador de siete segmentos está diseñado para aceptar entradas BCD y proporcionar salidas apro piadas para atacar indicadores numéficos de siete segmentos. Todas las salidas permanecen desactivadas para las condiciones de entrada binaría no válidas. Estos dispositivos están diseñados para usarse como excitadores de indicadores/retás o como excitadores de circuitos lógicos con colector abietto. Cada uno de los transistores (de ruptura elevada) de salida absorberá hasta 80 mA de comente. La disipa ción de potencia típica es de 215 mW. PATILLAS PA> PB' PC PDEntradas BCD „ a Q9Salidas CARGA 1U.L. (a) (Nota b) NOTAS: a.1 U. L. = 40 pA ALTO/1,6 mA BAJO b.Caractefísticas de salida MAX. Cottiente de absorción de estado BAJO 80 mA. MIN. Ruptura tensión ALTA: 30 V. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. Tens. de alimentación Vcc (Ver Nota 10) 4.75 5.0 Temperatura ambiente de funcionamiento 0 25 Tendón en cualquier aalida (Ver Nota 11) MAX. 5.25 70 30 UNIDADES Volts C Volts CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (d no se e^Mciflca otra cosa) SIMBOLC PARÁMETRO MIN. TIP.(2) MAX. UNIDADES CONDICIONES DE PRUEBA (1) VIH Tensión de entrad ALTA 2.0 Volts Tens. umbral ALTA entr. garantizada VIL Tensión de entrada BAJA 0.8 Volts Tena umbral BAJA entr. garantizada 0.5 IOL-80mAl ¡N 0.9 VOL Tensión de salida BAJA Volts IOL-20mA( CC 0.4 Volts Tensión de salida ALTA VOH 30 Volts VCC-MAX. VCHC ^ MAX., VIN 2.4 V 1 CwU ent^(U 40 'iH KA Corriente de entrada ALTA VccMAX.,Vm5.5V i 1.0 mA IjL Corriente de entrada BAJA 1.6 mA Vcc - MAX., Vm - 0.4 V Cada entrada 'ce Corriente de alimentación 43 70 mA VCC-M*X. Fig. 9-35.- Características del CI 7445. 429 CAPITULO 9 Decodificador/excitador BCD a 7 segmentos 14 - MC 7446 P 710 13 - 258 - N 7446 B 11 - FLL 121 14 - 3- 6912 - MIC 7446 N 15 - SW 7446 N DESCRIPCIÓN - El Decodificador/Excitador BCD a 7 segmentos consta de puertas NAND, buffers de entrada y siete puertas AND - OR INVERT. Esto ofrece salidas de corriente de absorción (sink current) elevada con un BAJO activo para excitar indicadores directamente. Siete puertas NAND y un excitador se hallan conectadas por parejas para poder ofrecer los datos BCD y su complemento a las siete puer tas decodificadoras AND - OR - INVERT. La puerta restante NAND y tres buffers de entrada proporcionan la entrada de lámpara de prueba, entrada de blanking/salida de rippe-blanquing y entrada ripple-blanking. El Decodificador/Excitador lleva_incorporados control automático de cero-blanking en el flanco posterior y/o anterior (RBI y RBO). La prueba de lámpara (lamp test) (LT) de estos tipos puede realizarse en cualquier momento en que el nudo Bl/RBO esté en nivel ALTO. Ambos contienen una entrada para contrarrestar el blanking (BI) que puede utilizarse para controlar la intensidad de la lámpara o para inhibir las salidas. PATILLAS A, B, C, D RBI LT BI/RBO Entradas BCD Entrada de Ripplc Blanking Entrada de prueba de lampar; Entrada de Blanking o Salida de Ripple Blanking Salidas aag CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO Tens. de alimentación Vcc (Ver Nota 10) Temperatura ambiente de funcionamiento Caigabüidad de salida normalizada de las salidas a hasta i para cargas Serie 54/74 Cargabilidad de salida del nudo Bl/RBO para cargas de la Serie 54/74 Salidas! has ta^ Corr. de absorción Nudo BI/fCB^ de salida, IOl= Tensión continua en las salidas ^i hasta g 430 MIN. 4.75 0 TIP. 5.0 25 MAX. 5.25 70 24 UNID Volts C 5.0 20 mA 30 Volts Fig. 9-36.- Características del CI 7446. CARGA 1 U.L. 1 U.L. 1 U.L. 2.6U.L. 5 U.L. 12.5U.L. SISTEMAS LÓGICOS COMBINACIONALES Comparador de magnitud de 4 bits 1 - SN 7485 N 47 - ZN 7485 E 10 13 - TL 7485 N diagrama lógico y esquemático 25 - DM 7485 N 11 - FLH 431 14 -SF.C 485 E 36912 15 - SW 7485 N entradas de datos DESCRIPCION.-Estos comparadores de magnitud de 4 bits realizan la comparación de códigos puros binario y BCD (8-4-2-1). Se realizan tres decisiones totalmente decodificadas sobre dos palabras de 4 bits (A, B) las cuales están disponibles para uso externo en tres salidas. Estos dispositivos son ampliables a cualquier número de bits sin puertas externas. Pueden compararse palabras de longitudes mayores ^onectando comparadores en cascada. Las salidas A>B, A<ByA=B de una etapa que maneje bits menos significativos están conectadas a las correspondientes entradas A>B, A<By A = B déla siguiente etapa que maneje los bits más significativos. La etapa que maneje los bits menos significativos debe tener una tensión de nivel alto aplicada a la entrada A = B. Las sendas de cascada del dispositivo están implementadas con sólo un retardo "two-gate-level" para reducir los tiempos de comparación total en palabras largas. Un método alternativo de puesta en cascada que reduce aún más el tiempo de comparación se muestra en los datos típicos de aplicación. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO UNIDADES Tensión de alimentación Vc 5.25 Corriente de salida nivel alto -400 Corriente de salida nivel baj Temp. ambiente de funcion características eléctricas en el margen de temperatura de funciona dIENTO (si no se especifica otra cosa) SIMBOL. PARÁMETRO UNIDADES MIN. TIP.(2) MAX. COND . DE PRUE BA(1) Tensión de entrada nivel alto Vih 2 Volts Tensión de entrada nivel bajo V1L 0.8 Volts Tensión de referencia de entrada vi Volts - 1.5 vcc = MIN. ti ^ L2 mA VIH- 2 V Tensión de salida nivel alto V]CL = MIN. tOH VüH 2.4 3.4 Volts = -400 mA vcc = MIN. VlH = 2 V Tensión de salida nivel bajo VüL 0.2 0.4 Volts Corriente de entrada máxima ! mA vcc = MAX , vi- 5.5 V tensión de entrada Corr. de entr. entr.A<B,A>B 40 Ía 'iH vCc = MAX. •V! = 2.4 V nivel alto enti. restantes 120 Corr. de entr. Entr. A<B,A >B mA 'II. vcc ^ MAX. .v,^ 0.4 V nivel bajo entr. restantes - 4.8 los Corr.de salida en cortoc. (3) -IB - 55 mA vCc = MAX. • vo = 0 Corriente de alimentación 88 mA vec- MAX. 55 cc Fig. 9-37.- Características del CI 7485. 431 CAPITULO 9 Codificador de prioridad de 8 a 3 líneas 1 - SN 74148 N 4710 13 dia 25811 - 74148 14 - 36912 15 diagrama de conexión símbolo lógico a lí i I I 4 1 A iA 1A 1A 1A 1A 1A 00 Of 01 OJ 04 os os or 0 os solidas do habitación lenaOle) TT 40 T 4> T 1 ái T DESCRIPCIÓN. El decodificador TTL proporciona decodificación con prioridad de las entradas para asegurar que únicamente queda codificada la línea de datos de orden más elevado. El dispositivo codifica ocho líneas de datos a tres líneas binarias (4-2-1) (octal). Se ha previsto la conexión en cascada (entrada de enable El y salida de enable EO) para permitir expansión octal sin necesidad de un circuito externo. Las entradas y salidas de datos están activas a un nivel lógico bajo. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MAX UNIDADES MIN TIP. Tensión de alimentaci ón V,< Volts 5.25 4.75 5 Corri e nte de sali da ni vel AliO I^ -800 A Corrie nte de sali da nivel BAJO IOL 16 mA Temperatura ambie nte de funcionamiento. T^ 0 70 C características eléctricas en el margen de temperatura de funcionamiento RECOMENDADO (a menos que se indique otra cosa) SÍMBOLO PARÁMETRO MIN. TIP. (2) MAX UNIDADES CONDICIONES DE PRUEBA (II Tensió n de entrada vm 2 VolU ni vel ALTO Tensió n de VIL Volts 0.8 entrada niv el BAJO Tensió n lim itadora vi Volts Vcc = MIN., Ii = -12 mA 1.5 de entrada Tensió n de salid a Vcc = MIN.. VIH - 2 V VOH 2.4 3.3 Volts nivel ALTO Vil = 0.8 V.. IoH^-800nA Tensión de sali d a Vcc VIH - 2 V VOL 0.2 0.4 Volts VIL =-MIN., nivel BAJO 0.8 V.. IoL = 16A Corrie nte de entrada h para tensió n de 1 mA VCC -MAX., Vi-5.5 V entrada mixima Entrada 0 üA 40 Corri e nte de entrada lm Cualqui er entrada VCc -MAX., Vj - 2.4 V ni vel ALTO MA 80 excepto 0 EntradiO 1.6 mA Corriente de entrada Cualqui er entrada 'iL Vcc-ttAX., Vj.o.4 V niv el BAJO - 3.2 mA excepto 0 Corrie nte de sal i da 'os en cortocir cuit o - 35 - 85 mA VCC - MAX. nota 3 Corri e nte de VCC = MAX., ., Condición 1 40 60 mA *CC 35 al i mentació n mA 55 Ver Nota a, Condició n 2 Nota: a) Ice (condición 1) está medida con la entrada 7 a masa, las otras entradas y salidas abiertas. Ice (condición 2) está medida con todas las entradas y salidas abiertas. 432 Fig. 9-38.- Características del CI 74148. SISTEMAS LÓGICOS COMBINACIONALES Multiplexor con 8 entradas 1 - SN 74151 AN 4 - MC 74151 P 7 - ZN 74151 E 10 13 - TL 74151 N diagramas lógicos 2 - F 74151 PC 5 - DM 74151 N 8 - N 74151 B 11 -.FLY 121 14 -SF.C 4151 E 3 - F 93151 PC 6912.- MIC 74151 N 15 - SW 74151 N diagramas conectados iS í SobsOSD Os OsOOS SOMOS símbolos lógicos j_ 00 Dí W Oí 04 05 O* 07 LÓGICA POSITIVA Y ^ S(ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7) W=Y DESCRIPCIÓN. El dispositivo es un multiplexor de 8 entradas con strobe BAJO activo, decodificación de selección interna y salidas complementarías. En el multiplexor los datos son encaminados de una entrada particular a la salida de acuerdo con el código binario aplicado a las entradas de selección (select inputs). La disipación típica de potencia es - 145 mW. PATILLAS D0aDI5 Entradas de datos 1 U.L. S Entrada (Enable) de Strobe 1 U.L. A, B, C. D Entradas de selección de datos 1 U.L. W 10 U.L. Salida de datos 10 U.L. Y Salida de datos Nota: IU. L. - 40pA ALTO/1.6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO M1NTIP MAX. UNIDADES T^nsió n de alimentació n ^qq 4.75 5.0 5.25 Volts 0 25 70 Margen de temperatura de funcionami ento C Cargabil i dad normaliz ada de Nivel BAJO 10 U.L. cadasa^dJ.N Nivel ALTO 20 U.L. CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (a menos que se indique otra cosa) SÍMBOLO PARÁMETRO MIN. TIP. (2) ., MAX. UNIDADES CONDICIONES DE PRUEBA (II VIH Tensión ALTA de entrada 2.0 Volt* Tensió n de umbral ALTA de entrada garantizada vil Tensión BAJA de entrada 0.8 Volt* Tensi ó n de umbral BAJO de entrada garantizada = ^DI., Ioh = -800 (iA, Voh Tensi ó n ALTA de salida 2.4 Volt* VCC VDi B 20 V, VIL = 0.8 V VOL Tensió n BAJA de sali da VCC = MTN., IOL = 16 mA 0.4 Volts Vm = 2.0 V, VIL = 0.8 V 40 *tA VcC = MAX., VIN = 2.4 V VIH Comente ALTA de entrada 1.0 mA VCC = MAX., Vm =5.5 V Corri e nte BAJA de entrada 'IL - 1.6 mA VCC = MAX., V,N = 0.4 V 'os Corriente de salida en cortocircuito (3) - 18 - 55 mA VCC = MA^ • VOUT ^V Cada entrada ICC Corriente de alim entació n 29 48 mA VcC = MAX., Vin = 4.5 V Cada entrada Fig. 9-39.- Características del CI 74151. 433 CAPITULO 9 Decodificadores duales de 2 a 4 líneas/demultiplexores 1 - SN 74155 N 4 - MC 74155 P 7 - ZN 74155 E 10 13 - TL 74155 N diagrama lógico 25 - DM 74155 N 8 - N 74155 B 11 - FLY 151 14 - SF.C 4155 E 36912 - MIC 74155 N 15 - SW 74155 N diagrama lógico y de conexión símbolo lógico DESCRIPCIÓN. Estos circuitos monolíticos de lógica transistor-transistor (TTL) forman demultiplexores dual de 1 línea a 4 líneas con strobes individuales y entradas comunes de direcciones binarías en un solo paquete de 16 pines. Cuando ambas secciones están habilitadas por los strobes, las entradas de dirección binaría común seleccionan secuencialmente y dirigen la información de entrada correspondiente a la salida apropiada de cada sección. Los strobes individuales permiten activar o inhibir cada una de las secciones de 4 bits como se desee. Los datos aplicados a la entrada ID quedan invenidos en sus salidas y los aplicados a 2D no quedan invenidos en la salida. El inversor que sigue la entrada de datos ID permite el uso como decodificador de 3 a 8 líneas o demultiplexor de I a 8 líneas sin puerta externa. Estos circuitos llevan diodos limitadores de entrada para reducir al mínimo los efectos de línea de transmisión y simplificar el diseño del sistema. CONDICIONES RECOMENDADAS DE FUNCIONAMIENTO SÍMBOLO PARÁMETRO MIN. TIP. MAX. UNIDADES Tensión de aumentación vcc 4.75 5 5.25 Volts IOH Corrie nte de salida nivel ALTO -800 MA IOL Corriente de salida nivel BAJO 16 mA TA Temperaurs imbie nle de tuncionimíento 0 70 C CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA RECOMENDADO (a menos que se indique otra cosa) SÍMBOLO PARÁMETRO MIN. TIP. (2) MAX. UNIDADES CONDICIONES DE PRUEBA (U Tensión de entrada niv el ALTO Vm 2 Volts Tensión de entrada nivel BAJO vil 0.8 Volts Tensión limitadora de entrada vi - 1.5 Volts vcc = MIN., H = 12 mA = MtN.. VIH = 2 V Voh Tensión da salida niv el ALTO 2.4 3.4 Volts vcc vil = 0.8 V, -800 iíA Vm = 2 V vcc Tensión de salida nhni BAJO v0L 0.2 0.4 Volts VIL = MIN., k)L Corriente de entrada para tensió n de m ii entrada máxim a 1 mA vcc = MAX. , v¡ 5.5 V HH Corriente de entrada nivel ALTO 40 r>A vcc - MAX., Vi- 2.4 V IlL Corriente de entrada niv el BAJO - 1.6 mA vcc ^ MAX., Vl 0.4 V tos Corriente de salida en cortocir cuit o (3) - 18 - 57 mA vCc = MAX. ice Cómeme de aumentación 25 40 mA vcc = MAX., Ver nota a Nota a: Icc está medida con las salidas abiertas, entradas A, B, ID a 4,5 V y entradas 2D, 1G y 2G a masa. 434 Fig. 9^0.- Características del CI 74155. SISTEMAS LÓGICOS COMBINACIONALES Cuádruple selector de datos de 2 entradas/multiplexor i4710 13 diagrama lógico 258 - N 74158 B 11 14 - 36912 15 diagrama de conexión emraóts símbolo lógico tiradas DESCRIPCIÓN. El dispositivo es una imple mentación lógica de un conmutador de cuatro polos y dos posiciones, siendo actuado el conmutador por los niveles lógicos suministrados a una entrada de selección. Están previstas salidas tanto de afirmación como negación. La entrada de habilitación (enable) (E) es b^jo activo. Cuando no se halla activada, la salida de negación es alta y la de afirmación baja, independientemente del resto de las entradas. El dispositivo tiene la facilidad, en un solo empaquetado, de seleccionar cuatro bit de la información o de control procedentes de dos fuentes. Mediante la adecuada manipulación de las entradas, puede generar cuatro funciones de dos variables con una variable común. Por tanto pueden sustituirse cualquier número de elementos tópicos aleatorios utilizados para generar tablas de verdad no usuales. Todas las salidas están altas cuando están inhabilitadas (enable alto). Tanto las entradas como las salidas tienen bufferes. El dispositivo es una versión invertida del 74157. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MIN. T1P MAX. UNIDADES PARÁMETRO Volte 4.75 5 5.25 Tgntiófi de alimentació n V Cargabidad de uNdi normili n di Nivel ló gico ALTO U.L. 20 de cedí uldi. N Nivel lógico BAJO 10 U.L. Temperatura ambiente de 70 0 25 C funcionamie nto. Ta características eléctricas en el margen de temperatura recomendada (a menos que se indique otra cosa) MAX. UNIDADES CONDICIONES DE PRUEBA i II TIP. (2) PARÁMETRO MIN. SÍMBOLO Taooid n da ontrida nwR ALTO Volts 2 vm Toatid n da aatrada nival BAJO 0.8 Volts vil Tanaidn Nmüadori da ontrada Volta Vcc =MAX., 1, = -12 mA - 1.5 Vi = MIN., VW^2V TaaiMd da latida atoa ALTO Volts VCC 2.4 Voh Vjl = ^s v, Ioh^-soo^a VCC =MIN., Vm = 2V lanaidn da mi d a nival RAJO Volts vol 0.4 Vil = 0-8 V- k)L = 16 mA Cardadla da antrada pora tanstóa Vcc =MAX., Vi = 5.5 V mA •i 1 da aalrida laAxima Cómeme de entride nivel ALTO VCC=MAX., Vt = 2.4 V 40 ^A im Comente de entredi nivel BAJO Vcc • MAX., V^ = 0.4 V IlL - 1.6 mA Comente de uhda en cortoci r cuito (3) mA VCC = MAX. ios - 18 - 55 Corriente de alimentaci ó n Vcc = MAX30 48 mA ice Fig. 9-41.- Características del CI 74158. 435 CAPITULO 9 Generador/comprobador de paridad de 8 bits 1 - SN 74180 N 4 - MC 74180 P 7 - ZN 74180 E 10 - FJH 281 13 - TL 74180 N diagrama lógico 2 - F 74180 PC 5 - DM 74180 N 8 - N 74180 A 11 - FLH 421 14 - SF.C 4180 E 3 - F 93180 PC 69 - T 74180 Bl 12 - MIC 74180 N 15 - SW 74180 N diagrama de conexión animas A Mol J3_FL FIFI FIFÍ ñ '[ 1| \ 1 1 1I 1 1 J unirbrLinin^ ^j tntrmli^ntnda salid, salid* to P" *""' 'f* "^" •ímbolo lógico DESCRIPCIÓN - Se trata de un comprobador/generador de paridad de 8 bits, monolítico, que tiene entradas de control y salidas impar/par para ampliar la operación en aplicaciones de paridad impar o par. Poniendo en cascada estos circuitos puede conseguirse una ampliación ilimitada en la longitud de palabra. La aplicación típica podría ser la de generar y comprobar la pandad en los datos transmitidos de un registro a otro. La disipación típica de potencia es 170 mW, CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP MAX UNIDADES Tensió n di aumentació n V[c (Ver nota 10) 4.75 5.0 5 25 Volts Mirgen de temperatura a mbie nte de funci o namiento 0 25 70 C Nivel BAJO 10 Cargabi i idad normali zada de cada sahda. N U.I.. I Nivel ALTO 20 características eléctricas en el margen de temperatura de funcionamiento (a menos que se indique otra cosa) SÍMBOLO PARÁMETRO TIP. (2) MAX. MIS. CONDICIONES DE PRUEBA (1) UNIDADES VIH Tensió n ALTA de entrada 2.0 Volts Tensión ALTA de entrada garantizada VIL Tensió n BAJA de entrada O.rt Volts Tensió n BAJA de entrada garantizada Vcc= MIN.. l()1| - 400 uA. Tensi ó n ALTA de salida VOH 2.4 Volts Vm= 2.0V. Vf| - 0.8 V \'cc^ MIN. lf)I -- Ui mA. VOI. Tensión BAJA de sali da 0.4 Volts Corría nle ALTA de errtiada cada entrada de en 40 fiA 'iH VCC~ MAX., V,N = 2.4 V datos 1.0 VCC=MAX.. V|N 5.5 V Corri e nte ALTA de entrada 80 (iA Vcc-- MAX.. V,N - 2.4 V 1|H en entrada par o impar 1.0 MAX., V[N ^ 5.5 V Vcc= Corrie nte BAJA de entrada 'IL en cada entrada de - 1.6 \cc- MAX., V,N ^ 0.4 V Corrie nte BAJA de entrada 'iL - 3.2 en entrada par 0 impar mA Vcc^ MAX. . V|j; -- 0.4 V Comenta de salida en 'O^ - 18 - 55 VCC- MAX. cortoci r cuit o (3) ice Corri e nte de aumentación 34 49 mA Vcc^ MAX. 436 Fig. 9-42.- Características del CI 74180. SISTEMAS LÓGICOS COM BINACIONALES Convertidor bcd a binario de 6 bits 1 - SN 74184 N 47 - ZN 74184 E 10 13 diagrama logic^ ilió 25 - DM 74184 N 11 - FLH 561 14 -^SF.C 4184 E 36912 15 diagrama de conexión babmacló ri r " "^"* salida AAAAAAAA. Bufíaras da dirección y f i t i^ 7 _LL Decodiilcaóor de dirección i de 32 11 •• Id "UTUTUrUTIiTUT símbolo lógico 1' í ' í I Bufferea de talida Y3 Y* tt Y6 DESCRIPCIÓN. Este convertidor monolítico deriva de las memorias normales de solo lecturas MSI de 256 bits 7488 o equivalente. (Ver parte I). Las conexiones de emisor están hechas para proporcionar una lectura directa de los códigos convertidos en las salidas Y8 a Yl tal como se indica en las tablas de función. Este convertidor demuestra la versatilidad de una memoria de solo lectura, ya que un número ilimitado de tablas de referencia y conversión pueden constituirse en un sistema, utilizando memorias de solo lectura eco nómicas y habituales. El convertidor da por supuesto que los bits menos significativos (LSB| de los códigos binarios y BCD son lógicamente iguales, y en cada caso el LSB hace un bypass al convertidor, como se ilustra en las aplicaciones típicas. Esto quiere decir que en cada caso se produce un covertidor de 6 bits. El dispositivo puede ponerse en cascada hasta n bits. El convertidor dispone de cancelación (overriding) de entrada de habilitación la cual, cuándo está alta, inhibe la función, haciendo que todas las salidas se pongan altas. Por esta razón, y para minimizar el consumo de potencia, todas las condiciones da lo mismo del convertidor están programadas altas. Las salidas son de tipo colector abierto. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP MAX UNIDADES Tensión de aumentaci ó n V,r 4. 75 5 5.25 Comente de salid a nivel BAJO, |OI 12 mA Temperatu ra ambiente de funci onamiento, T, 0 70 C CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA RECOMENDADA DE FUNCIONAMIENTO (a menos que se indique otra cosa) SÍMBOLO PARÁMETRO MtN. TIP (21 MAX. UNIDADES CONDICIONES DE PRUEBA (11 Vih Tens^n de entrada niv el ALTO 2 Volts Tensió n de entrada niv el BAJO vil 0.8 Volts tensón lim i t adora de entrada v. - 1.5 Volts Vcc = MIN., I] = ^12 mA Vcc ^MIN., V|H ^ 2 V •oh Corri e nte de sal i da ni vel ALTO 100 ^A Vil = -s v- voh - ^.s v Vcc = MIN., V,H " 2 V VOL Tensón de salida nivel BAJO 0.4 Volts Vjl =-8 V, Iol -~ 12 mA Comente de entrada para tensón ', 1 mA VCC = MAX., Vr --5.5V de entrada máxim a 'IH Corrie nte de entrada ni vel ALTO 40 pA V'cc " MAX. . V, = 2.4 V 'iL Corrie nte de entrada ni vel BAJO - 1 mA VCC ^ MAX.. V[ = 0.4 V Corri e nte de aumentaci ó n, todas las salidas 'CCH 50 mA Vcc = MAX. ALTAS 'CCL Comente da al i mentaci ón, todas las 02 ! )!> mA VCC ^ MAX. sali das programadas BAJO Fig. 9-43.- Características del CI 74184. 437 •i CAPITULO 9\ ) Como complemento a los citados CI de tecnología TTL, se indican a | continuación la nomenclatura de los equivalentes en este grupo, fabrica- ^ dos con tecnología TTL Schottky de bajo consumo de Raytheon.1 LS 42Decodificador de 4 a 10 líneas LS 43Decodificador de 4 a 10 líneas (Exceso a 3, decimal) LS 44Decodificador de 4 a 10 líneas (1 a 10) LS 85Comparador de magnitud de 4 bit LS 138Decodificador-demultiplexor 3 a 8 LS 139Doble decodificador-demultiplexor 2 a 4 LS 151Multiplexor de 8 entradas LS 152Multiplexor de 8 entradas LS 153Selector de datos-multiplexor dual de 4 entradas LS 155Doble decodificador-demultiplexor de 2 a 4 líneas LS 156Doble decodificador-demultiplexor de 2 a 4 líneas LS 157Cuádruple multiplexor de 2 entradas\ LS 158Cuádruple multiplexor de 2 entradas LS 298Cuádruple multiplexor de 2 entradas con memoria\ 438 SISTEMAS LÓGICOS COMBINACIONALES EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta 1)Un decodifícador de 3 entradas puede tener: a)3 salidas b)9 salidas c)8 salidas 2)Un" decodificador BCD a 7 segmentos precisa: a)4 salidas b)7 salidas c)5 salidas 3)Un elemento que transforma datos en paralelo a datos en serie es un: a)Multiplexor b)Demultiplexor c)Codificador 4)El bit de paridad se utiliza: a)Para detectar errores en la transmisión de datos. b)Para que los datos tengan la misma longitud c)Para hacer par el número de bit. 5)En una palabra de 8 bit que todos valgan 1, el bit de paridad impar que se añade valdrá: a) 0 b)l c) No hay que añadirlo. 439 EXPERIMENTACIÓN PRACTICA CIRCUITOS COMBINACIONALES DIVERSOS PRIMERA PRACTICA: CODIFICADORES Y DECODIFICADORES (CIRCUITOS DE MANIPULACIÓN DE DATOS) "Conceptos teóricos": Un decodificador es un elemento que trans forma y obtiene una salida diferente, por cada combinación de estados de entrada. 'Un ejemplo, lo constituye un decodificador de BCD a deci mal. Para cada combinación de 4 entradas se activa una de las 10 líneas de salida. Un codificador realiza la operación contraria al decodificador. Recibe entradas no codificadas y las transforma, obteniéndose salidas codifica das en un código determinado. En esta práctica se examinan los codificadores y decodificadores, y se introduce el concepto de "conversor de código". DECODIFICADOR DE 2 LINEAS A 4 LINEAS a) Prepare un CI 7404, séxtuple inversor y un 7408, cuádruple puerta AND. b)Construya el circuito de la figura 9-44. 7408 V 440 g 9-44.- Montaje práctico del decodificador. SISTEMAS LÓGICOS COMBINACIONALES c) Completar la tabla de la figura 9-45, colocando los interruptores SW1 y SW2 de la forma que se indica en ella. Tabla de salida Salidas Entradas BSW2 A=SW1 0 0 0 1 1 0 1 1 L1=0 L3=2 L2=1 L4=3 Fig. 9-45.- Tabla de salida de un decodificador 2 a 4 líneas. Nota: Cada estado de las entradas proporciona una sola salida. DECODIFICADOR BCD A DECIMAL a) Prepare un CI 7442, decodificador BCD a decimal. b)Construya el circuito de la figura 9-46. Conecte la tensión de ali mentación: Vcc a la pata 16 y tierra a la pata 8. SW4 SW3 1- A SW6 SW5 B kkk 14 |13 12 D 9 C 8 7 5 6 7442 0 1 2 3 4 Fig. 9-46.- Decodiflcación BCD a decimal. 441 CAPITULO 9 c) Complétese la tabla de la figura 9-47. Entradas Salidas SW6 c= SW5 B= SW4 o 0 0 o 0 0 0 i 0 0 1 0 o 0 1 i 0 1 0 o 0 1 o 1 0 1 1 0 ü 1 1 1 1 0 0 0 1 0 0 1 A= 0= 1= 2^ 3~ 4= 5= 7= 6= 8= SW3 PIN 1 PIN 2 PIN 3 PIN 4 PIN 5 PIN 6 PIN 7 PIN 9 PIN 10 9= PIN 11 Fig. 9-47.- Tabla de salida del decodifícador BCD a decimal. Observación: Los estados de salida se representan con un nivel bajo. En la práctica este decodificador se emplea para activar un circuito ex terno que requiere una sola entrada para cada salida, como puede ser un presentador o display. CODIFICADOR DE 4 LINEAS A 2 LINEAS a)Prepare el CI 7432, cuádruple puerta OR de 2 entradas. b)Construya el circuito de la figura 9-48. SW3 ^ SWA SW5 SWS - 442 1 ^v. 1 ^ r-LJ 2 3 A —\—N B Fig. 9-48.- Codificador de 4 a 2 líneas. Montaje práctico. SISTEMAS LÓGICOS COMBINACIONALES c) Rellénese la tabla de salida de la figura 9-49. Salida Entradas SW6 = 3 SW5 = 2 SW4=1 SW3=0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 L2 = B L1 = A Fig. 9-49.^ Tabla de salida de un decodificador de 4 a 2 líneas. Observación: Cada entrada se codifica en 2 líneas. En la práctica el codificador recibe una entrada única de datos. DECODIFICADOR DE 2 A 4 LINEAS Y CODIFICADOR DE 4 A 2 LINEAS a) Prepare un presentador numérico para visualización. Nota: El presentador numérico contiene internamente un decodifi cador de BCD a decimal. b)Construir el circuito de la figura 9-50. c) Rellenar la tabla de salida del decodificador de 2 a 4 líneas, antes confeccionada, y comprobar si se cumple con este nuevo montaje. Con el montaje de la figura 9-50, la entrada codificada en el display es decodificada en las salidas L^ á L4 y luego vuelta a codificar en el otro.display. 443 CAPITULO 9 Decodificador Entrada B Codificador Entrada A tierra Fig. 9-50.- Montaje del decodificador-codifícador. CONVERSOR DE CÓDIGO BINARIO A BCD Un conversor de código es un elemento que transforma los datos re cibidos de un código a otro. a) Prepare los siguientes CI: 7402, Cuádruple ÑOR 7404, Séxtuple inversor 7408, Cuádruple AND 444 7410, Triple NAND 7486, Cuádruple O-Exclusiva Un presentador numérico. SISTEMAS LÓGICOS COMBINACIONALES figura 9-28. A la entrada A del display decenas A la entrada D del display unidades la entrada C del display unidades A la entrada B del display unidades A la entrada A del display unidades SW4- Entrada A t I r-r Ent " A tierra A tierra Decenas D ir n Fig. 9-51.- Montaje de un conversoí de código binario a BCD. En Entrada C , Entrada D 445 CAPITULO 9 c) Complete la tabla de salida que se muestra en la figura 9-52. D=SW1' Entradas C=SW2 BSW3 0 A=SW4 0 0 0 ü 0 1 0 0 1 0 DECENAS Salidas ' UNIDADES 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 i 0 0 1 i i 0 1 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 lig. 9-52. Tabla de salida del conversor de código binario a BCD. Sumario Un decodificador detecta la presencia de un estado codificado y genera una sola salida para cada estado. Un codificador realiza la fun ción opuesta al decodificador. Recibe una entrada sin codificar y pro porciona una salida codificada para que sea procesada por otro circuito lógico. Un conversor de código transforma datos de un código a otro. SEGUNDA PRACTICA: MULTIPLEXORES Y DEMULTIPLEXORES GENERADORES Y DETECTORES DE PARIDAD "Conceptos teóricos": Un multiplexor es un elemento que canaliza diversas líneas de entradas de datos en una sola línea de salida. 446 SISTEMAS LÓGICOS COM BINACIONALES El multiplexado actúa como reductor de las líneas de entrada a las de salida. Un demultiplexor recibe datos en una sola línea y los distribuye por vías de salida. En esta práctica se examinan los multiplexores y demultiplexores, así como los generadores-detectores de paridad. MULTIPLEXOR a)Preparen los siguientes CI: 7404, Séxtuple inversor 7408, Cuádruple puerta AND 7432, Cuádruple puerta OR 7476, Doble FF, JK Dos displays numéricos b)Monten el circuito de la figura 9-53. Entrda A de! disla Fig. 9-53.- Montaje de un multiplexor. c) Inicialicen la entrada de reloj (SW6 = alto) y el preset del contador en anillo (SW5 = bajo). Sólo para el reset. 447 CAPITULO 9 d) Coloquen los interruptores como se indica en la tabla de salida de la figura 9-54, teniendo en cuenta las siguientes asignaciones. Entradas Salida Display 0=SW1 C=SW2 B=SW3 A=SW4 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 L4 = Alto L3 = Alto L2 = Alto L, = Alto Fig. 9-54.- Tabla de salida del multiplexor. L4 : Línea de datos A; L3: B; L2 : C y Lj : D. El contador en anillo, de la figura 9-53, introduce un impulso a las entradas inferiores de las puertas AND, secuencialmente, el cual queda visualizado por el LED correspondiente "de L! a L4 .Dichas puertas AND dejarán pasar el impulso cuando su otra entrada esté activada, al estar cerrado el interruptor correspondiente del SW1, a SW4. Cada vez que se abra una puerta AND, el multiplexor proporciona en su salida un nivel 1, que queda visualizado en el display de salida. Dicho display indicará normalmente un 0, excepto cuando el multiplexor saque nivel 1, que al actuar sobre una entrada A (B, C y D están a tierra) visualizará un 1. DEMULTEPLEXOR a) Preparen los siguientes CI: 7404, Séxtuple inversor 7408, Cuádruple AND 7474 (2), Doble FF, D Un display numérico 448 SISTEMAS LÓGICOS COMBINACIONALES b) Construyan el circuito de la figura 9-55. Al contado anillo. Sali Al contado anillo. Salid Al contador anillo. Salid Al contador anillo. Salid Al contador .anillo. Salid Fig. 9-55.- Montaje del demultiplexor. c) Inicialicen la entrada de reloj y el preset del contador en anillo. U U u línea de datos A línea de datos B línea de datos C línea de datos D La activación de la secuencia de datos se logra poniendo SW6 t d) Metan el número 7. Pongan SW1 alto, pasen SW6 t tres veces. 449 CAPITULO 9 Pasar SW1 a bajo. Pasen SW6 t una vez. El dato introducido será 0111 e) Repitan los pasos C y D para otros números. Observación: El decodificador de la primera práctica de este capítulo es semejante al demultiplexor. En general se utiliza el mismo CI para realizar ambas funciones. Los datos que van entrando en serie a través de la acción del inte rruptor SW1 se van depositando en aquella de las 4 básculas D, que al mismo tiempo reciba el impulso desde el contador en anillo. GENERADOR DE PARIDAD La paridad consiste en la adición de un bit extra a un dato o grupo de bit para producir un número par o impar de bit de nivel (1) en el grupo, dependiendo del tipo de paridad escogida (par o impar). Se usa el bit de paridad para la detección de errores, teniendo en cuenta que la probabi lidad de que ocurran errores en la transmisión es pequeña. Una vez que se ha generado la paridad, se precisa un detector de error que reciba el dato junto con el bit de paridad y compruebe si la transmi sión ha sido correcta, contando el número de bit. Añadiendo un bit a cada palabra, un computador puede probar cada palabra y determinar si es o no correcta. GENERADOR DE PARIDAD PAR Cuando se emplea "paridad par" el bit de parida,d que se añade debe ser alto (1), cuando el número de bits 1 del dato es impar. El bit de pa ridad será bajo (0) si el número de bit 1 del dato es par. De esta forma el número de bit 1 presentes siempre será par. a) Preparen el CI 7486, cuádruple OR - Exclusiva, b)Construyan el circuito de la figura 9-56. - L1 L2 A SW1 SW2 -^- DL> Fig. 9-56.- Montaje de un generador de paridad par. 450 L3 SISTEMAS LÓGICOS COMBINACIONALES c) Compongan y rellenen la tabla de salida del generador de paridad según la figura 9-57. Entradas Salidas BSW2 A=SW1 0 0 0 1 1 0 1 1 Dato A = L, Dato B = L2 Paridad = L3 Fig. 9-57.- Tabla de salida del generador de paridad par. Observación: Cuando hay un número par de bit 1 o niveles altos, el bit de paridad vale 0. Cuando ese número es impar, el bit de paridad vale 1. DETECTOR DE PARIDAD PAR a) Construyan el circuito de la figura 9-58. SW5 SWA L4 SW3 Fig. 9-58.- Montaje de un detector de paridad par. b) Completen la tabla de salida del detector mostrada en la figura 9-59. 451 CAPITULO 9 Salida Entradas Dato B = SW5 Dato A = SW4 Paridad = SW3 Error-paridad = L4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Fig. 9-59.- Tabla de salida del detector de paridad par. GENERADOR Y DETECTOR DE PARIDAD PAR a) Preparen los siguientes Cl: 7476: Doble FF, JK. 7408: Cuádruple AND. b)Construyan el circuito de la figura 9-60. d. 452 SISTEMAS LÓGICOS COMBINACIONALES c)Coloquen SW1 alto. No hay error de paridad. d)Coloquen SW.l bajo. Hay error de paridad cuando está alta la entrada de datos A. En la práctica, tanto el generador como el detector de paridad se implementan en el mismo circuito. Ver la figura 9-61. Entrada datos Impa Par Entradas Fig. 9-61.- Circuito que contiene a la vez el generador y el detector de paridad. Sumario Un multiplexor transforma varias líneas de entrada en un número menor de líneas de salida. Un demultiplexor recibe datos en una sola lí nea y los distribuye por varias, según las reglas que lo controlan. Un ge nerador de paridad añade un bit extra al grupo de bit para producir la paridad par o impar del número de bit 1 del grupo. Un detector de paridad comprueba si el número de bit 1 es par o impar. Si hay un error en la paridad se genera un bit de error de paridad. CUESTIONES PRACTICAS DE AUTO-TEST Referidas a la primera práctica: Codificadores y decodificadores. 1) Un display numérico contiene: a)Un codificador BCD a decimal. b)Un decodificador BCD a decimal. c)Un codificador decimal a BCD d)Un decodificador decimal a BCD 453 CAPITULO 9 2)Si la salida binaria de 4 bit está conectada a las entradas de un display. a)No funciona correctamente. b)Lee todos los estados de la entrada binaria. c)Lee correctamente los estados de las entradas binarias 1111 a 0110. d)Requiere un conversor de código de binario a BCD. 3)El 7442 decodificador BCD a decimal para cada estado de las entradas propor ciona una salida única: a)Alta b)Baja 4)Un conversor de código activa una línea de salida para cada estado detectado: a)Verdadero b)Falso Referidas a la segunda práctica: Multiplexores y demultiplexores. 1)Un demultiplexor: a)Transforma líneas múltiples de entrada, en un número menor de líneas de salida. b)Toma datos de una sola fuente y los distribuye por varias líneas. c)Ambas a y b. d)Convierte datos de binario a BCD. 2)Si se selecciona paridad impar, en un generador de paridad de 2 bit, y si el dato es A = 0 y B = 1. El bit de paridad será: a) 1 b)0 c) Imposible de determinar 3)Un detector de paridad par de 2 bit, dará error de paridad si el dato A = 0 y B = 0, siendo el bit de paridad 1. a)Verdadero b)Falso 4)El empleo del bit de paridad responde a dos conceptos: a)La posibilidad que sucedan errores es pequeña. b)La posibilidad de que 2 ó más bit tengan siempre error. c)Ciertos bit de error no producen ningún efecto. d)La mayoría de los errores serán de sólo 1 bit. 454 Capítulo 1 U Elementos aritme'ticos digitales INTRODUCCIÓN Un elemento aritmético es cualquier circuito que puede sumar, restar, multiplicar, dividir o realizar alguna otra función aritmética con núme ros binarios. Los elementos aritméticos se encuentran en el ámbito de la tecnología de los ordenadores y las calculadoras electrónicas. Los orde nadores y las calculadoras electrónicas no son los únicos sistemas elec- Foto 10-1.- Típica aplicación de los elementos aritméticos. 455 CAPITULO 10 irónicos digitales en los que se realizan operaciones aritméticas, pero es en estas áreas donde se han desarrollado los elementos aritméticos hasta su actual grado de versatilidad, rapidez y sofisticación. El tema de la aritmética binaria es muy vasto, habiéndole dedicado ya un capítulo, por lo que en el presente únicamente se describen los conceptos básicos de la suma, resta, multiplicación y división binaria, además de ofrecer ejemplos de circuitos que realizan estas funciones. EL SUMADOR TOTAL Y LOS ALGORITMOS Con toda la complejidad de los circuitos que componen la arquitec tura de un ordenador, resulta confortante considerar que la base de todas las operaciones que realiza la constituye un simple circuito que consta solamente de algunas puertas: "El sumador total". Este dispo sitivo suma dos bits lógicos (y un acarreo), pero resulta que el sumador total puede emplearse para restar, multiplicar, dividir, extraer raíces cuadradas y realizar muchas más funciones matemáticas. La clave para la ejecución de todas estas funciones consiste en conseguir una deter minada secuencia de pasos. Estos pasos son conocidos por el nombre de "algoritmos" y se incluyen en los programas de ordenadores, o se cons truyen directamente en los circuitos de control que operan sobre los circuitos sumadores. Por lo tanto, después de estudiar los circuitos sumadores básicos se desplazará la atención de la descripción del hardware (es decir, los circuitos), a desarrollar y describir diversos algoritmos asociados con los elementos aritméticos. A causa de la existencia de estos algoritmos, tiene que haber circuitos auxiliares que manipulen y muevan los datos a su alrededor,'con el fin de que pueda utilizarse el sumador completo o total para realizar una determinada operación aritmética. En realidad, existe una alternativa en el diseño de ordenadores: la posibilidad de diseñar un circuito más complejo alrededor del sumador total y permitir que el hardware realice una operación, o confeccionar un programa más extenso y realizar dicha operación con software. Por ejemplo, puede diseñarse un circuito multiplicador independiente, para multiplicar dos números, o la misma operación puede ser realizada a base del circuito de suma repitiéndose una y otra vez gobernado por instrucciones de programa. El hardware es más rápido pero el software requiere equipo menos costoso (y una vez que se ha confeccionado el programa su coste se amortiza rápidamente, al poderse utilizar en todas las ocasiones que se desee). Por consiguiente, los grandes ordenadores son versátiles, rá pidos y caros, mientras que los pequeños precisan más tiempo para confeccionar los programas. 456 ELEMENTOS ARITMÉTICOS DIGITALES También conviene resaltar que la mayoría de los ordenadores utilizan el código binario normal 8421 para representar números que van a ser almacenados o manipulados. Sin embargo, si se siguen los algoritmos adecuados es posible realizar operaciones aritméticas con el mismo su mador total básico en otros códigos binarios. Por ejemplo, las calcula doras emplean comúnmente el código BCD, porque todas las entradas se efectúan desde un teclado decimal; los resultados se representan en pantalla en forma decimal y es más fácil convertir el BCD en decimal (y el decimal en BCD), que el binario en decimal. En algunos casos es pecíficos puede ser ventajoso el empleo del código de Exceso a 3. CIRCUITOS ARITMÉTICOS EN FORMA DE CIRCUITO INTEGRADO En general, cada uno de los circuitos aritméticos básicos está dispo nible en una pastilla de CI. El sumador total fundamental, por ejemplo, puede obtenerse típicamente en forma de 4 sumadores completos independientes, o como un sumador de 4 bit capaz de sumar dos palabras binarias de 4 bit. Los sumadores completos se combinan con otros circui tos de elementos lógicos dando lugar a sumadores-restadores, multiplica dores y ALU, o unidades lógicas aritméticas de uso múltiple. Estas uni dades lógicas aritméticas (ALU) tienen la posibilidad de realizar diversas operaciones lógicas y aritméticas. Cada cápsula de CI de estos elementos contiene un equivalente a 75 ó 100 puertas lógicas discretas. El no va más en la integración de funciones múltiples en una sola pastilla es el microprocesador. Estas pastillas LSI contienen toda la lógica clásica qjue existe en el procesador central completo de un or denador-sencillo. El CI de un microprocesador se vende juntamente con otros CI que realizan las funciones de control, de entradas y salidas y funciones de memoria. El conjunto de estas pastillas constituye un microordenador. SUMA BINARIA Para realizar la suma de dos números en forma binaria se utilizan las siguientes reglas o algoritmos: 0 1 o 1 -f -t-1-(- 0 0 1 1 = = = = 0 1 1 0 y me llevo 1 (acarreo, arrastre o carry) ^ 457 CAPITULO 10 Estos algoritmos se aplican a cualquier suma binaria de números po sitivos. Por ejemplo: 11-*- 0110(6)0011(3)- Arrastre - Primer sumando — • Segundo sumando 1001(9)-*—Suma. -*. 111 ! (3) (10) 011 111 1010 SEMISUMADOR En la figura 10-1 se representa un circuito lógico que puede em plearse para realizar la suma binaria de acuerdo con los algoritmos de la pregunta anterior. El mismo circuito básico puede construirse tam bién utilizando una sola puerta XOR (0-Exclusiva) y ambos actuarán siguiendo la misma tabla de verdad. Este circuito es la base de cualquier sumador aritmético. Desgraciadamente, no genera una señal de acarreo según el último algoritmo de suma indicado anteriormente. B L.I Fig. 10-1.— Circuito elemental para realizar la suma binaria. Para generar el acarreo o arrastre, el circuito se amplía con una puer ta AND, que detecta cuándo los dos sumandos A y B tienen nivel lógico 1 simultáneamente. Este circuito, con la ampliación indicada, se mues tra en la figura 10-2 y se denomina "semisumador". Suma Carry Fig. 10-2.- Semisumador. 458 ELEMENTOS ARITMÉTICOS DIGITALES SUMADOR COMPLETO O TOTAL El semisumador debe modificarse más para que resulte útil en la ma yoría de las aplicaciones, puesto que si bien es adecuado para la suma de dos bit binarios, en general los números constan de más de 1 bit. Se precisa un circuito sumador independiente para sumar cada par de bit y poderse realizar la suma en paralelo. Sin embargo, cuando se suma en paralelo, la posición de cada bit afecta a la suma del bit de la izquierda: 1111 1001 1011 C (Acarreo) A (Primer sumando) B (Segundo sumando) 10100 En el ejemplo precedente, cada sumador de 2 bit ha de ser modifica do para trabajar con 3 entradas: A, B y el arrastre C. Este circuito se denomina "sumador completo" y se representa en la figura 10-3. Semisumador Fig. 10-3.- Sumador completo o sumador total. Si bien el sumador completo puede construirse de muchas formas di ferentes, siempre realiza la misma función: suma 2 bit y el arrastre pre vio y genera el resultado de la suma y el acarreo si se ha producido. Este circuito se emplea en calculadoras, ordenadores y muchos otros circui tos aritméticos, no solamente para hacer sumas, sino también multipli cación, división y resta. Todas estas operaciones se pueden realizar con el sumador completo, empleando algoritmos especiales para cada caso. SUMADOR PARALELO El sumador paralelo consta de varios pasos de circuitos de sumador completo que están conectados entre sí, de forma que como se muestra 459 CAPITULO 10 en la figura 10-4, la salida de acarreo de un paso es la entrada de aca rreo del paso siguiente. Por lo tanto, un sumador paralelo de 4 pasos realizará la propagación de todos los acarreos y puede utilizarse para sumar dos números cualesquiera de cuatro bit. Hay que comprender algunas características del sumador paralelo. En primer lugar, aunque se denomina paralelo, el sumador trabaja en se cuencia. Así, si queremos sumar los números: 111 0111 1001 10000 C(Acarreo) A(Primer sumando) B(Segundo sumando) S(Suma) Se genera un acarreo en cada paso de la suma. El primer sumador Uj de la figura 10-4 debe completar la suma de Ai y B^, con el fin de generar la entrada de acarreo Cj ál segundo paso U2 . Por lo tanto, U2 no puede realizar correctamente su parte de la secuencia hasta que 1^ haya completado la suma y genere el acarreo Cj. igualmente, U3 tiene que esperar a que el paso U2 genere el acarreo C2, y así sucesivamente. J_ Sumador rC0U7completo ^ Cr Salida de carry Ji Sumador completo,, rc JI Sumador completot I t Sumador completo. TL Entrada de carry externo Suma 4Suma 3Suma 2Suma 1 Fig. 104.- Sumador paralelo de 4 bit. Los acarreos pasan en secuencia a través de todos los pasos del su mador paralelo y la última salida de la suma no es correcta hasta que se genere el último acarreo. Esta propagación de acarreo es similar a la propagación que se producía a través de las etapas de un contador de arrastre en serie (contador en anillo). Por lo que el sumador de la figura 10-4, se denomina sumador paralelo con arrastre en serie. Obsérvese que cada uno de los pasos del sumador paralelo realiza una suma tan pronto como están presentes las entradas A y B, pero las sali das de los pasos no son correctas hasta tanto no se procesen todos los acarreos. Por consiguiente, se genera una salida de suma provisional incorrecta, lo cual, en general, no lo permitirán los otros circuitos del 460 ELEMENTOS ARITMÉTICOS DIGITALES sistema. Por esta razón, los sumadores paralelos tienen frecuentemente puertas para la salida de las sumas, que estarán desactivadas hasta que el sumador haya dispuesto del tiempo suficiente para propagar las señales de la suma correctamente. Un sumador paralelo con arrastre en serie requiere un tiempo relati vamente largo para que todos los acarreos sean generados y procesados. Por esto se considera a este tipo de sumadores como lentos, si bien son más que suficientemente rápidos para la mayoría de las aplicaciones, a excepción de la de los grandes ordenadores. En el ejemplo anterior de la suma de 0111 y 1001, el tiempo total para completar dicha suma puede calcularse de la siguiente manera: si cada fase requiere 30 nano- segundos (ns), un sumador de 4 bit requerirá 4 x 30 = 120 ns. Sin em bargo, si se desean sumar los dos siguientes números: 1001 1010 10011 so'lo se generará un acarreo en la última etapa y para generar el acarreo no tendrá que esperar ninguna etapa a la anterior. Por eso todas las sumas serán realizadas en paralelo y el tiempo total que se precisa para terminar esta suma será igual a la de una etapa, o sea, 30 ns. Esta diferencia en el tiempo de completar las sumas implica que los resultados de algunas se puedan muestrear más pronto que otras. Sin embargo, en la mayoría de los sistemas, la salida del sumador se muestrea sincrónicamente y los impulsos de reloj que controlan el muestreo no podrán producirse con una frecuencia mayor que a intervalos de 120 ns, con el fin de dar tiempo a la suma más larga posible. Es decir, no se puede disminuir el tiempo del ciclo. Por otra parte, si el sistema es tal que las salidas del sumador pueden muestrearse asincronamente, cualquier suma puede ser extraída tan pronto como esté disponible. Desgraciadamente, no existe una forma fácil de decir cuándo se ha completado realmente una suma (no hay ninguna señal que indique la terminación). Es posible construir lo que se conoce como "lógica de arrastre completo" a partir de puertas auxi liares, pero esto incrementa la complejidad del sumador y de las propias puertas auxiliares para introducir un retardo adicional, que determine el aumento de la longitud máxima del ciclo. Las ventajas de la lógica de arrastre completo no son mayores que las de un tipo de sumador, deno minado de arrastre anticipado, y que se discute más adelante en este capítulo. 461 CAPITULO 10 SUMADOR SERIE El sumador serie básico está estructurado en torno a un circuito su mador completo simple que suma cada par de bit secuencialmente. Los restantes circuitos que componen el sumador serie están dispuestos de manera que el dato del primer sumando se introduce desde una memo ria exterior al registro de desplazamiento, figura 10-5, y el segundo su mando se introduce en el registro B, ambos con los bit de menos peso a la derecha. El bit de menos significado de cada registro se desplaza al sumador completo con un impulso de reloj. Después, la suma se despla za al registro de suma y los dos bits siguientes de los registros A y B son transferidos al sumador en el siguiente impulso de reloj. Si la pri mera suma origina un acarreo, éste se almacena en FF1 y pasa a ser una entrada del sumador completo durante la suma siguiente. Un par de palabras binarias de cualquier extensión pueden sumarse en una serie de las referidas adiciones, comenzando con el bit menos significativo y terminando con el de más significado. Todos los registros de desplaza miento se activan con la misma señal de reloj. La suma de dos bits de A y B cuando produce un "acarreo" se almacena en FF1, memoria de acarreo y se aplica a la entrada de carry del sumador completo, en el siguiente impulso de reloj en el que se suman los 2 bits de peso mayor. Almacenamiento del carry — d m CLK CLOCS r~ 1 Dato desde ta memoria LSB Registro despla zamiento A Entrada <ft carry -^^ A rse Registro despla zamiento B 1 0 2^ 21 2a i Dato desde la memoria Salida de carry —_^ a clock Sumador completo 2' 2' 2 •Registro suma Fig. 10-5.- Sumador serie. A este sumador serie básico de la figura 10-5 se le pueden añadir va rias modificaciones, según la aplicación que se le vaya a dar. Si se desea sumar en secuencia, el primer sumando se desplaza del registro A en forma circular (véase la línea de trazos de la figura 10-5), al mismo 462 ELEMENTOS ARITMÉTICOS DIGITALES tiempo que actúa el sumador completo. Al final de cualquier suma, mientras se prepara la siguiente, el primer sumando retorna a su posi ción inicial en el registro A. Si se desea obtener una suma de más de dos números, pueden sumar se los dos primeros; después, el tercer número se añade a la suma de los dos primeros, y así sucesivamente. Para este fin, la suma se almacena en el registro A, que se denomina entonces acumulador, como se mues tra en la figura 1CT-6, y contiene el resultado de las sumas parciales. Almacenamiento de carry o o FFl CIK Dato desde ta memoria Acumulador (Registro despla zamiento A} Salida de carry Entrada de carry Sumador completo Dato desde la memoria " Registro de despla zamiento B Suma Fig. 10-6.- Sumador serie con acumulador. El registro acumulador contiene uno de los suman dos y los resultados de las sumas. SUMADOR DE ARRASTRE ANTICIPADO El sumador de arrastre anticipado es un sumador paralelo que no tie ne que esperar a que se originen los acarreos para pasar de un paso su mador completo al siguiente. En realidad, puede anticipar todas las se ñales de acarreo antes de que se generen, utilizando cierta lógica auxi liar, la cual proporciona simultáneamente las entradas de acarreo a todos los pasos del sumador, antes de que sean desarrollados por cada etapa independientemente y puede también anticipar cuál será la salida de arrastre del último sumador completo. Por lo tanto, los sumadores de arrastre anticipado son considerablemente más rápidos que los sumado res parálelos con arrastre en serie y se emplean en los ordenadores rápidos. Para comprender el principio que hay tras de la lógica de anticipación de arrastre auxiliar, volvamos a la figura 10-4 y examinemos en qué con diciones se genera el arrastre. Existen dos condiciones que harán que se genere el arrastre C, én el primer sumador completo Uj : 463 CAPITULO 10 Primera: si Ai y B! valen 1. Segunda: si uno de los sumandos es 1 y existe un nivel alto en la en trada de arrastre exterior Co. Puesto que las demás etapas del sumador pueden analizarse en la mis ma forma, resultará útil emplear un método abreviado para escribir las condiciones precedentes. Denominemos G^ a la primera condición y representémosla en forma de ecuación lógica: G, = A! • B1(1) Para expresar la segunda condición, primero se define P! :' P! =Á! 6, I A! 1, = A^ ® Bj(2) Con estas dos definiciones, la ecuación lógica completa para la pri mera y segunda condición puede escribirse conjuntamente de la siguien te forma: C,=Gi+P,Co(3) En donde cada uno de los dos términos representa una de las dos condiciones, y los subíndices 1 se refieren al primer paso sumador. Puede escribirse una ecuación similar para el segundo paso del suma dor paralelo: C2=G2+P2d(4) Sin embargo, en esta ecuación el término Ct puede sustituirse por su valor de la ecuación (3) de la siguiente manera: C2=G2 +P2 (G, +P1C0) = G2 +P2G! EP^P^Co(5) Por lo tanto, la expresión de C2 se representa en términos de G y P solamente (exceptuando Co en el último término). Esto es importante, ya que ahora C2 depende únicamente de las señales de entrada A y B hasta los dos primeros pasos sumadores (G y P se definieron en las ecuaciones (1) y (2) precedentes). Esto significa que, con el fin de desa rrollar el arrastre de C2, sólo es necesario conocer el estado de A!, A2, Bx y B2 . La salida Cj del primer paso sumador ya no se precisa. De forma similar, la ecuación de C3 se puede escribir únicamente con los términos G y P: C3 = G3 + P3G2 + PaPjd + P3P2P,C0(6) 464 ELEMENTOS ARITMÉTICOS DIGITALES También se podría escribir una ecuación similar para C4 y, en gene ral, la ecuación de cualquier etapa se escribe en función de las entradas A y B a esa etapa y las entradas de todas las etapas anteriores: Ck = Gk (7) en donde k representa la etapa del sumador para la que se ha escrito la ecuación. Esta última ecuación indica que las entradas de arrastre para todas las etapas de un sumador pueden desarrollarse tan pronto como se reciben las señales de entrada A y B (puesto que los términos G y P constan de A y B solamente). No es necesario con este procedimiento esperar a que se propaguen los arrastres por todas las etapas. La figura 10-7 muestra un sumador de arrastre anticipado para 4 bit, con la lógica de anticipa- 9? 99 99 G3P3 Sección de generación G y propagación P G1P1 Fig. 10-7.- Sumador con arrastre anticipado. 465 CAPITULO 10 ción realizada de acuerdo con la ecuación (7). A este circuito se le cono ce como "sumador de arrastre anticipado de nivel cero". El sumador de arrastre anticipado tiene ventajas e inconvenientes. En primer lugar, naturalmente, es mucho más rápido que un sumador de arrastre en serie. En un ejemplo anterior se calculó que el tiempo máxi mo para completar una suma en un sumador de arrastre serie era de 120 ns. Si se supone que la lógica para la anticipación del arrastre con sume un tiempo de 30 ns e, igual que antes, cada paso sumador necesi ta de 30 ns, el sumador de arrastre anticipado consumirá un total de 30 + 30 = 60 ns, o sea, la mitad del tiempo que precisa un sumador de arrastre en serie. Para sumadores de 5 o más bit la diferencia se hace cada vez mayor. La limitación más importante del sumador de arrastre anticipado es que a medida que aumenta el número de etapas, la ecuación (7) prece dente y cada uno de sus términos se hacen demasiado largos. Es decir, cada vez se precisan más puertas para llevar a cabo la ecuación, y dichas puertas necesitan cada vez mayor número de líneas de entrada (mayor fan-in). Como consecuencia de todo esto, un sumador de arrastre antici pado debe promediar la rapidez y la complejidad. Hay varias formas de construir un sumador de 8 bit. Una de las posibilidades es utili zar dos sumadores de arrastre anticipado de 4 bit con un arrastre en serie (ripple) entre éstos; otra consiste en utilizar dos sumado res de arrastre serie de 4 bit, pero desarrollar únicamente el arras tre C4 mediante la lógica de anticipación de arrastre y, ppr tanto, permitir que ambas etapas de 4 bit realicen las adiciones simultánea mente, en lugar de hacerlo en secuencia. Otra variante utiliza un con junto adicional de puertas entre la lógica de propagación y de ge neración en la figura 10-7 y la lógica de arrastre,'para así realizar cierta intersección lógica preliminar de los términos G y P. Estas puertas adicionales desarrollan lo que se denomina "funciones auxiliares de primer nivel". La totalidad de los métodos de optimización precedentes se analizan con mayor detalle en la literatura que proporcionan los fabricantes de CE Resta binaria Sólo hay 4 algoritmos simples, para la suma de números binarios positivos. La resta puede efectuarse de varias formas distintas. En pri mer lugar, para hacer una resta de un número binario a otro, pueden escribirse sus reglas, que son similares a las de la suma: 466 ELEMENTOS ARITMÉTICOS DIGITALES 0-0 = 0 1-0=1 1-1=0 0 - 1 = 1 (y se toma prestado 1, arrastre, borrow) Estos algoritmos permiten la resta de dos números binarios cuales quiera, siempre que el minuendo sea mayor que el sustraendo. Ejem plos: 10 0 1(9) Minuendo110 0 0 10 1(5) Sustraendo0 0 11(3) 0 10 0 Diferencia10 0 1(9) (4) (12) No obstante, existe otro método de resta más utilizado, que se basa en sumar el complemento de un número a otro, en lugar de restar los números directamente. Los complementos y las operaciones aritméticas que con ellos se efectúan se analizaron en forma extensa en el capítulo dedicado a los sistemas de numeración y su aritmética, pero a continua ción se facilita un resumen de los conceptos y un ejemplo de aplicación. Al igual que en el sistema de números decimales existen complemen tos a 9 y a 10, en el sistema de números binarios existen complementos a 1 y a 2. Por ejemplo, en el sistema decimal, el complemento a 9 del número 5 es 4 (porque 5 + 4 = 9) y el complemento a 10 de 5 es 5 (por que 5 + 5 = 10). En el sistema binario el complemento a 1 del número 0 es 1 (porque 0 + 1 = 1) y el complemento a 1 de 0100 es 1011, por que 0100 + 1011 = 1111. De forma más sencilla, para hallar el com plemento a 1 de cualquier número binario, todos sus 1 se cambian en 0, y viceversa. Para hallar el complemento a 2 en el sistema binario, primero se halla el complemento a 1 (muy sencillo) y luego al resultado se le suma 1. El siguiente ejemplo demostrará la forma en que se realiza la resta mediante la suma del complemento a 1 del sustraendo. Resta directa 1 O'01 (9) Minuendo 0 011 (3) Sustraendo 0110 (6) Diferencia 467 CAPITULO 10 Resta mediante suma de complemento a 1. Sustraendo: 0011 (3) Complemento a 1 del sustraendo: 1100 Minuendo10 0 1 + Complemento a 1 del sustraendo110 0 10 10 1 Se suma el arrastre a LSB 0 110 Diferencia La idea básica del ejemplo precedente radica en complementar el sustraendo y sumarlo al minuendo. Este es el método para efectuar cualquier resta usando los complementos. La adición del arrastre al bit de menos peso (LSB) es característica en el empleo del complemento a 1 y se explica posteriormente. La resta mediante la adición de un complemento se emplea mucho y es preferida a la resta directa, ya que elimina la necesidad de tener que utilizar circuitos Testadores independientes: Solamente se necesitan cir cuitos sumadores y la lógica auxiliar destinada a la complementación de números y a la ejecución del arrastre circular. SEMIRESTADOR Y RESTADOR COMPLETO O TOTAL Para ejecutar la serie de algoritmos que controlan la resta directa, ya expuesta, puede construirse un semirrestador y un restador completo, que se corresponden con el semisumador y el sumador completo de la operación suma. La figura 10-8 muestra una versión de un restador completo, pero, al igual que en los circuitos sumadores, se pueden utilizar diversos tipos de puertas para conseguir el mismo resultado. En realidad, los circuitos de sumador y restador son tan similares que se puede construir un circuito combinado sumador-restador, con la posi bilidad de conmutar de una a otra operación, mediante una sola señal de control. Un restador Completo puede utilizarse en una forma muy parecida a la del sumador completo. Es decir, los Testadores completos pueden conectarse en pasos paralelos múltiples, o se puede utilizar uq único restador en un circuito serie. También con los Testadores se puede em- 468 ELEMENTOS ARITMÉTICOS DIGITALES Fig. 10-8.- Restador completo. plear una lógica de arrastre anticipado. Sin embargo, en la práctica el circuito restador completo no es muy utilizado, debido a que la mayo ría de los ordenadores y calculadoras realizan la resta mediante la adición de un complemento, utilizando únicamente circuitos sumado res completos para todas las operaciones de suma y de resta. Esto redu ce la cantidad de control para las puertas lógicas, incrementa la veloci dad de trabajo y simplifica la programación. SUMA Y RESTA CON COMPLEMENTOS Debido a que la resta puede realizarse mediante la suma de un com plemento, en la lógica típica de ordenadores la diferencia entre la suma y la resta pierde su clara distinción. Un ordenador típico reconoce los números positivos y negativos y los suma mediante el procedimiento que tiene diseñado. Hasta ahora, tanto en la suma como en la re$ta existían dos restric ciones implícitas: Todos los números tenían que ser positivos y en la resta el minuendo tenía que ser mayor que el sustraendo. Si se permite el empleo de números negativos y se introducen algunas variaciones en el algoritmo de la resta, por suma de complementos, pueden plantearse los métodos reales que usan los ordenadores para sumar y restar. Para distinguir entre números positivos y negativos, generalmente se usa un símbolo simple: si es un número positivo el signo +*se representa con 0 y si es negativo con 1 en el dígito más a la izquierda del número. + 25 se representa mediante 0.11001 25 se representa mediante 1.11001 En la actualidad en los ordenadores se utilizan tres métodos, general mente aceptados, para la representación de los números binarios, pres- 469 CAPITULO 10 cindiendo de las consideraciones sobre el signo positivo o negativo. La selección entre estos métodos lo determina la forma en que se almacenan los números negativos en la memoria del ordenador y, por tanto, la for ma en que tiene lugar la suma y la resta de estos números. Los tres mé todos de representación de números negativos son: Complemento a uno. Los números binarios positivos se almacenan en la memoria del ordenador en código binario, precediendo un 0 al núme ro que indica el signo positivo. Los números negativos se almacenan en forma de complemento a 1, precedidos por 1, que representa el signo negativo. La suma de dos números tiene lugar directamente, con inde pendencia del signo de los números. El arrastre, cuando se genera, debe añadirse a la posición del bit de menos significado del resultado de la suma. La resta de dos números requiere que el sustraendo se comple mente antes, con independencia de su signo. A continuación se repre sentan algunos ejemplos de tratamiento de datos siguiendo este método. -13 ?11 -2 1.10010 0.01011 1.11101 ?13 0.01101 -11 1.10100 ?2 ..- 0.00001 -- 1 0.00010 ?11 -13 -2 0.01011 ' 1.10010 1.11101 -11 1.10100 0.01101 ?13 ?2 f 0.00001 >•-1 0.00010 (Positivo) (Negativo) ?13 0.01101 ?11 0.01011 ?24 0.11000 -13 -11 -24 1.10010 1.10100 , 1.00110 (^1 1.00111 Complemento a dos. Los números binarios positivos se almacenan en la memoria del ordenador en código binario, con un 0 en la posición del signo. Los números negativos se almacenan en forma de complemento a dos, indicando el signo negativo, un bit 1 a la izquierda. La suma tiene lugar directamente y la resta requiere complementar el sustraendo antes de que tenga lugar la suma. Las operaciones con complemento a dos nunca generan arrastre circular. A continuación se representan algunos ejemplos de aplicación de este método. (Ver ejemplos en página siguiente.) Signo y magnitud. Los números, tanto positivos como negativos, se almacenan en la memoria del ordenador en forma no complementada. La única diferencia entre números negativos y positivos es el bit de sig no. Contrariamente a lo que ocurre con los dos métodos anteriores de los complementos, las operaciones aritméticas de suma y resta, en el 470 ELEMENTOS ARITMÉTICOS DIGITALES -11 *13 •2 1.10101 0.01101 0.00010 t13 0.01101 -11 1.10101 t2 0.00010 *11 -13 -2 0.01011 1.10011 1 11110 -13 t-11 -2 (Positivo) 1.10011 0 01011 1.11110 (Negativo) *13 0.01101 ^11 0.01011 t24 0.11000 -13 -11 -24 1.10011 1.10101 1.01000 formato de magnitud y signo, no son iguales para todas las combinacio nes de números. Para saber cuál de los dos números debe complemen tarse en una operación de suma o resta, y para conocer el signo de la suma o diferencia, es necesario saber los signos de los números que in tervienen, así como cuál de los números es el mayor. A continuación se representan algunos ejemplos de este procedimiento, con los que se puede deducir la forma de actuación. (Positivo) (Neg Jtivo) •13 0.01101 •11 0.01011 •24 0.11000 -13 -11 -24 1.01101 1.01011 1.11000 ^13 -11 •2 -13 •11 -2 1.01101 0.01011 0.01101 1.01011 01101 10100 ^- 00001 ^"-1 01101 10100 /• 00001 ^——1 00010 0.00010 00010 1.00010 •11 -13 -2 0.01011 1.01101 01011 10010 11101 1.0O010 -11 •13 •2 1.01011 0.01101 01011 10010 11101 0.00010 Debido a que sus algoritmos de suma y resta son más simples, los mé todos que utilizan la complementación se emplean con mayor frecuen cia que el de signo y magnitud. 471 CAPITULO 10 Con referencia al circuito de la figura 10-11, se deduce Io) Casos en los que se invierte el 2 o sumando o sustraendo: Cl = (M ©B5) © A5 2o) Casos en los que se invierte o complemente el resultado: C2 = ((M © B5) © A5) Cout En las figuras 10-9, 10-10 y 10-11 se facilitan los circuitos de sumadores-restadores que emplean los tres procedimientos descritos para la representación de números binario. 1er sumando o2o sumando o minuendosustraendo Otras etapas II Y4 Y3 Y2 Yl M M = 0 resta Circ uito de M = 1 suma cor iplon lentación "^ X4 X3 X2 XI |EAC r i Bl 83 B2 Bl A4 A3 A2 Al -QUTSumadorC)f 14131211 Su i na/d i ferenc i a Fig. 10-9.- Circuito típico de un sumador-restador de complemento a uno. I1-' ^ sumando2^ sumando o minuendoo sustraendo Otras etapas i i LS B LSB Y4 Y3 Y2 ri Circuito de complomen tación X4 X3 X2 XI .| i 84 B3 B2 Bl A4 A3 A2 u C0Ut Sumador C IN 14 13 1? 11 M m - 0. Resta M • I, Suma —o<^—1 I III Suma/diferencia Fig. 10-10.- Circuito típico de un sumador-restador de complemento a doses. 472 ELEMENTOS ARITM^TICOS DIGITALES 1o sumando/minuendo 2o sumando/sustraendo Suma/diferencia Fig. 10-11.- Circuito típico de un sumador-restador de signo y magnitud. SUMADOR Y RESTADOR B C D En los ordenadores, tanto la suma como la resta se realizan casi siem pre en código binario puro. En las calculadoras electrónicas y otras apli caciones frecuentemente se utiliza el código B C D, decimal codificado en binario. Los sumadores y Testadores B C D no son muy distintos de los descritos anteriormente. Suman o restan poniendo en práctica los mismos algoritmos con iguales circuitos básicos que cualquier otro sumador-restador binario; sin embargo, los datos se emplean en formato B C D, en lugar de binario. Antes de describir la forma en que se construye un sumador B C D, examinemos lo que sucede cuando se suman dos números en código B C D. En el siguiente ejemplo se muestra la suma de dos números en forma decimal, así como en B C D. 473 CAPITULO 10 Grupos dígitos BCD CENTENASDECENASUNIDADES 386001110000110 243001001000011 629010111001001 En forma decimal, la suma, incluido el arrastre de un 1, nos resulta muy familiar. Sin embargo en la BCD, la suma de cada uno de los gru pos de dígitos, da como resultado 3 números: 5, 12 y 9. Si se leyese di rectamente la suma, se escribiría 5, (12) 9, lo cual, naturalmente, resul ta incorrecto. El método correcto determina que en las decenas se pon ga sólo el número 2, arrastrando el 1 a la posición de las centenas, para cambiar el 5 que había en esta posición por un 6. Cuando se suma un número en formato BCD mediante circuitos lógicos, se precisa una ló gica auxiliar especial para detectar el arrastre y corregir los dígitos BCD siguiendo el procedimiento expuesto. En el ejemplo anterior, además de la detección del arrastre y su propagación al grupo de las centenas, el grupo de las decenas debe corregirse para proporcionar una salida en forma binaria de 2 y no de 12, lo que ocasiona el cambio de 1100 a 0010. La figura 10-12 muestra un circuito sumador BCD que puede generar el arrastre y corregir la salida del sumador a un dígito BCD de 4 bit. Antes de discutir la lógica auxiliar para realizar la generación de arrastre y la corrección, obsérvese que aunque un circuito de sumador completo binario de 4 bit puede sumar dos números cuya suma sea tan grande como 15, sin generar un arrastre, se precisa un arrastre y la co rrección consiguiente siempre que la suma sea superior a 10 (al igual que se realiza un arrastre en la suma de números decimales). En el ejemplo precedente, sólo el grupo de las decenas generó acarreo y nece sitaba corrección, pero en el caso general cualquiera de los grupos de dígitos puede exceder de 9 al hacer una suma. Por ejemplo, para hacer una suma de dos números BCD de 3 dígitos, se requieren 3 fases parale las de sumador, cada una de ellas con capacidad para generar un arrastre y corregir la salida cuando sea necesario. Ahora que ya se han establecido los requisitos de un sumador BCD, vamos a ver cómo es el circuito de la figura 10-12. Para generar el arras tre debe existir un circuito de detección en cada fase del sumador para proporcionar en la salida un arrastre si la suma es mayor de 9. Este de tector, consistente en unas pocas puertas decodificadoras (Ul a U3 en l^ figura 10-12) que detectan el 10, 11, 12, 13, 14 ó 15, o el arrastre 474 ELEMENTOS ARITMÉTICOS DIGITALES 1er sumando2o sumando la etapa D previa Carry (a la próx sumadora Fig. 10-12.- Etapa de un sumador BCD. Suma binario para sumas de 16 a 19. Los dos tipos de arrastre se han reunido lógicamente para generar el arrastre a la etapa sumadora. Para corregir la salida de la suma de cualquier fase que ha generado un arrastre resulta que si se suma 6 (en binario 0110) a cualquier suma sin corregir, el resultado será correcto. Puesto que 0110 es el comple mento a doses de 1010 y sumar 0110 es lo mismo que restar 1010 (en decimal 10). La corrección se efectúa en otro sumador, en donde se suma 0110 a la suma sin corregir. Si no se genera ningún, arrastre, el segundo sumador simplemente suma 0000 a la salida de la suma del primero. La figura 10-12 ilustra la forma en que la presencia de una señal de arrastre en la salida de Ul hace que se sume 0110 en el suma dor de corrección y la ausencia de un arrastre hace que se sume 0000. La etapa sumadora que vemos en la figura 10-12 se puede conectar en paralelo con varias etapas idénticas para formar un sumador multi- dígito BCD. Los sumadores de 4 bit que hay en cada etapa pueden ser de tipo paralelo simple, de tipo arrastre circular o alguna combinación de ambos. Si la salida CARRY (arrastre) está conectada a Qn de la siguiente etapa, forma un sumador BCD con arrastre en serie entre etapas; también puede utilizarse la lógica de arrastre circular entre las etapas. 475 CAPITULO 10 La resta BCD puede realizarse de diversas formas. En este análisis se considerarán dos: la resta por complemento a 1 y la resta por comple mento a 9. La resta por complementos a 1, en principio, es similar a los ejemplos que cada palabra binaria representa un dígito decimal, no puede ser mayor que el número 9 en decimal (1001). Por lo tanto, debe existir un procedimiento para encargarse de los arrastres y de las correc ciones de forma similar a la suma BCD. Como resultado de todo esto, una resta por complemento a 1 de números BCD, requiere también dos sumadores completos de 4 bit, siendo el segundo el que su función depende de la información de arrastre procedente del primero. A con tinuación se presentan unos ejemplos de aplicación de los algoritmos que se utilizan para resultados tanto positivos como negativos. En la figura 10-13 se muestra una etapa de un restador BCD típica de complemento a 1, en donde las puertas XOR U2 a U5 se utilizan para complementar la salida del primer sumador, cuando el resultado de la resta es un número negativo (detectado por la ausencia de un arrastre circular). La puerta XOR Ul se utiliza para controlar si se suma 0000 ó una corrección de 1010, en el sumador de corrección. La salida de Ul depende de si existe un arrastre en el primer sumador y de si hay un arrastre circular. Los principias básicos de resta por complemento a 9 se analizaron en un capítulo previo. Un restador de complemento a 9 funciona como se muestra en el diagrama simplificado de la figura 10-14. Obsérvese en la figura que cada uno de los sumadores BCD tiene un circuito esencial mente igual que el de la figura 10-12. El algoritmo de la resta por com- 476 ELEMENTOS ARITMÉTICOS DIGITALES SustraendoMinuendo Otras etapas Testadoras B4 B3 B2 61A4 A3 A2 Al Sumador j H B4 Q3 B2 B1A4 A3 A2 A1 Sumador de jout correcciónC|N ^8 14 12 ^i TFFF— Resultado Movimiento del carry Fig. 10-13.- Etapa restadora BCD (tipo de complemento a 1). Sustraendo Minuendo I Sustraendo inuendo I Sustraendo Minuendo Circuito de comple mento a 9 Circuito de comple mento a 9 Circuito de comple mento a 9 BCD 0UTSumadorJ|N Etapas adicionales "1 ~~1 B A BCD „ -•M H r0UTSumadortN _J _ 8CD . '0UTSumadorI^ 1 indica resultado positivo 0 indica resultado negativo^ Fig. 10-14.- Típico restador BCD de complemento a 9. 477 CAPITULO 10 plemento a 9 consiste en complementar el sustraendo y después seguir el algoritmo de suma, excepto que la salida CÁRRY de la última etapa (la más significativa) se conecta nuevamente a Qn de la primera. Debido a que un restador de complemento a 9 utiliza los mismos cir cuitos que un sumador, puede construirse un sumador-restador combi nado, con menos lógica auxiliar de la necesaria, si se construyesen los circuitos independientes, sumador y restador, de las figuras 10-12 y 10-13. MULTIPLICACIÓN Las cuatro reglas o algoritmos fundamentales de la multiplicación son las que siguen: 0x0 = 0 0x1=0 1x0 = 0 1x1 = 1 Estos algoritmos fundamentales son exactamente iguales que los del sistema de numeración decimal, pero en la multiplicación binaria se em plean para desarrollar algoritmos más complejos al utilizarse en grandes números y fracciones, así como en números positivos y negativos. Antes de realizar una multiplicación binaria, deben considerarse dos propiedades simples y conocidas de la multiplicación: En primer lugar, la multiplicación consiste en la repetición de una suma; es decir, 4x10 significa sumar 4 veces el 10, bien sea en sistema decimal o en binario, como se expresa en los siguientes ejemplos: DECIMALBINARIO 10 10+ 1 0+ 10 10 x4 es lo mismo que: ,1010 10 + 101010 40+ 10 10 40 10 1000 En segundo lugar, el desplazamiento hacia su izquierda de un núme ro binario equivale a multiplicarlo por 2. En el sistema decimal, un des plazamiento similar equivale a multiplicarlo por 10. El principio es el 478 ELEMENTOS ARITMÉTICOS DIGITALES mismo, salvo que en un caso se utiliza un sistema de base 2 y en el otro el de base 10. DECIMALBINARIO 1 3 ^ Desplazado a la izquier- ) 10 111 13 0 ( da una posicióni 10 1110 (23) (46) Las dos propiedades indicadas, la de la suma repetida y la de la multi plicación por desplazamiento, se utilizan en los algoritmos de la multi plicación binaria (igual que para la división). En el ejemplo siguiente se efectúa una multiplicación binaria por el método equivalente al que se usa para la multiplicación decimal. Este ejemplo muestra la forma en que un circuito aritmético realiza una multiplicación. 13 x 11 13 13 143 1101 —— Multiplicando 1011 ^— Multiplicador 1101 1101 0000 1101 Productos parciales 10001111- — Producto Cada producto parcial es el resultado de una multiplicación por 1 ó por 0. Es decir, cada producto parcial es igual que el multiplicando, o si no, vale 0. Él producto final es el resultado de la suma de todos los productos parciales, estando desplazado hacia la izquierda en un dígito cada producto parcial. En el ejemplo anteriormente ilustrado, todos los productos parciales han sido sumados simultáneamente, pero el producto final podría ha berse obtenido sumando los dos primeros productos parciales, sumando después el tercero a la suma anterior, etc., desplazando siempre cada producto parcial un dígito a la izquierda. Como consecuencia de ello, se puede indicar que, en su forma más simple, la multiplicación binaria es una serie de sumas del multiplicando, con un desplazamiento después de cada adición. Por lo tanto, puede realizarse una multiplicación con un circuito que conste básicamente de sumadores y registros de despla zamiento. El circuito de la figura 10-15 se utiliza para multiplicar los mismos números que se utilizaron en el ejercicio anterior (1101 por 1011). En 479 CAPITULO 10 primer lugar, el multiplicador y el multiplicando se introducen respec tivamente en los registros B y A, y luego se borra el acumulador, que es un simple registro de desplazamiento. Seguidamente, la lógica de con trol de "suma-desplazamiento" examina el dígito que hay más hacia la derecha del multiplicador y, puesto que es un 1, indica al sumador que sume el multiplicando al contenido del acumulador (este primer paso representa la memorización del primer producto parcial 1101 del ante rior ejemplo). Después de la suma, la lógica de control de suma-despla zamiento, desplaza tanto el registro B como el acumulador un lugar hacia la derecha. Seguidamente se examina nuevamente el dígito de la derecha del multiplicador y puesto que es también un 1, se suma otra vez el multiplicando al acumulador. A éste le sigue otro desplazamiento y el examen del dígito multiplicador que hay más a la derecha. Esta vez el dígito multiplicador es un 0 y por lo tanto no se añade nada al acumulador (este apartado representa el tercer producto parcial: 000) y simplemente se produce un desplazamiento hacia la derecha. El últi mo paso lo constituye otra suma del multiplicando y ahora se almacena en el acumulador el producto final. El procedimiento o algoritmo que se sigue es exactamente igual que en la multiplicación completa, exceptuando que cada producto parcial se suma por separado y las sumas provisionales se desplazan hacia la derecha, en lugar de desplazar cada producto parcial hacia la izquierda (funcionalmente, cada uno de los desplazamientos consigue el mismo resultado). El circuito de la figura 10-15 es intencionadamente simple. En un ordenador existe comúnmente un circuito aritmético universal que realiza funciones de suma, resta y otras, juntamente con la multiplica ción. Por lo tanto, en un circuito real, el acumulador y otros registros pueden desplazarse bien sea hacia la derecha o hacia la izquierda; la lógica de control determina al sumador que sume o reste (por comple mentos) y los circuitos deben permitir manipular números fracciona rios y negativos. A medida que aumenta el número de dígitos en el multiplicando o en el multiplicador, el método de la multiplicación binaria expuesto resulta poco práctico, pues se requieren registros de desplazamiento muy largos y un gran número de pasos de secuencia. Por razones de eco nomía y rapidez existen otros tipos de circuitos y algoritmos. También es frecuente realizar la multiplicación de números BCD, especialmente en las calculadoras, que reciben y dan salida a datos en forma BCD. En estos casos se multiplican dos dígitos BCD en forma binaria en un circuito de multiplicación muy parecido al descrito, pero 480 ELEMENTOS ARITMÉTICOS DIGITALES Desde la memoria Desplazamiento a la derecha Desde la memoria 11 11 i I Registro B (multipticador) Registro A (multiplicando) Bit masa la derecha del multiplicador Al A2 A3 A4 Suma/desplazamiento*lógica de control Bl B2 B3 Sumador 4 ^3 22 2 1 Señal para sumar el multiplicando o 0000 Acumulador Desplazamiento a la derecha Contenidos del registro B (multiplicador) Paso 1. 2 Suma 1101 Desplazamiento a la derecha 3. Suma 1101 4. Desplazamiento a la derecha 5. 6 Suma 0000 molí m M I 1 1 O I 1 I I I Ti Primer producto parcial Espacio para bit del carry i moni i inom MU 101 I |1 —— Desplazamiento _^^__ a la derecha|~l I H I Suma 1101 Contenidos del acumulador I I [.I I i i mi ion i i i i J Suma del primer producto parcial aJ segundo I I1IOIOI1I1I1I 1 I | [1 ¡ 0 | 0 |1 |1 |1 [ I I Suma de los tres primeros ————————productos parciales I I I 1 |0 |0 |1 1TTTT |1 ¡Oídlo |1 |1 |1 I 1 I | Producto final Fig. 10-15.- Multiplicador binario. 481 CAPITULO 10 entonces los productos están situados en una forma particular entre sí en los registros de desplazamiento, antes de efectuar su suma. Para comprender la forma en que se realiza la multiplicación, consi deremos dos maneras en que pueden escribirse los productos parciales de una multiplicación: MÉTODO COMÚN COMPLETOMÉTODO BCD 4 6 7- 4 6 7Producto parcial x 6x 6 /, Almacenado en registro A 4 22Almacenado en registro B 36 24 2 8 0 2 -•— Suma, después de sumar A y B 2802 Como es natural el primer método nos resultará más familiar, pero el segundo, en el que todos los productos parciales están en diagonal, es más útil para los circuitos lógicos. Solamente requiere dos registros de desplazamiento para almacenar los productos parciales, y la suma puede ser llevada a cabo por un sumador BCD, como el de la figura 10-12. Otro método a la vez más popular para la realización de la multiplica ción BCD emplea tablas de consulta. Todas las multiplicaciones posibles de dos números, del 0 al 9, están almacenadas en una memoria de sólo lectura (ROM), que actúa como una tabla de consulta. Se simplifícala multiplicación, leyendo el producto de dos dígitos cualesquiera direc tamente de la ROM, eliminando así totalmente la multiplicación de dígitos y reduciendo el proceso de sumas repetidas. En el ejemplo ante rior todos los productos parciales, como el 6 x 7 = 42, son leídos direc tamente en la ROM. DIVISIÓN Como la división es la operación contraria a la multiplicación, puede realizarse mediante una resta repetida. Examinemos un ejemplo que ilustra el significado de esta operación: 482 ELEMENTOS ARITMÉTICOS DIGITALES Dividendo -? 4 0^ ^ 40 = 4 Cociente_^- Divisor Ia resta 1 0 10 30 2a resta 1 0 20 1 0 1 0 1 0 3a resta 4a resta 0 El ejemplo anterior demuestra que la división de 40 entre 10 puede hacerse realizando restas del 10 al 40, cuatro veces, siendo el cociente el número de veces que se realiza la resta. Este método puede aplicarse para la división de números grandes, de forma similar. Pasos 421 12 12 i (total) 1 600 100 100 2. 1926 600 100 200 3. 1326 600 100 300 4. 726 600 100 400 5. 126 60 10 410 6. 66 60 10 420 7. 6 6 1 421 6 _6_ Cociente 1. 6)2526 24 6)2526 Suma al cociente 0 483 CAPITULO 10 El método de la derecha del ejemplo' anterior también utiliza el sis tema de la resta repetida, pero tiene más semejanza con el que emplea un ordenador. En lugar de restar 6 de 2526 un total de 421 veces, el 6 se ha desplazado dos lugares hacia la izquierda, multiplicándolo así por 100. Después ha sido restado cuatro veces (pasos 1 al 4), hasta que el 126 de resto es demasiado pequeño para permitir la resta de 600. Con el método completo ("in extenso") de la izquierda los mismos cuatro pasos se realizan con la primera resta: 6 entra en 25 cuatro veces y 6 por 400 = 2.400 se resta de 2.526 en una sola operación. El procedi miento para los siguientes pasos de sustracción es igual en principio, sal vo que el 6 se desplaza hacia la derecha para restar 60 y después 6. Una versión de este proceso de división mediante restas repetidas y desplazamientos se utiliza en los circuitos aritméticos de los ordenado res y calculadoras. Desde luego, el ordenador realiza sus operaciones aritméticas en forma binaria, en lugar de decimal, pero el procedimiento puede utilizarse en cualquier momento. Otro ejemplo de división, en el que intervienen fracciones, indicará el modo en que se lleva a cabo una división en forma aritmética binaria. Contenidos del registro del co ciente 101.1 5.5 1010) 110111.0 Paso 1. 2. 3. 4. 5. 484 Resta Desplazamiento y resta Suma Diferencia negativa Desplazamiento y resta Desplazamiento y resta 1010 0000 001111 0001 íoiol 0010 .11011 íoiol 01111 0010 1010 0100 01010 0101 1010 1010 0000 1011 Cociente final ELEMENTOS ARITMÉTICOS DIGITALES Algoritmo para la división binaria (método de reposición) a)Restar el divisor al dividendo. a (1) Si el resultado es un número positivo, poner 1 en el dígito más a la derecha del registro del cociente; si el resultado es un número negati vo, sumar nuevamente el divisor al dividendo. b)Desplazar el cociente hacia la izquierda un dígito y desplazar el divisor hacia la derecha un dígito (o a la izquierda el dividendo). c)Repetir los pasos a (1) y b. d)Continuar con los pasos a al c, hasta que una resta proporcione una diferencia de todos los bit 0, hasta que se cumplan las posiciones de bit requeridas en el registro del cociente. Las fracciones binarias se pasan a forma decimal colocando el nú mero binario a continuación de la coma, como numerador encima del número total de estados que puede definir los dígitos. Ejemplos: 0,1 = 1/2,0,10 = 2/4,0,1011 = 11/16: 0,1111 = 15/16, etc. En el ejemplo expuesto se utiliza esencialmente el mismo procedi miento que se describió en el ejemplo de la división decimal de 2.526:6. Sin embargo, deben tenerse en cuenta dos cosas: En primer lugar, pues to que eligió 600 en la primera resta en el ejemplo decimal, en este ejemplo se recogió la posición del divisor. Pero un ordenador no tiene la posibilidad de examinar en la misma forma y debe comenzar con el valor más alto posible del divisor (desplazándolo hacia la izquierda todo lo que se pueda). )110111-*dividendo divisor1010 Después debe realizar tres restas de prueba y con cada resta infruc tuosa (diferencia negativa) desplazar el divisor hacia la derecha hasta que esté en la posición en que comenzamos. Los resultados de la división serán iguales, pero se precisarán más pasos. Asimismo se almacenarán tres bit 0 adicionales en la posición 485 CAPITULO 10 más a la izquierda del cociente; 000101, 1. Esto requerirá más espacio en el registro del cociente. Para contrarestar este desperdicio de pasos y espacio del registro, se suele hacer que la coma decimal del dividendo y el divisor se ajusten de tal forma, antes de introducirse al ordenador, que el divisor sea siempre mayor que el dividendo y después los dígitos de más a la izquierda pueden alinearse como en el ejemplo anterior. Es familiar un posicionamiento adecuado de las comas en la división com pleta. Por ejemplo para dividir, 20,40: 1,57, las comas decimales se co locan de forma que la división resulte 2040:157. En segundo lugar, en el ejemplo decimal elegimos cuándo ha de des plazarse de 600 a 60, con el fin de evitar resultado negativo. El ordena dor puede que no tenga la posibilidad de juzgar si el resultado de la si guiente resta será positivo o negativo. De cualquier forma, continúa adelante e intenta restar. Si resta el divisor y la diferencia es negativa (lo cual vendrá indicado por el arrastre característico de la resta) debe sumarse nuevamente el divisor (paso 3 del ejemplo). Se debe disponer de circuitos auxiliares que detecten el resultado negativo. El hardware que pueda realizar el algoritmo de división binaria pre cedente es esencialmente el mismo que para la multiplicación (figura 10-15). El dividendo se carga en el acumulador y el divisor en el registro A. Durante la división el elemento sumador debe poder sumar y restar, y el desplazamiento se consigue en el acumulador moviendo el dividen do a la izquierda. A medida que el dividendo se desplaza hacia la iz quierda, el extremo derecho del acumulador queda libre y puede utili zarse parafel almacenamiento del cociente. En el ejemplo de la división binaria la resta fue directa, pero en un circuito como el de la figura 10-15 la resta se efectúa normalmente con los complementos a 1 o a 2. Además, el bit de signo se incluye normal mente también con todos los números, por lo que la división puede rea lizarse tanto con números negativos como con positivos y fraccionarios. Hay más algoritmos de división que el explicado. El método que an tecede se conoce como método de reposición, pero existe también un método de no reposición y un método de comparación. Estos últimos son algo más sofisticados y eficaces y, por consiguiente, más populares entre los fabricantes de ordenadores. Utilizan el mismo principio de res tas repetidas y desplazamiento, pero el método de no reposición permi te que cualquier resta del divisor proporcione una diferencia negativa, después desplaza el dividendo o divisor y procede a llevar a cabo varias adiciones del divisor nuevamente al dividendo. Con cada adición dismi nuye la magnitud del cociente. El método de comparación realiza una comparación de la magnitud prevista de la diferencia obtenida en la si486 FXEMENTOS ARITMÉTICOS DIGITALES guíente resta con la magnitud del divisor. Si la comparación indica que la siguiente resta resulta prohibida, en su lugar se lleva a cabo un despla zamiento. Otro tipo de división binaria es la BCD, empleada en las calculadoras. Utiliza los mismos principios y algoritmos que los que han sido expues tos. Sin embargo, cada dígito binario es manipulado por separado. Los arrastres y correcciones a BCD se realizan de la misma forma que en la suma y resta en BCD. Al igual que en la multiplicación, también se emplean tablas de con sulta para las divisiones. En la división los dígitos de más a la izquierda del dividendo y del divisor se aprovechan para obtener cocientes de prueba estimados (o sea, sacados del almacenamiento de una memoria ROM) por los cuales puede multiplicarse el divisor. Este método es muy similar al de la división completa, en donde el cociente de prueba es estimado y utilizado para multiplicar el divisor. OTRAS OPERACIONES ARITMÉTICAS Además de las cuatro funciones básicas de suma, resta, multiplicación y división, los ordenadores realizan otras operaciones matemáticas. La obtención de raíces cuadradas, el cálculo de logaritmos y las funciones trigonométricas, son efectuadas por los mismos circuitos lógicos descri tos hasta ahora, utilizando diversos algoritmos. Frecuentemente, los algoritmos son procesos iterativos, es decir, procesos en los que un paso o secuencia de pasos son repetidos una y otra vez, hasta que se ob tiene la precisión deseada del resultado. LA UNIDAD LOGICO-ARITMETICA (ALU) La ALU es un elemento polivalente capaz de realizar operaciones lógicas y aritméticas. Para la ejecución de las operaciones de tipo arit mético y de tipo lógico, se ha diseñado una unidad, que se ofrece com pacta en una cápsula de CI, con la cual, programando adecuadamente sus entradas, es posible realizar las operaciones aritméticas fundamen tales, así como las lógicas. Para centrar el tema nos referiremos al CI 74181, que más adelante se describe con detalle. La ALU contenida en este CI puede realizar 16 operaciones de tipo aritmético y otras 16 de tipo lógico, siempre me diante tratamiento de datos de 4 bit. Una descripción somera de las pa487 CAPITULO 10 tillas exteriores del CI demostrará la existencia de 4 que sirven para seleccionar el tipo de operación que se desea desarrollar, So, Si^Sj, y S3, 8 más por la que entran los datos a tratar (2 palabras A y B de 4 bit cada una) y finalmente 4 más por las que se obtiene el resultado Fo, Fj, F2 y F3. Hay también una auxiliar que determina el tipo de operación, o sea, si será de tipo lógico o aritmético. Ver la figura 10-18. El CI 74181 puede realizar las 32 operaciones que a continuación se citan, teniendo en cuenta que para evitar complicaciones se ha reserva do en las expresiones las palabras más y menos para la suma y resta aritmética, mientras que los signos + y • se refieren a las operaciones lógicas de la reunión y la intersección. Operaciones aritméticas (Patita M = 0) Hay que tener en cuenta el valor del arrastre de salida (patita 16) al sobrepasar la capacidad de cálculo. Se trabaja con nivel activo bajo. Ia Operación: A más C. S3 = S2 = S, = So = 0. 2a"(A + j$) más C.(S3,S2)S,,S0)= (0-0-0-1) 3a"(A+ B) más C. (0-0-1-0) 4a"1111 más C. (Menos 1). 5a"A más ABmásC. (0-1-0-0). 6a"(A+B)más ABmásC. (0-1-0-1). 7a"A menos B más C. (0-1-1-0). 8a".AB menos 1 más C: (0-1-1-1). 9a"A más ABmásC. (1-0-0-0). 10a"A más B más C (1-0-0-1). 11a"(A + B) más ABmásC. (1-0-1-0). 12a"AB menos 1 más C. (1-0-1-1). ,13a"A más A más C. (1-1-0-0). 'l4a"(A + B) más A más C. (1-1-0-1). 15-^"(A + B) más A más C. (1-1-1-0). ,^a"Amenos 1 más C. (1—1—1—1). Nota: No confundir las sumas y productos lógicos (A.+ B y A • B) con los aritméticos (A más B y A por B). 488 ELEMENTOS ARITMÉTICOS DIGITALES • Operaciones lógicas (Patita M = 1) 9aF^Á + B IaF = A (Inversión) 2aF = A + B (ÑOR) 10aF = A@B 3aF = AB 11aF = B 4aF = F = nivel lógico 0 12aF = A-B(AND) 5aF = A^B (NAND) 13aF = nivel lógico 1. 6aF = B" (Inversión) 14aF = A+"É 7aF = A©B (O-Exclusiva) 15aF = A + B(OR) 8aF=A-~B 16aF = A SELECCIÓN S3 S2 S, So FUNCIÓN INVERSOR puerta ÑOR 0 0 0 0 0 0 0 1 F= A + B F = 7^- B 0 0 1 0 0 0 1 1 F = 0000 0 f= 7n~¥ 0 1 0 LOGICA F=A 0 1 0 1 F= ¥ 0 I 1 0 F = A© B 0 1 1 0 1 0 1 0 F= A-B 1 0 0 1 F = A©B I 0 1 0 F= B 1 0 1 1 F= A- B 1 1 1 1 0 0 0 1 1 F= 1111 1 1 1 0 F= A+B 1 1 1 1 F=A puerta NAND INVERSOR O EXCLUSIVO F - A+B puerta AND F= A + I puerta 0 489 CAPITULO 10 Con una unidad lógico-aritmética se resuelven los problemas del tra tamiento aritmético y lógico de la información, pues aunque no reúne todas las operaciones existentes, sí las más importantes, y combinándo las adecuadamente se puede llegar a efectuar otras más complejas. La ALU constituye la unidad encargada del tratamiento de todo tipo de operaciones en un sistema básico de ordenador. Por eso es una pieza indispensable dentro de la unidad del procesador central. CARACTERÍSTICAS DE LOS CI COMERCIALES QUE CONTIENEN ELEMENTOS ARITMÉTICOS Dentro de la -tecnología TTL clásica se destacan, entre sus CI que contienen elementos aritméticos, los siguientes: 7480:Sumador completo de 1 bit 7482:""2 bit 7483:""4 bit 74283: ""4 bit 74181:ALU, Unidad lógico-aritmética de 4 bit 74182:Generador de acarreo previo o adelantado. 74284:Multiplicador binario de 4 x 4 bit 74285:""4x4bit 74167:"decimal discreto. En las siguientes figuras se presentan las características más importan tes, así como circuitos internos y diagramas de conexionado de alguno de los CI citados. Entre los CI de características aritméticas fabricados con tecnología TTL Schottky de bajo consumo destacan los siguientes (Raytheon): LS 83 A Sumador binario completo de 4 bit LS 181 Unidad lógico-aritmética de 4 bit LS 261 Multiplicador binario 2x4 LS 283 Sumador binario completo de 4 bit con acarreo rápido. 490 ELEMENTOS ARITMÉTICOS DIGITALES Sumador completo con puerta 1 - SN 7480 N 4 - MC 7480 P 710 - FJH 191 13 - TL 7480 N Diagrama lógico 2 - F 7480 PC 58 - N 7480 A 11 - FLH 221 14 - 3 - F 9380 PC 6912 - MIC 7480 N 15 - SW 7480 N Símbolo lógico t DESCRIPCIÓN - Eate dispositivo es un Sumador Completo Binario de un solo bit, de alta velocidad, con entradas complementarias con puerta, salidas de suma complementarias ( y ) y salida de arrastre invertida. Está diseñado para funcionar a velocidades med^as y altas en aplicaciones de suma paralelo/arrastre-serie, de bit múltiples. El circuito utiliza DTL para las entradas con puerta y TTL de alta velocidad, y elevada capacidad de carga en las salidas de suma y arrastre. El circuito es totalmente compatible tanto con las familias lógicas DTL como TTL. Laindusión de un circuito de arrastre serie. Darlington de alta velocidad y una sola inversión minimiza la profusión de circuitos de looicahead ('información anticipada") y arrastre en cascada. CARGA PATILLAS Al, A2, Bl, B2Entradas de datos sin inversión 1 U.L. A* , B*Entradas de datos con inversión 1.65 U.L. 1 U.L. Entradas de control AC. BC 5 U.L. Entrada de arrastre Cn 5 U.L. Salida de arrastre Cn+1 10 U.L. Salidas de suma 1.Z 3 U.L. A, B Cuando se utilicen como salidas 1 Unidad de carga (U. L.) = 40 pA ALTO/1,6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS TIP. MIN. PARÁMETRO MAX. UNIDADES Volts 5.25 Temida de alimentación Vcc 5.0 4.75 Margen de temperatura ambienta de fUncfón C 70 0 25 5.0 C +1, N Cargab. da aal. nona, da las aal. 2 o 2 , N 10 3.0 A o B, N características eléctricas en el margen de temperatura de funcionamiento (al no ae aipeclflca otra cota; ^fiÑT COND. DE PRUEBA (1) UNIDADES TIP.(8) MAX. SÍMBOLO PARÁMETRO V]|{ gsTantiradn Volts Tanalón da anteada ALTA 2.0 vffl Volt VIL garantizada Tensión de mitrada BAJA 0.6 VIL Vcc= MIN. Volts 3.5 Tensión da salida ALTA 2.4 VOH Vcc=MIN.,IOL = 16mA Volts 0.22 0.4 Tensión da salida BAJA VOL Fig. 10-16.- Características delCI 7480. 491 CAPITULO 10 Sumador complato binario da 4 bits 1 - SN 7483 AN 4 - MC 7483 P 7 - ZN 7483 AE 10 - FJH 211 13 - TL 7483 N diagrama lógico 2 - F 7483 PC 5 - DM 7483 N 8 - N 7483 B 11 - FLH 241 (7483A) 14 -SF.C483 E 3 - F 9383 PC 6 - DM 8283 N 912 - MIC 7483 N 15 - SW 7483 N iff lt símbolo lógico DESCRIPCIÓN.-Este dispositivo es un Sumador Completo que ejecuta la adición de dos números binarios de cuatro bits. Hay salidas de su mas (X), por cada bit y el acarreo resultante (C4) se obtiene del cuarto bit. Está diseñado para velocidad media a alta y aplicaciones, con bits múltiples, de suma en paralelo/acarreo serie. El circuito utiliza TTL de alta velocidad y elevada cargabilidad de salida. La inclusión de un circuito Darlington de arrastre serie, alta velocidad y una sola inversión minimiza la necesidad de tantos circuitos "lookahead" y de arrastre en cascada. PATILLAS CARGA Al, Bl, A3, B3 Entradas de datos 4 U.L. A2, B2, A4, B4 Entradas de datos 1 U.L. ClN Entrada de acarreo 4 U.L. ^1, -2, ^3, l4 Salida de suma 10 U.L. Salida de acarreo bit 4 5U.L. Nota: 1 Unidad de carga (U.L.) = 40 ^A ALTO/1,6 mA BAJO. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. Tanaión da alimentación Vcci(V.nota 10) Temperatura ambiente de funcionamiento CargabUidad de calida normalizada C4 delacaalidac l^ ^., ^3 o l4 4.75 0 5.0 25 MAX. 5.25 70 5.0 10 UNIDADES Volts C U. L. U.L. CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (al no sa aapadflca otra coaa) SIMBOL. PARÁMETRO MIN. TIP.(2) MAX. UNIDADES CONDCNES.DE PRUEBA(l) Tensión de entrada ALTA VIH 2.0 Garantizada V Volta Tenaión de entrada BAJA VIL Volts Garantizad* VJL 0.8 vcc=min., km-lim^ VOH Tención de salida ALTA 2.4 Volts Tención de calida BAJA vcc-^m-.ioL^1,6^ VOL 0.4 Volta 492 Fig. 10-17.- Características del CI 7483. ELEMENTOS ARITMÉTICOS DIGITALES Unidad lógica aritmética de 4 bits 1 - SN 74181 N 4 - MC 74181 P 7 - ZN 74181 E 10 13 - TL 74181 N diagrama lógico 2 - F 74181 PC 5 - DM 74181 N 8 - N 74181 N 11 - FLH401 14 - SF'.C 4181 E 3 - F 9341 PC 6912 15 - SW 74181 N diagrama de conexión SÍMBOLOS LÓGICOS OPERANDOS BAJO ACTIVOOPERANDOS ALTO ACTIVO i i II 11 IItí í " í í DESCRIPCIÓN. Este dispositivo es una unidad lógica aritmética (Arithmetic Logic Unit) (ALU) paralela de alta velocidad de 4 bits. Controlado por las cuatro entradas de selección de función (SO ... S3) y la entrada de control de modo (M), puede ejecutar todas las 16 posibles operaciones lógicas o 16 operaciones aritméticas diferentes con operandos'de bajo activo o alto act^vo. La tabla de funciones relaciona estas operaciones. Cuando la entrada de control de modo (M) está alta, todos los acarreos internos están inhibidos y el dispositivo ejecuta operaciones lógicas en cada uno de los bits individuales, tal como se indica en la lista. Cuando la entrada de control de modo está baja, los acaneos quedan habilitados y el dispositivo ejecuta operaciones aritméticas sobre las dos palabras de 4 bits. El dispositivo incorpora un acarreo 'adelantado (loolc-ahead) intento total y lo proporciona a cualquiera de los dos (rípple cany) acarreo ripple entre dispositivo que utilizan la salida Q, + 4, o acarreo adelantado entre paquetes que utiliza la seAal P (caray propágate) y G (caray genérate). P y G no quedan afectados por la entrada de acarreo. Cuando las exigencias de velocidad no son muy severas, el dispositivo puede utilizarse en un modo sencillo de rípple caray conectando la señal de salida de acarreo (C.+4) a la entrada de acarreo (Q) de la siguiente unidad. Para funcionamiento en alta velocidad el dispositivo se utiliza en unión del circuito de acarreo adelantado 74812 o equivalente. Se requiere un paquete de acarreo adelantado por cada grupo de cuatro dispositivos. El acarreo adelantado puede suministrarse en varios niveles y ofrece posibilidad de alta velocidad en longitudes de palabra extremadamente grande. La salida A - a del dispositivo se pone ALTA cuando las cuatro salidas F están altas y puede utilizarse para indicar equivalencia lógica en los 4 bits cuando la unidad está en el modo de sustración. La salida A = B es de colector abierto y puede cablearse AND con otras salidas A = B para conseguir una comparación para más de 4 bits. La señal A = B puede utilizarse con la señal de salida de acarreo para indicar A > B y A < B. La tabla de funciones relaciona las operaciones aritméticas ejecutadas sin una entrada de acarreo. Un acarreo de entrada añade un uno a cada operación. De aquí que el código LHHL genere A menos D menos 1 (notación de complemento a 2) sin una entrada de acarreo y genere A menos B cuando se aplique acarreo. Como la resta se ejecuta realmente mediante adición complementaría (complemento a 1). una SALIDA DE ACARREO significa DEBE (BORROW); de aquí que sea generado un acarreo cuando haya exceso (overflow) y no se genere cuando no lo hay (underflow). Como se ha indicado, el dispositivo puede utilizarse con entradas de bajo activo, produciendo salidas de bajo activo o con entradas de alto activo produciendo salidas de alto activo. Para cada caso la tabla relaciona las operaciones que deben hacer los operandos indicados dentro del símbolo lógico. Fig. 10-18.- Características delCI 74181. 493 CAPITULO 10 TEST MODO SUMA ENTRADAS DE FUNCIÓN: So - Si - 4.5 V. S, - S¡ M = 0 V TABLA 1 OTRA ENTRADA OTRAS ENTRADAS DE DATOS ENTRAD , MISMO BIT BAJO SALIDA BAJO FRUEBA PARÁMETRO PRUEBA APLICAR APLICAR APLICAR 4.3 V AP^CAR 4,3 V MASA MASA 4.5 V R^ta*** *PLH *l \ B, Cn Nlngunt X.ndB lPHL RMtanM lPLH *1 cn Ningún* 1 AandB lPHL RMantot lPLH *1 Bi F,J Ni n gún* cn Xudfi lPHL Rntantw lPLH V1 Bi A¡ Ningún* Cn AutdB lPHL lPLH A B Ni n gún* Ni n gún* ^ yí rwtwtM, C. lPHL lPLH PÁ B Ni n gún* Ni n gún* Tyf f*t*nt. C, lPHL RMtanfN lPLH 5 A B Nl n guM S X. Cn ^PHL RWtnM* lPLH B Nlnguni B A B A, Cn lPHL RMtintM lPLH A B <=.*? lPHL XM^.C Nlngunt B RNtMItM lPLH Cn + 4 B Ni n gún* A In^niB. ü B lPHL C^üüBrT lPLH todttÁ c Ningún* Ningún IM.I OC*4 *PHL TEST MODO DIFERENCIA TABLA II ENTRADAS DE FUNCIÓN: S, = S2 = 4.5 V, So = S3 = M -0-V TMÍsMOIBrrDA OTRAS ENTRADAS DE DATOS SAUDA ENTRAD BAJO PARÁMETRO BAJO PRUEBA APLICAR APLICAR APLICAR APLICAR PRUEBA 4.3 V MASA MASA 4.5 V EPHL lPLH lPHL lPLH lPHL lPLH lPHL A lPHL lPLH lPHL lPLH 'PHL EPLH lPLH lPHL lPLH lPHL lPLH lPHL lPLH lPHL 'pLH lPHL Ninguna B Raatanta A Raatanta A B A Ninguna \ Ninguna Si B \ Ninguna A Ninguna I B, C Raatanta B. Cn Ninguna A Ninguna Ninguna A B Ninguna Ninguna B Ninguna X A Ninguna B B A Ninguna Ninguna Raatanta X Raatanta A A B Ninguna Ninguna B Ninguna A Cn Ninguna Ninguna Ninguna Toda* AyB Raatanta B. Cn Raatanta Raatanta A RWanta A Raatanta Fl Fi V Raatanta p Raatanta 3 Raatanta 3 Raatanta B. Cn Raatanta I. cn Raatanta A-B A-B Raatanta Ninguna Fig. 10-19.- Tablas para efectuar los tests modo suma y diferencia de la ALU del CI 74181. 494 ELEMENTOS ARITMÉTICOS DIGITALES Generador de acarreo adelantado (look ahead carry) 1 - SN 74182 N 4 - MC 74182 P 710 13 - TL 74182 N 2 - F 74182 PC 5 - DM 74182 N 8 - N 74182 B 11 - FLH 411 14 - SF.C 4182 E diagrama lógico 3 - F 9342 PC 6912 15 - SW 74182 N dlagrdma da conexión J-ü-lAr r f! r r s^mbolo lógico iI ii iI i1 DESCRIPCIÓN - El gen^rador de acarreo .adelantado, acepta hasta cuatro nares de señales de propagación de acarreo (carry propagare) de bajo activo (Po, Pl, P2, P3) y generación de acarreo (Go, ót, 02, 03) y una entrada de acarreo alto activo (C,) y propo^ciona acarreo de alto activo anticipados (Cn.,, C..,, C..t)jnobre cuatro grupos de sumadores binarios. El dispositivo tiene también salidas de bajo activo de propagación de acarreo (P) y generación de acamo (5) las cuales pueden utilizarse para niveles posteriores de look-ahead. Las ecuaciones lógicas en las salidas son: • 01 + P1G0 + Pl PO Cn - 02 + P2G1 + P2Pl 00 + P2 Pl P0Cn - G3 + P3G2 + P3P2G1 + P3P2P1G0 -P3P2P1P0 También el dispositivo puede utilizarse como ALU's bina^os en un modo operando con entrada alta o baja activa. Las conexiones al y del ALU al generador de acarreo adelantado son idénticas en ambos casos. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS UNIDADES T1P. MAX. MIN PARÁMETRO VolU TmH6n di ihMntKttn ¥ 5.25 4.75 5.0 \ C 75 25 fttegín <R Rmpmlun ambRnR CARACTERÍSTICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO (a menos que se indique otra cosa) CONDICIONES MIN. MAX UNIDADES PARÁMETRO SÍMBOLO VolU vrc a MIN., IOH^-800^ TmUn di uHi ALTA 2.4 VOH VIL Sigún RbR <R vwdod VIH vcc = MIN.. IOL = 16mA 0 4 VolU VOL TumiAnBAJAdiMfcR vtn" VIH vIL8^únRbR<RwnRd VolU Tmnéndiwibni ALTA di Mtndi gmtladi pora todu R* MtndM 2.0 TmAn ALTA di wlndd VIH Tanandiumb^^ BAJA di intndi garwttada pvi todH Ri antndu VolU 08 TmilAn BAJA di MtratR VIL Vcc MIN.. IIN •^ -12mA, TA = 25 C 1 5 VolU VCD TMlAn diodo imtador di mtncR Fig. 10-20.- Características del CI 74182. 495 CAPITULO 10 Multiplicador i binarlo paralelo; de 4 por 4 bits 25811 - 74284 14 - 1 - SN 74284 N 4710 13 diagrama lógico diagrama de conexión Un gran pmcathnta p m .T T f." T T símbolo lógico 9 < 7 41 ^ I 9 lili .Lili. No s* ^Japona de/ diagrama JdgJco DESCRIPCIÓN. Este circuito TTL está diseñado para utilizarse en aplicaciones de multiplicación paralela de características elevadas. Este multiplicador básico cuatro por cuatro puede utilizarse como un bloque fundamental de construcción ^^ara formar multiplicadores mayores. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS MIN. PARÁMETRO TIP. MAX. UNIDADE^ 4.75 5 5.25 Volts Tinción dt tlmtflUcló n. Vcc Volts 5.5 Ttmttn di uHi nivel ALTO, IOH 16 mA Cornil* dt muí nivel BAJO, i,^ 70 Temperatura imbiti* dt tundontmltnto. T, 0 C CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA DE FUNCIONAMIENTO RECOMENDADO (a menos que se indique otra cosa) SÍMBOLO ¡PARÁMETRO TIP. (2) MAX. UNIDADES CONDICIONES DE PRUEBA (1) MIN. Tensión da entredi nM ALTO Volts VIH 2 TenUón de entredi nM BAJO Volts vil 0.8 Tensión NmHadon de entrada Volts vi - 1.5 VCC = MIN-. *l = "12 n^ VCC -MN.. VIH = 2V, ^OH Corriente de tiNdi nM ALTO MA 40 VIL = 0.8V, VOH=5.5V VCC = MIN., vih = 2V. VolU 0.4 VIL =0.8 V, IqL = 22 mA VOL Teñeron de Muda nM BAJO VCC-MIN.. VIH = 2V, 0.45 Volts Vil =0.8 V, IoL"1SmA Corri e nte dt entredi pire tensión h VCC ^MAX., V, = 5.5 V 1 mA de entredi máxima Corriente de entreoí nM ALTO [IH Vcc -MAX., VT = 2.4 V 40 MA Comente de enfrida nM BAJO 'IL Vcc =MAX., VT =0.4 V - 1 mA Coniente de ^imentación (32) 'ce 92 130 mA Vcc = MAX. CARACTERÍSTICAS DE CONMUTACIÓN, Vcc = 25 C PARÁMETRO . MAX. símbolo MIN. TIP. UNIDADES CONDIC IO NES DE PRUEBA Retardo dt propagación desde hebütedón para tPLH 20 30 333 curtió en le irtdi de nM BAJO i ALTO. Retardo de propeg^^ón desde habitación pin cámC, = 30 pF ta GND, lPHL 20 30 bio en a saHda de nM ALTO a nM BAJO. RL1=300na-VCCi RL2 =600 Rm.GND, Retardo * propagación desde entrad* de pautan lPLH 40 60 pera cambio en le sal* de nM BAJO a ALTO. Var nota i Retardo da propagaci ó n dude entrad* de palabra para lPHL 40 60 cambio en k trtde dt nM ALTO a BAJO. Nota a: En la página XXXVI pueden verse las formas de onda de tensión y circuito de caiga 496 Fig. 10-21.- Características del CI 74284. ELEMENTOS ARITMÉTICOS DIGITALES Multiplicador de décadas síncrono 1 - SN 74167 N 4710 13 - TL 74167 N diagrama lógico 25811 - FLJ 471 14 - 36912 15 diagrama da conexión símbolo lógico DESCRIPCIÓN. Estos contadores programa^es monolíticos, síncronos, utilizan circuitos TTL para conseguir frecuencias de ope ración típicas máximas de 32 MHz. Estos contadores de décadas tienen bufferes para entradas de reloj, borrado (clear), habilita ción (enable) y puesta a nueve para controlar el funcionamiento del contador y una entrada de strobe para habilitar o inhibir las puertas AND-OR-INVERT decodiñcadora/rate imput. Las salidas tienen una puerta adicional para poner en cascada y transferir frecuencias de repetición unitarias (unity-count rates). El contador está habilitado cuando las entradas de borrado, strobe, puesta a nueve, y habilitación (enable) están BAJAS. Cuando el contador está habilitado, la frecuencia de salida es igual a la frecuencia de entrada multiplicada por el rate imput M y dividida por 10, esto es: * _ M , fin donde: M = D . 23 + C . 22 + B . 21 + A . 2 para cero a nueve decimal. Cuando la rate imput es un cero binario (todas las rate imput BAJAS), Z permanece ALTA. Para poner en cascada varias unidades con objeto de formar un régimen de multiplicación de dos décadas (0-99), la salida enable se conecta a la entrada de enable y de strobe de la etapa siguiente, la salida Z de cada etapa se conecta a la entrada de unidad/cascada de la otra etapa, y la frecuencia submúltiplo se toma de la salida Y. Para paradas más largas, véase las características típicas de aplicación. La unity/cascade imput, cuando se conecta a la entrada de reloj, puede utilizarse para pasar la frecuencia de reloj (invertida) a la salida Y cuando las puertas de rate imput decodificación estén inhibidas por el strobe. La entrada unity/cascade puede utilizarse también como un control de la salida Y. Todas las entradas de estos contadores tienen diodos limitadores y cada entrada, exceptuando la entrada de reloj, representan una caiga normalizada. La entrada de reloj con buffer, utilizada con la puerta de strobe, representa únicamente dos cargas. Cada una de las salidas tiene una cargabilidad de 10 cargas. Estos dispositivos son totalmente compatibles con la mayoría de las familias TTL y DTL. La disipación típica es de 270 mW. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS UNID. MAX. MIN. TIP. PARÁMETRO Volts 5.25 5 4.75 Tantidn dt *NmMtocto. VC JiA ^400 Contorne dt itodi nhwi ALTO. IOH mA 16 Conten dt Oto nM BAJO. Iol MHz 25 0 Frecumcra da ralo da tntndi. f „^ 20 ns Anchura dM hnpul ns 15 Anchura M Imputo da rato, i.,*.,,, 15 i Anchura m Im put•o da punta nuevo t. (o putrta 9) TtoHMdiMtora No dei ta^ito de rato 25 Dt buralcto i po - 10 ^íclock) ns 0 Otnitotoinagitfvo M Mirto imputo di roto Ttompo de mentor todrátoputoderaO - 10 ^clock) 0 Da trantlcttn • po - 10 ns 20 Da trawtcto i nagoUw M nitoto imputo da rato Temperatura vitoMidatunctoimranloX C 70 0 Fig. 10-22.- Características delCI 74167. 497 CAPITULO 10 EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta: 1)El acarreo jen la suma binaria se produce cuando se suman dos bit: a)Ambos iguales y de valor 0. b)Ambos iguales y de valor 1. c)De valor diferente. 2)¿Cuál es la desventaja de un semisumador básico sin ampliación? a)Que sólo suma la mitad de los bit. b)Que no se puede sumar correctamente 2 bit del mismo valor. c)Que no genera acarreo. 3)El sumador completo: a)Suma 2 bit y genera la suma con el acarreo. b)Suma 2 bit y genera la suma sin acarreo. c)Suma 2 bit y el acarreo previo y genera la suma y el acarreo. 4)La ventaja del sumador de arrastre anticipado: a)Proporciona secuencialmente el arrastre anticipado de cada paso. b)Genera anticipada y simultáneamente los acarreos de los pasos. c)Dispone de una línea independiente para la suma de los acarreos de la serie. 5)La desventaja del sumador de arrastre anticipado es: a)La complejidad del circuito cuando los números son grandes. b)La limitación de velocidad. c)La limitación de fan-out. 6)Un elemento aritmético realiza la resta de dos números: a)Sumando sus complementos. b)Complementando el minuendo y sumándolo con el sustraendo. c)Complementando el sustraendo y sumándolo con el minuendo. 498 ELEMENTOS ARITMÉTICOS DIGITALES EXPERIMENTACIÓN PRACTICA. ELEMENTOS ARITMÉTICOS PRIMERA PRACTICA: SUMADORES "Conceptos teóricos": El semisumador es un circuito lógico de doble entrada y doble salida, con el que se obtiene la adición binaria. A las entradas se les aplican dos bit binarios que se han de sumar y por las dos salidas se obtiene la suma de los bit y el acarreo si lo hay. Cuando se deban sumar dos números de longitud mayor que 1 bit hay que tener muy presente los acarreos que se generen (un bit 1 su mado con otro bit 1 dan como suma 0 y como acarreo 1). Al sumar los nuevos dígitos debe ser tenida en cuenta la posibilidad de que haya existido acarreo al sumar los anteriores. Un sumador completo combina dos semisumadores adecuadamente, no sólo para sumar y generar acarreo, sino también para tener en cuenta si lo había en la suma de los 2 dígitos anteriores. En esta práctica se estudiará el semisumador y el sumador completo y se introducirá el concepto de sumador en serie. SEMISUMADOR a)Preparar los siguientes CI: 1 CI 7408 Cuádruple puerta AND 1 CI 7432 Cuádruple puerta OR 1 CI 7486 Cuádruple puerta O-Exclusiva b)Construir el circuito de la figura 10-23. swi Suma L1 SW2 7408 Carry L2 . 10-23.- Montaje práctico de un semisumador. 499 CAPITULO 10 c) Coloquen los interruptores como se indica en la tabla de la figura 10-24 completándola. Entradas B=SW2 A=SW1 0 0 0 1 1 0 1 1 Salidas SUM=L1 CARRY=L2 Fig. 10-24.- Tabla de salida del semisumador. d) Comprueben la reaiización de las siguientes sumas: o 1 h 1 1 0 10 Acarreo SUMADOR COMPLETO El diagrama por bloques de este elemento se muestra en la figura 10-25. Carry Suma Fig. 10-25.- Diagrama por bloques de un sumador completo. El sumador completo consta de dos semisumadores y una puerta OR que recibe las salidas de los acarreos de ambos. 500 ELEMENTOS ARITMÉTICOS DIGITALES a)Preparen los CI: 7408, 7432 y 7486. b)Monten el circuito de la fiura 10-26. swi SW2 SW3 U Fig. 10-26.- Montaje práctico de un sumador completo. c) Coloquen los interruptores SWI, SW2 y SW3 como se indica en la talba de la figura 10-27. Salidas Entradas CARRY=SW3 B=SW2 A=SW1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 L1 = Suma L2-CARRY Fig. 10-27.— Tabla de salida o respuesta de un sumador completo. d)Comprueben que realiza las siguientes sumas: Acarreo B + A+ 0 0 0 00 0 0 1 01 0 1 0 01 0 1 1 10 1 1 1 1 0 1 10 11 501 CAPITULO 10 SUMADOR SERIE a)Preparen los siguientes elementos: 1 CI 7474, doble FF D 1 CI 74164 Registro de desplazamiento de entrada serie, salida pa ralelo 1 CI 74194 Registro de desplazamiento universal. 1 Display numérico b)Construyan el montaje de la figura 10-28. c)La asignación que tienen los diversos interruptores es la siguiente: SW1: Entrada de datos. SW2: Entrada de reloj. SW3: Circuito de borrado (se activa con bajo). SW4: Activación del display numérico (bajo). SW5: Activación del sumador (alto). d)Inicialización del sumador. Pónganse los interruptores así: SW3: De bajo a alto. SW4: De bajo a alto. e)Entrada de datos. Meter los dos números a sumar en el registro de desplazamiento. Poner SW1: alto y SW2 t 6 veces. Esto proporcionará 6 niveles altos en el registro 74164 (QA - Qf = alto). Metan los datos de la siguiente forma: 1Transición de reloj : Io dígito: bit de menos significado. 2""Io dígito: bit de significado posterior. 3""Io dígito: bit de más significado. 4""2o dígito: bit de menos significado. 5""2o dígito: bit de siguiente significado. 6""2 dígito: bit de más significado. f)Datos en display. Poner SW4 bajo-alto-bajo. Los dos números aparece rán en el display. g)Adición. Poner SW1 bajo y SW5 alto. Pasar a SW2 t tres veces. La secuencia posterior será la siguiente: Ia Transición de reloj * : Los bit de menor significado del Io y 2o dígito son sumados y almacenados en el registro 74194. 2a""Los bit de significado posterior del Io y 2o dígito son sumados. La Ia suma es desplazada en el 74194 a la salida de QB y la 2a a la salida de QA . 502 ELEMENTOS ARITMÉTICOS DIGITALES L1 l\ L3 11 A QB C QD CLK 74194S1 • A tierra CL RSO Carry salida Carry entrada Suma Sumador completo D Q 7474 CLK CL SW5 QAQBQCQOQEQF I SW1 A74164 B CLKCL SN3 SW2 .5V (A tierr t • SWA Dígito del display A G Atierra Entrada C Entrada B Entrada B Fig. 10-28.- Montaje práctico de un sumador en serie. 503 CAPITULO 10 3a ""Los bit de más significado de los dos dígi tos son sumados. La Ia suma se desplaza a Qc, la 2a a QB y la 3a a QA . El bit de arras tre se coloca en la salida Q del 7474. h) Verificar las respuestas en los led Lia L4. i) Repítanse los pasos D a H para otros números. Nota: La ventaja del sumador serie es el escaso circuito extemo que precisa; su desventaja, el tiempo que se pierde en la adición secuencial. Sumario Un semisumadpr combina 2 bit según las reglas de la suma binaria. Un sumador completo combina 2 semisumadores con una puerta OR que recibe sus acarreos, con lo que además de la suma y la generación del arrastre, tiene en cuenta el acarreo previo que haya podido existir. Un sumador en serie se estructura alrededor de un sumador simple, que suma un bit después de otro de forma secuencial. SEGUNDA PRACTICA: RESTADOR (ELEMENTOS ARITMÉTICOS) "Conceptos teóricos": El semirrestador dispone de dos entradas y dos salidas y cumple las reglas binarias de la resta. En la práctica, la resta se realiza normalmente mediante la suma del complemento a 2. Est© elimi na la necesidad de distinguir circuitos de suma y de resta. Las reglas de la resta son: 0110 0011 01011 I—. Tomo prestado 1 (Borrow) Hay que tener en cuenta que al restar a un bit otro mayor se toma prestado 1 y se debe tener en cuenta esto al realizar la resta siguiente. El restador total tiene 3 entradas (A, B y el bit 1, que se toma prestado y que en inglés se denomina "borrow") y 2 salidas. Un restador com pleto está formado con 2 semirrestadores acoplados mediante una puerta OR. Con esta práctica se estudia el semirrestador, el restador total y el restador serie. 504 ELEMENTOS ARITMÉTICOS DIGITALES SEMIRRESTADOR a)Preparen el CI 7404 (Séxtuple inversor), el 7408 (Cuádruple puer ta AND y un CI 7432 (Cuádruple puerta OR) y un CI 7486 (Cuádruple puerta OR-Exclusiva). b)Monten el circuito de la figura 10-29. SW1 SW2 Fig. 10-29.- Montaje práctico del semirrestador. c) Coloquen los interruptores según se indica en la tabla de la figura 10-30 y complétenla. ENTRADAS B = SW2 A = SW1 0 0 0 1 1 0 1 1 SALIDAS Diferencia = Ll Borrow=L2 Fig. 10-30.- Tabla de respuesta de un semirrestador. d) Comprueben que el semirrestador cumple las reglas de la resta bina ria. RESTADOR COMPLETO El diagrama por bloques de un restador completo se muestra en la figura 10-31. 505 CAPITULO 10 A Borrow Semirrestador B \ Borrow J Diferencia Semirestador ^ borrow y Diferencia Borrow desde el bit contiguo de menos significado Fíg. 10-31.- Diagrama por bloques de un restador completo o total. a) Construyan el circuito que se muestra en la figura 10-32. SW1 SW2 SW3 Fig. 10-32.- Montaje práctico de un restador completo. b) Pongan los interruptores como se indica en la tabla de la figura 10-33 y complé^enla. Entradas Salidas C=SW3 B = SW2 A = SW1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 L1 = Diferencia Fig. 10-33.- Tabla de salida del restador completo. 506 L2=Borrow ELEMENTOS ARITMÉTICOS DIGITALES 12 A tierra Salida Diferencia BorrowRestador Entradacompleto BorrowBA ivación tador la entrada C, B, A el display A A la en A, del dis Entrada swi 3 Entrada A .5V A tierra SW4 n SW4 Dígito del display B D A tierra A tierra Entrada B Entrada B Fig. 10-34.- Montaje práctico de un restador serie. 507 CAPITULO 10 d) Comprueben si se cumplen las reglas de la resta binaria, mediante el restador total. RESTADOR EN SERIE a)Preparen los siguientes CI: Un 7474 (Doble FF-D), un 74164 (Registro de desplazamiento entrada serie-salida paralelo) y un 74194 (Registro de desplazamiento universal) y un display. b)Construyan el circuito de la figura 10-34. c)Asignación de cada interruptor: SW1: Entrada de datos SW2: Entrada de reloj t SW3: Circuito de borrado (bajo) SW4: Activación del display numérico (bajo) SW5: Activación del restador (alto) d)Inicialización del restador. 1.SW5: bajo 2.SW3: bajo-alto 3.SW4: bajo-alto e)Entrada de datos. Poner SW1: alto y SW2t tres veces. SW1: bajo. Pasar SW2 f una vez. Poner SW1: alto. Pasar SW2 t dos veces. Los datos entran como se indica en la figura 10-35. 74164 CBACBA A=HHH IIIII B=HHL Dígito BDi'gitoA Fig. 10-35.- Entrada de datos. f) Datos en el display. Pasar SW4 de bajo a alto, con lo que los dos números a restar se visualizan en el display. 508 ELEMENTOS ARITMÉTICOS DIGITALES g) Resta. Poner SW5 alto. Pasar SW2 t tres veces. La secuencia de la resta es la siguiente: Ia transición de reloj ( f ) Los datos se desplazan a la derecha una posición y los bit de los dígi tos A y B de más significado se restan y almacenan en el registro de des plazamiento 74194. Cuando se genera un borrow (toma prestado 1) se almacena en el FFD, para que entre con el próximo bit de más significa do en la secuencia de la resta. 2a transición de reloj (f) Los datos se desplazan a la derecha una posición y los bit de más pe so de los dígitos A y B se restan. Si se generó préstamo en la resta pre via, se incluye en la secuencia de la resta. Si se genera préstamo en esta resta, se almacena para que entre con el bit de más significado en la secuencia de la resta. 3a transición de reloj (t) Los datos se desplazan a la derecha una posición y los bit de más significado de los dígitos A y B se restan. Si se generó préstamo previa mente, se incluye en la secuencia de la resta. Si se genera préstamo en esta resta se almacena. La salida Q del 7474 es visualizada con el bit de más significado de la diferencia. h) Recuerden que Ll = 8, L2 = 4, L3 = 2 y L4 = 1. i) Entrada de datos. Pongan SW1 bajo. Pasen SW2 f una vez. Pongan SW1 alto. Pasen SW2 t cinco veces. La entrada de datos se muestra en la figura 10-36. 74164 A = HHL B=HHH I " I H | H | H | H Dígito BDi'gito A Fig. 10-36.- Entrada de datos, según se indica en la práctica. j) Repitan los pasos f y gNota: Cuando B > A el resultado será un número negativo y será comprobado con el complemento a 2. Para hallar el complemento a 2 de un número se invierte y se le añade 1 al bit de menos peso. Ejemplo: 509 CAPITULO 10 Número binario Inverso Se añade 1 01 1 100 +1 Complemento a 2 101 Sumario Un semirestador procesa doS números binarios según las reglas de la resta binaria. Hay que tener en cuenta la posibilidad de que haya préstamo en la resta. Un restador completo combina dos semiresta- dores con una puerta OR en sus líneas de préstamos. Al restar los nú meros debe tenerse en cuenta el arrastre previo, así como la generación del nuevo préstamo. En un restador binario si B es mayor que A, el re sultado puede ser comprobado mediante el complemento a 2. TERCERA PRACTICA: UNIDAD LOGICO-ARITMETICA (ALU) "Conceptos teóricos": La ALU, Unidad Lógico Aritmética, es un elemento de tratamiento de datos en paralelo que puede realizar sumas y restas con un sumador completo y un restador completo, así como otras funciones de tipo no sólo aritmético, sino también lógico. Existe un procedimiento para seleccionar las diversas operaciones lógicas y aritméticas, que se planteó en la parte teórica de este capítulo. En esta práctica se examina la suma y la resta en paralelo con una ALU de 4 bit. La selección de la función que se desea realice la ALU se lleva a cabo mediante varias líneas de control (So , S^, S2, S3 y M). Se recomienda estudiar las características de la ALU conteni^a en el CI 74 181, que han sido expuestas en las figuras 10-18 y 10-19 para comprender mejor las posibilidades que tiene la ALU de esta práctica y su diagrama de conexiones. SUMADOR PARALELO a) Preparen el CI 74181, que contiene una ALU. b)Monten el circuito de la figura 10-37. 510 ELEMENTOS ARITMÉTICOS DIGITALES A tierra A tierra ? VCC A1 B1 A2 B2 A3 B3F3 A.L.U. 74181 Bo Ao S3 S2 si CARRY so Entrada mode fo fi I I I I I I I I F2 com A tierra Entradas de control A.L.U. a0 Entrada A.L.U. Bo Entrada A tierra A tierra Display B D A tierra A tierra da A.L.U. Bi Entrada A.L.U. b, Entrada Fig. 10-37.-Montaje práctico con la ALU delCI 74181. c) Configuren las líneas de control como se indica para la adición en la tabla de la figura 10-38. Entrada s3 s2 Si s0 Carry Entrada Mode Nivel H L L H H L Conexión C +5V Tierra Tierra +5V +5V Tierra Fig. 10-38.^ Tabla que indica la configuración de las líneas de control. 511 CAPITULO 10 d) Poner los interruptores como se indica en la tabla de la ALU para la adición. La equivalencia decimal de Ll a L4 es L4 = 1 y L3 = 2, L2 = 4y Ll = 8. Configuración de los interruptores: SW1: 22 = A2SW4: 2^ = B2 SW2: 21 = A,SW5: 21 = B, SW3:2 = AOSW6:2=Bn DÍGITO A SW1 4 SW2 2 DÍGITO B SW3 1 SW4 4 ENTRADA A 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 SW5 2 ENTRADA B Entradas Entrada Entrada *,=SW2 V8W3 numérica S2=S*4 B,=SWS B0=8W numérica A B 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Salidas (A + B) B,=L3 VL3 Fig. 10-39.- Tabla de salida de la ALU para la adición. e) Verificar que la ALU realiza la adición binaria: A2AiAo Bn F.3 Acarreo—í 512 F2 SW6 1 Fo V-i — — — — Equivalente decimal ELEMENTOS ARITMÉTICOS DIGITALES RESTA a) Configuren las líneas de control como se muestra en la figura 10-40. Entrada Nivel s3 L H H L L L S2 Si s0 Carry Entrada Mode Conexión Tierra +5V +5V Tierra Tierra Tierra Fig. 10-40.- Configuración de las líneas de control para la resta. b) Pongan los interruptores como se indica en la tabla de salida para la resta de la ALU de la figura 10-41. Entradas Entrada Entrada A,=SW2 A,=BW3 numérici B2SW4 B,=SW5 B0=8W numéricí (j=L4 A R 0 0 1 1 0 0 0 0 0 1 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 Salidas f,=L3 (j=L2 — — IJ.L1 Equivalente decimal Sa ¡da en co mplemen toa 2 0 1 0 1 0 1 Fig. 10-41.- Tabla de salida para efectuar restas con una ALU. c) Verifiquen que la ALU realiza la resta binaria: A2AiAo B2 F3 Acarreo—* F2 Bo F, Fo 513 CAPITULO 10 Observación: Cuando B > A la diferencia será un número negativo y será localizada en forma de complemento a 2. Nota: La ALU de 4 bit, del 74 181, contiene cuatro circuitos sumadores-restadores completos. Los datos aplicados a las entradas A y B se procesan y su suma o resta aparece en la salida en paralelo. La mayor ventaja del circuito sumador-restador en paralelo es la velocidad con que se realiza la suma o la resta; su mayor desventaja, que requiere una entrada por cada bit de dato. Sumario La ALU (Unidad Lógico Aritmética) es un elemento de manipulaciónde datos en paralelo, que puede sumar y restar mediante sumadores y Testadores completos. Su mayor ventaja es la rapidez con que realiza las sumas y restas. Dada la flexibilidad de la ALU, su empleo es muy popular en instru mentación, sobre todo en mediciones de magnitudes que hayan de ser posteriormente computadas. Si se necesita tratar datos de más de 4 bit se pueden poner conectadas varias ALU. 514 ELEMENTOS ARITMÉTICOS DIGITALES CUESTIONES PRACTICAS DE AUTO-TEST a)Referidas a la primera práctica: Sumadores. 1)Un semisumador considera el acarreo de la suma previa. a)Verdadero. b)Falso. 2)Un sumador completo combina a 2 semisumadores con una puerta OR usando las salidas de: a)La suma. b)El acarreo. 3)Un sumador en serie usa sumadores: a)Varios completos. b)Varios semisumadores. c)Un semisumador. d)Uno completo. 4)La mayor ventaja del sumador serie es: a)Sólo requiere un sumador completo. b)La rapidez. c)Puede tratar simultáneamente cualquier número de bit. d)Requiere un circuito de control mínimo. b)Referidas a la segunda práctica: Restadores. 1)Si la entrada de un restador serie es: A: HLH (alto, bajo, alto); B: HHH, la salida será: a) LHL b)HHL c)HLH d)Ninguna de las anteri^res 2)El semirrestador se usa: a)Para el bit de menos significado. b)Para el bit de más significado. c)Siempre que haya un borrow presente. d)Ninguna de las anteriores. 515 CAPITULO 10 3)Un restador serie usa un restador completo por cada bit de entrada: a)Verdadero. b)Falso. 4)El restador completo tiene una puerta OR a la salida de los semirrestadores que: a)Da la resta. b)Da el borrow. c) Referidas a la tercera práctica: La ALU. 1)La ALU usa el principio de la computación serie: a)Verdadero. b)Falso. 2)El equivalente decimal del complemento a 2 de 1011 es: a) 3 b)5 c)7 d)9 3)La mayor ventaja del tratamiento en paralelo de los datos en un circuito aritmé tico es: a)Un circuito sumador-restador para cada bit. b)Requiere menos circuitos. c)Capacidad de tratamiento de más datos. d)Velocidad. 4)El complemento a 2 del número decimal 9 es: a)1001 b)0111 c)1000 d)0110. 516 Capítulo I j Memorias INTRODUCCIÓN En electrónica digital, una memoria es generalmente un dispositivo que puede almacenar bit lógicos 1 y 0 de forma que en cualquier mo mento se pueda acceder a un solo bit, o a un grupo de ellos, y recuperar su contenido. Para almacenar y sacar bit se requiere una combinación de las siguientes señales de control: 1.Señal de direccionamiento, que identifica la posición de un bit de memoria. 2.Orden de lectura o escritura según la función que se vaya a desem peñar. 3.Señal de reloj que sincroniza la entrada y salida del bit de memoria. En capítulos anteriores ya se han estudiado los conceptos fundamen tales sobre el almacenamiento de bit y las memorias pequeñas, tales co mo los registros de desplazamiento; en este capítulo se analizan diferen tes tipos de memorias y, posteriormente, con mucho detalle, las memo rias en circuitos integrados. La combinación de biestables, piezas básicas para las memorias, da lugar a dos tipos de memorias: a)Las clásicas, en las que se almacena 1 bit de información en cada flip-flop y cuando se precisa dicha información hay que localizarla en la misma posición, es decir en el flip-flop que se almacenó. b)Los registros de desplazamiento, en los que los bit de datos se desplazan a través de los flip-flop, que están conectados entre sí. TIPOS DE MEMORIAS Las memorias son los elementos, dentro del área de la electrónica digital, que más rápidamente cambian y se desarrollan. El avance y 517 CAPITULO 11 ampliación de la tecnología de las memorias comienza con lá llegada^ del computador. Cada computador debe almacenar y recuperar conti-.^* nuamente bit lógicos 1 y 0 durante su funcionamiento; por tanto, una:"f memoria es parte fundamental e imprescindible de un computador./ El computador precisa, según su aplicación, pequeñas, medianas * y grandes capacidades de almacenamiento. Para una pequeña cantidad • de almacenaje, el computador puede emplear un acceso rápido auna memoria de sólo algunos cientos de bits, de almacenamiento. Para ca pacidades de almacenamiento grandes puede usarse un tipo de memoria ^ más lenta, pero cuya capacidad puede alcanzar varios millones de bit. Con estos principios se han desarrollado diversos tipos de memorias. Conviene definir las características más importantes de las memorias, porque nos darán los elementos de comparación entre los diferentes tipos. Densidad de bit: Es la cantidad de bit contenidos en una cierta área física, o sea, por unidad de superficie. Capacidad total: Es el número total de bit que puede almacenar una memoria. Velocidad: Es la rapidez que tiene una memoria para acceder a los datos y leerlos o escribirlos. Tiempo de acceso es el tiempo necesario para seleccionar una posición y sacar o grabar el dato almacenado. En tecnología TTL es del orden de 30 a 100 ns y en MOS es de 100 ns para el canal N y 400 ns para el P. Potencia de una memoria: Es la que consume o disipa. Las memorias MOS disipan micro vatios y las TTL milivatios. Coste por bit: Se obtiene hallando el precio a que sale cada bit. Recomendaciones de uso: Son especificaciones que señala el fabri cante para la utilización de la memoria y se evalúan de diferente forma, según se trate de memorias de pequeña o gran capacidad. Las normas que han de tenerse muy en cuenta en el manejo de las memorias son: El tipo de encapsulado, la facilidad de interface, la volatilidad, por la que los bit almacenados pueden o no destruirse al suprimir la alimen tación de la memoria, y otros factores. En este capítulo se identifican y definen simplemente las memorias más comunes, discutiéndose con más detalle las memorias con semicon ductores e integradas, citando solamente aquellos tipos que aún están en desarrollo. Los tipos de memorias más conocidos son: Tarjetas y cintas de papel perforado: Para almacenar un bit lógico 1 se perfora en una tarjeta o cinta de papel un pequeño agujero en una 518 MEMORIAS determinada posición. La ausencia de agujero significa la existencia de bitO. Para leer los datos, la cinta o tarjeta pasa por encima de un foco de luz, avanzando una parte de papel en cada ciclo de tiempo. La luz pasa a través de los agujeros hasta un detector fotosensible que proporciona una señal eléctrica cuando se excita. Memorias de núcleos magnéticos: Un bit lógico 1 ó 0 se almacena.en un disco magnético (toroidal) a base de una determinada orientación magnética. El núcleo se magnetiza cuando pasa momentáneamente la corriente en una de las dos posibles direcciones, por un hilo que atra viesa el centro del toroide. Inversamente se produce la lectura, cuando se detecta un voltaje inducido en uno de los sentidos del hilo al existir un campo magnético dado. Si cambia el campo magnético, se induce voltaje y el estado original se conoce por ser opuesto al estado conoci do. Si el campo magnético tiene la misma dirección que el estado cono cido no se inducirá, ni se apreciará voltaje. Cinta magnética: Los bit lógicos 1 y 0 se graban en las cintas magné ticas como zonas imanadas, de manera similar a las cintas que usan los magnetófonos domésticos. Sin embargo, las cintas grabadas con datos digitales para computador son típicamente más anchas y el carrete tiene mayor longitud, pues son tratadas con circuitos electrónicos especiales. Una reciente innovación es la cásete, que se utiliza con frecuencia en los terminales remotos, para almacenan grandes cantidades de datos. Las casetes usadas en estos dispositivos grabadores son iguales a las que tienen los reproductores domésticos. Disco magnético: Usa básicamente el mismo principio que la cinta magnética, sólo que el elemento se soporta sobre un disco rígido o fle xible, en lugar de una cinta^ Existen discos fijos y otros móviles en cartuchos. Tambores magnéticos: Con igual principio que las cintas magnéticas, pero utilizando como soporte un tambor rotativo. Otras memorias: Además de las memorias expuestas, las hay también en tarjetas cableadas, en películas magnéticas y en otras formas menos comunes. Existen tecnologías completamente nuevas (nuevas para aplicaciones comerciales tales como memoria de burbuja, de haces elec trónicos, etc.). Estas nuevas tecnologías se considerarán brevemente, al final del capítulo. Los núcleos magnéticos se han usado normalmente en las memorias principales de los computadores, porque permiten el acceso a los datos 519 CAPITULO 11 más rápidamente que cualquier otro tipo. Sin embargo, los núcleos de memoria no se pueden construir y aplicar de forma económica, para grandes capacidades de almacenamiento, por su gran consumo de poten cia, su tamaño y su costo. En su lugar, para grandes cantidades de alma cenamiento se emplean las tarjetas y cintas de papel perforado, así co mo las cintas y los cartuchos de discos magnéticos, pues si bien es cierto que el acceso a los datos es relativamente lento (especialmente el de la cinta) se pueden almacenar enormes cantidades de datos en un espacio pequeño y comparativamente con un coste bajo. Refiriéndonos a las memorias de gran capacidad, los tambores y los discos magnéticos pue den actuar como separadores intermedios entre las memorias lentas y las rápidas a base de núcleos. Es decir, un gran volumen de datos se puede transferir con un régimen lento a esas memorias y luego descar garlo rápidamente en el computador, tal como precisa la operación de funcionamiento de éste. MEMORIAS CON SEMICONDUCTORES La introducción y el rápido desarrollo de grandes capacidades de memoria en los chips semiconductores, en los años pasados, ha sido tan significativa que ha originado el cambio del concepto de memoria. Los pequeños CI de memoria (flip-flop y memorias de 64, 128 e incluso 256 bit) se han usado mucho, pero debido a su pequeña capa cidad, sólo se han empleado como pequeñas memorias auxiliares. Sin embargo, el desarrollo de los chips de memorias semiconductoras de gran capacidad, con posibilidad de almacenar varios miles de bit en un chip de CI, ha modificado radicalmente toda la tecnología de la fabricación de las memorias de computadores, al mismo tiempo que ha originado nuevas aplicaciones de ellas. En principio, las memorias con semiconductores han hecho posible la construcción de memorias más rápidas, más compactas y de menor con sumo de potencia que las memorias principales de núcleos de los com putadores. En segundo lugar, han desplazado al núcleo de las memorias principales de la generación de computadoras más reciente. Tercero, han cambiado la arquitectura de los circuitos de los computadores, me diante la introducción de microprogramas (almacenando una parte de un programa de forma más o menos permanente). Por último, su versatilidad, capacidad y compatibilidad con otros circuitos integrados les ha facilitado el acceso a aplicaciones completamente nuevas, fuera del campo de los computadores. Cada tipo de memoria semiconductora se discutirá por separado, y básicamente se clasifican en dos tipos fundamentales. 520 MEMORIAS a)RAM (Memorias de acceso aleatorio): Es un tipo de memoria en el que los datos se pueden escribir o grabar y luego volverlos a leer. Se trata de un conjunto de células de memoria a las que se puede acceder a leer o a escribir, mediante el uso de las adecuadas señales de direccionamiento y de inhibición. Si la célula del circuito es básicamente un flip-flop, se llama RAM estática; si usa un elemento capacitivo para al macenar el bit de información, se llama RAM dinámica. b)ROM (Memoria de sólo lectura): Es un tipo de memoria en el que se pueden leer los datos, pero no escribirlos (los datos se graban durante la fabricación o en proceso aparte, después de la misma). Una ROM también consta de una matriz de células de memoria, pero sus células son muy simples, comparadas con las de la RAM, a veces están forma das por un simple transistor e incluso por un diodo (se puede considerar la ROM como un decodificador). Hay tres clases de ROM que se describen más adelante: la ROM bási ca, grabada en fábrica; la PROM, que es una memoria prográmable por el usuario, y la REPROM o PROM borrable, que puede ser borrada y reprogramada varias veces; también recibe el nombre de EAROM. Los dos tipos de memoria RAM y ROM se fabrican con dos procesos diferentes de tecnología LSI: la MOS y la bipolar. Las memorias MOS son en general más compactas y con más capacidad de bit que los chip semejantes fabricados en tecnología bipolar. Sin embargo, las memorias MOS requieren voltajes de alimentación de más de 10 V y su tiempo de acceso es mayor (algunos cientos de nanosegundos). En contraste, las memorias bipolares almacenan un número menor de bit y consumen más potencia, pero trabajan con una alimentación ventajosa de +5V y tienen un tiempo de acceso que se mide en decenas de nanosegundos. INTRODUCCIÓN A LA CONSTITUCIÓN DE LAS MEMORIAS CON SEMICONDUCTORES Las memorias primitivas tuvieron como elemento fundamental al flip-flop D, que se muestran en la figura 11-1 A. Para cargar el flip-flop tipo D con un bit 1 ó 0, éste se introduce por la línea D de entrada de datos, al mismo tiempo que se genera un impul so de reloj. El bit queda almacenado en el flip-flop y aparece en la salida Q. 521 CAPITULO 11 rtg 11-1-A.- Flip-flop tipo D, elemento básico de las memorias. La necesidad de obtener memorias cada vez de mayor capacidad hi cieron que se construyeran conjuntos de flip-flop en los que se introdu cía el dato aplicando el impulso de reloj al elemento seleccionado para su almacenamiento, como se muestra en la figura 11-1-B. \ I Entrada de datos D V Selección CK D de ¿ •f Q Salida: Fig. 11-1-B.- La entrada de clock selecciona Q el FF al que se carga el bit de datos. Flip-Flop D CK Q El inconveniente de un conjunto elemental de FF independientes, como el mostrado en la figura 11-1-B, es que cada uno precisa una línea propia de entrada de reloj, la cual cuando se activa introduce al FF se leccionado el dato por la línea común de "entrada de datos". Dada la elevada capacidad que interesa conseguir en las memorias, el número de patillas de entrada sería elevadísimo con este sistema, por lo que en su lugar se comenzó a usar decodificadores que con escasas líneas pueden seleccionar muchas posiciones. Así, un decodificador de 8 entradas puede seleccionar^8 = 256 (ver figura 11-1-C) y uno de 10 entradas po dría seleccionar 1024 posiciones de memoria (abreviadamente, 1K). El tratamiento de la información se realiza normalmente con palabras de varios bits (4, 8, 16, etc.); por lo tanto, un decodificador puede se leccionar entre muchas posiciones de meñioria, cada una de las cuales está constituida por varios FF. Así, por ejemplo, un decodificador de 6 522 MEMORIAS •O 04 -1 -2 14 3 2< Líneas de \ 34 direccionamiento 44 Decodificador de direcciones 5* 6< -257 • 254 74 .255 Fig. 11-1-C.- Un decodificador de 8 entradas puede direccionar 256 posiciones de memoria. entradas puede gobernar 64 posiciones de memoria, de 4 flip-flop cada una, como se representa en la figura 11-1-D. En la figura 11-1-D, según el estado de las líneas de direccionamien to, a cuyo conjunto se denomina "bus de direccionamiento", se deter mina una de las 64 salidas y se aplica a sus 4 FF un impulso de reloj que Líneas de direccionamiento 14 24 Bus de ^ direccionamiento 34 44 54 Decodificador de direcciones 63 V Bus de datos Fig. 11-1-D.- Estructura de una memoria de .64 x 4 bit 523 CAPITULO 11 produce la salida de los bits que contienen por las 4 líneas de datos, que reciben el nombre de "bus de datos", obteniendo simultáneamente los 4 bits que forman una palabra. Hay otra forma de construir memorias de gran capacidad, con filas que constan de varios bits. En la figura 11-1-E se muestra una memoria de 256 posiciones individuales, formada por una matriz de 16 filas y 16 columnas. Fig. 11-1-E.- Memoria de 256 x 1 bit, estructurada en 16 filas y 16 columnas. Mediante 8 líneas de entrada en el bus de direcciónamiento, 4 para el codificador de filas y 4 para el de columnas, se controlan 16 filas y 16 columnas. El cruce de la fila seleccionada con el de la columna pro porciona una de las 256 posibles posiciones. En el caso de precisar una memoria de 256 x 4, es decir, que emplee palabras,de 4 bits, se conectan en paralelo 4 memorias de 256 x 1, se gún la figura 11-1-F a). Otra forma de representar el acoplamiento de 4 módulos de memoria de 256 x 1 para conseguir una memoria de 256 x 4 es la mostrada en la figura 11-1-F b). 524 MEMORIAS Fig. 11-1-F a).- Formación de una memoria de 256 x 4 con módulos de 256 x 1. La misión de las patillas de cada elemento de memoria de la figura ll-l-Fb)son: Aq, Ai A7: 8 líneas de direccionamiento que forman el bus de direccionamiento. Ej,'E2 , E3 y E4 : Líneas de entrada de datos a las memorias. Sj, S2, S3 y S4 : Líneas de salida de datos de la memoria. R/W: La que determina la lectura (R) del contenido de la posición de memoria y lo saca por las salidas S, o bien, escribe (W), en la posición direccionada, el dato que se aplica por la entrada E. ST: La que selecciona el chip que ha de proporcionar los datos en ca so de utilizar varios. MEMORIAS RAM Las memorias RAM son circuitos integrados cuyas células pueden ser escritas y leídas. Las RAM se clasifican en estáticas y dinámicas, según el tipo de sus células, y, de acuerdo con la tecnología de fabricación que se emplee, en bipolares y MOS. Para escribir un dato en una RAM típica se direcciona la posición del bit y se envía una señal de escritura para 525 MEMORIAS que, a continuación, se grabe el dato. En las RAM dinámicas, el dato se sincroniza con un reloj independiente, mientras que en los tipos estáti cos se introduce asincronamente (sin señal de reloj). Para leer y sacar fuera de la memoria un dato, se direcciona el bit a leer y se envía una señal de lectura. En cada chip de RAM hay muchos circuitos de células individuales, tantos como número de bit puede almacenar el chip. Las células pue den ser de tipo estático o dinámico. La disposición de las células, según la figura 11-1-G, forma una matriz rectangular compuesta por varias fi las y varias columnas, las cuales se identifican por las líneas de direccionamiento. Cuando se va a efectuar una lectura o escritura, en principio se elige una línea de dirección de fila y otra de columna, con lo que se determina la posición de una célula, donde se cruzan las dos líneas, que es la activada. Una memoria de 64 bit puede tener una matriz de 8x8 células; la de 1024 bit, una de 32 x 32, etc. Además de las células de memoria, cada chip RAM tiene otros circui tos auxiliares. Por ejemplo, todos los chip tienen buffer para el direccionamiento y decodificadores, para que el usuario proporcione una en trada en forma binaria y se decodifique en las líneas de direccionamiento de fila y columna. Todos los chips necesitan amplificadores que detecten niveles de vol taje bajos, de los bit de datos almacenados en el CI. También hay buffer de entrada (circuitos tampones) y circuitos lógicos que generen las ór denes de escritura y lectura. Para la fabricación de los chips de RAM se utilizan dos procesos: el bipolar y el MOS. En las memorias bipolares son generalmente compati bles sus entradas y salidas con TTL, mientras que las memorias MOS operan con voltajes más elevados. Existe también un tercer proceso de fabricación, denominado MOS COMPLEMENTARIO (CMOS), pero, en general, los chips de RAM de alta capacidad no se fabrican con esta tec nología. ESTRUCTURA DE LA CÉLULA DE UNA RAM La diferencia entre las RAM dinámicas y estáticas estriba en la cons titución de sus células. Una célula de memoria dinámica es siempre de tipo MOS y consta de uno o más transistores y un elemento capacitivo 527 CAPITULO 11 Señales de direcclonamiento de columna (x) Dirección de fila (yl Fila 32 Del bus escritura (x) de datos Del bus lectura (x) de datos Decodlflcadores de dlrecclonamlento de columna Buffers dlreccionamlento columna dir ecodlflcadores e dlrecclonamlento e columna Fie 11-1-G - En la parte superior, una matriz típica de células de una RAM de 1.024 bit. En la zona central, el esquema de una célula RAM de 3 transistores. Abajo, una foto de una RAM MOS de 2.048 bit. 528 MEMORIAS en el que se almacena 1 bit de datos como carga. Hay células de 1, 2, 3 ó 4 transistores y cada tipo tiene sus ventajas e inconvenientes. Un inconveniente de las células dinámicas es que, a causa de las unio nes y la capacidad que aparece en ellas, la célula tiene pérdidas y su car ga tiene que ser restaurada periódicamente. Esto origina la necesidad de un "ciclo de refresco" cada X milisegundos, con el que todas las células que tienen carga (bit lógico 1) son recargadas. Cuando se lee una celda diná mica se pierde la carga del condensador, pero automáticamente se regenera porque se procede a escribir en ella el nivel que tenía. Por este motivo el ciclo de refresco se reduce simplemente a realizar una lectura de las celdas. Una célula estática MOS consiste en un flip-flop y, consecuentemen te no se comporta como un elemento capacitivo. No necesita ciclo de refresco, ni fuente de alimentación adecuada al refresco, ni ciclo de control lógico, etc. Sin embargo, la célula de memoria estática es mucho más lenta que la dinámica (de 500 a 150 ns es el tiempo normal para la entrada o salida de datos) y por eso es menos usada en los computa dores. En la figura 11-1-H se presenta una célula de memoria tipo dinámico. La capacidad parásita del transistor MOS almacena la carga represen tativa del bit. JL Condensador de alma cenamiento de un bit T Lt'nea de salida Lmea de selección Fig. 11-1-H.- Célula dinámica elemental. El esquema central de la figura 11-1-G muestra un tipo básico de cé lula RAM dinámica. C, es la capacidad parásita cuya carga representa el bit que almacena. Si se activa la línea del bus de dirección de lectura de dicha célula, Qi conduce y si Ct estaba cargado con tensión Q3 también conduce, saliendo la tensión de carga del condensador (bit 1) 529 CAPITULO 11 por Q, a la línea del bus de lectura de datos. Si C¡ estuviese descar gado Q3 no conduce y se obtiene nivel cero. Caso de escritura en memoria, se comienza activando la línea del bus de dirección de es critura, con lo que Q2 conduce a Q el nivel que se aplique por la línea del bus de escritura. A continuación se resumen las principales ventajas de las células di námicas: a)Mucha mayor densidad de bits. En el mismo área de integración caben más células dinámicas que estáticas. b)Menor coste económico por bit. c)Menor consumo. d)Tiempo de acceso más rápido. En cuanto a las desventajas, destacan, al comparar las células diná micas con las estáticas, la necesidad de un circuito de refresco que reponga las pérdidas de la capacidad y la necesidad de hasta tres ten siones de alimentación. Las células bipolares son también estáticas (flip-flop), pero más rápidas que las MOS y tienen las ventajas de las células estáticas y dinámicas MOS (el tiempo de acceso típico de las células bipolares es de 50 ns). Sin embargo, el circuito TTL de las RAM bipolares re quiere más consumo de potencia y más superficie en el chip que las MOS. Como resultado de lo anterior, las RAM bipolares se han usado mayormente en pequeñas memorias auxiliares de computadores de gran velocidad, en donde las características de las MOS son insuficientes. La fabricación de CI de memorias RAM bipolares de 1 K y más bit, ha al terado la supremacía de las MOS y se puede augurar que en el futuro serán las RAM bipolares las que más se empleen en los grandes compu tadores. Dos diferencias esenciales en el funcionamiento de las RAM MOS y las bipolares son sus tensiones de funcionamiento y la compatibilidad de sus entradas y salidas con los niveles lógicos TTL. Existen memorias RAM dinámicas que requieren voltajes de funciona miento como + 20 V, 16 V, -12 V, etc., y los niveles de sus entradas y salidas oscilan entre 0 y 20 V. Existen RAM MOS, con circuitos internos para hacerlas compatibles con TTL, pero se mantienen bastante diferentes el resto de las características. Por otro lado, todas las memorias bipolares funcionan con + 5 V y sus entradas y salidas son compatibles con TTL. El capítulo siguiente se dedica a la tecnología MOS y especialmente a las me morias construidas con dicha tecnología. 530 MEMORIAS Hay bastantes variantes específicas en la fabricación de las memorias MOS (se excluyen las CMOS). La mayoría de los chips tienen un sustra to de silicio en el que las regiones de tipo P y de tipo N están difundidas usándose aluminio o silicio como material que constituye la puerta de los transistores MOS. El proceso por el que las regiones de tipo P o de tipo N son difundidas se conoce como PMOS (de canal P) y NMOS (de canal N) respectivamente. Es menos común el proceso SOS (silicio sobre zafiro) en el que cada capa de silicio de tipo P o tipo N, crece sobre un zafiro como sustrato, mezclándose entonces selectivamente y separándose pequeñas áreas de silicio que se convierten en transistores MOS. Hay otro proceso, que se conoce con el nombre de MNOS (metal-óxido nítrico-semiconductor). Todos estos procesos presentan diferencias en cuanto a la densidad de bit que se pueden colocar en el chip, la velocidad de tránsito de un tran sistor entre la saturación y el bloqueo y otras más. Existen algunas téc nicas para aumentar la densidad de los chip bipolares, pero aún son muy recientes o están en proceso de desarrollo. ESTRUCTURA INTERNA DE LAS MEMORIAS RAM ESTÁTICAS Una memoria almacena siempre un número de bit que es potencia de 2.Por ejemplo hay un tipo de memoria capaz de almacenar 28 = 256 bit otra 29 = 512, 210 = 1.024 (1K), 211 = 2.048 (2K), 212 = 4.096 (4K), 213 = 8.192 (8K), 2M = 16.384 (16K), etc. Los bit se almacenan en grupos llamados bytes o palabras, que suelen tener normalmente 4, 8 ó 16 bit. La estructura matricial de la memoria es de tipo paginado, lo cual quiere decir que la información se almacena en páginas, cada una de las cuales tiene un cierto número de bytes orde nados. De esta forma un byte se elige, indicando en principio la página donde se encuentra y finalmente la posición que ocupa en dicha página. En la figura 11-2 se muestra la estructura interna de una memoria RAM de lectura y escritura, formada por 4 posiciones con dos flip-flops cada una. Mediante las líneas de dirección A0 y Al y las puertas AND 1 a 4, se selecciona la posición que se desea leer o escribir. Así, si por ejem plo A0 = 0 y Al = 1, se elige la posición 2, puesto que se abre la AND 3.En caso de escritura, la AND 5 recibe dos niveles altos en sus entra das: CS, que es la línea de selección de chip y R/W = 0. Consecuente mente, se aplicará un nivel alto a una de las entradas de las puertas AND 6, 7, 8 y 9, abriéndose o sacando nivel alto la AND 8, que tiene sus dos 531 CAPITULO 11 entradas con nivel alto. La salida de la AND 8 actúa como dock de FF31 y FF32, cargándose en ellos la información que reciben por sus entradas D, que son las señales II e 12, respectivamente. En un ciclo de lectura, R/W = 1, por lo que la puerta AND 5 produce una salida "0" y no se genera impulso dejeloj (clock) en los flip-flops. Si la posición seleccionada es la 2 (A0 . Al), una de las dos entradas de J-.CK r-FF11 CK FF)E F-.CK | FF22 CK FF31 D fto (SELECCIÓN DE CHIPI R/W ( LECTURA/ ESCRITURA) r CK FF3E O r1 CK FF4I p.CK 1 BUFFERS RIESTADO (PERMISO DE SALIDA) Fig. 11-2. - Estructura interna de una memoria RAM estática dé 4 posicio nes de 2 bits cada una. 532 MEMORIAS las puertas AND 11 y AND 15 recibe un "1", mientras que la otra recibe el contenido de FF31 o de FF32. Si alguno de dichos flips-flops almace naba un "1", obliga a la puerta AND correspondiente a sacar un "1" y aplicarlo como entrada a las puertas OR 18 y 19, que dan un nivel alto en las salidas 01 ó 02, respectivamente, cuando están activados los buffers 20 y 21. La activación de dichos buffers triestado se produce cuando AND_22 tiene su salida a nivel alto, cosa que sucede cuando CS = 1 y R/W = 1 (lectura) y hay permiso de salida de información (0E=l). Para comprobar la similitud entre los dos tipos de RAM, en la figura 11-3 se representa la estructura interna de un chip de memoria RAM de 2.048 bit, organizado en 256 palabras de 8 bit cada una. Sus células son de tipo dinámico, por lo que precisan un refresco lógico, que está sincronizado con señales de reloj, representadas por A y B. También recibe dos señales auxi liares: la W/IO, que indica si va a escribir (nivel lógico 1) ó no (nivel 0), 40 5 36 M 32 30 28 SCI |SC3|SC5|SC7 SC2 SC4 SC6 DIRECCIONAMIENTO DE STRAPS Fig. 11-3.- Estructura interna de un chip de memoria RAM. 533 CAPITULO 11 y la RIH, que indica si se va a leer o no. Como la memoria completa a veces consta de varios chips iguales, hay que codificar cada chip mediante las lí neas de straps, de manera que, el bloque codificador de chips, seleccione el que debe ser leído o escrito. Un tipo particular de memoria, la denominada "memoria LIFO", es muy empleada en los sistemas microcomputadores y su misión es la de guardar o salvar el contenido de ciertos registros de trabajo, que en un momento dado han de emplearse en otro cometido de carácter tem poral. Estas memorias constan de una serie de registros apilados que se direccionan por mediación de otro registro, llamado puntero de STACK (apilamiento). fin la figura 11-3 bis se aprecia la caiga de datos de la memoria LIFO. En caso de salir algún dato, será el último que ha entrado, tal como se desprende del contenido del apilamiento. Puntero de STACK 1 D, D2 Pila de registros vacia Carga del PRIMER DATO 2 D, Carga del SEGUNDO DATO Di D', D', Di D2. D, Fig. 11-3 (bis).- Carga de 2 datos en una memoria LIFO direccionada en el STACK (apilamiento). ESTRUCTURA DE LAS MEMORIAS RAM DINÁMICAS Dadas las notables ventajas que presentan las memorias dinámicas, su uso se está extendiendo con gran rapidez, al mismo tiempo que se simplifican los circuitos auxiliares de refresco y se normaliza a 5 V su tensión de alimentación. 534 MEMORIAS En general, la estructura interna de las RAM dinámicas agrupa a sus células en forma matricial, realizándose el acceso mediante la selección de la fila y la columna correspondiente. En la figura 11-3 c), se muestra la arquitectura matricial de una RAM dinámica de 64 K po siciones de 1 bit cada una, con sus decodificadores de la dirección de la fila y de la columna. 0 J _2 _3 T -D -a MATRIZ 256 256 1 n DECODIFICADOR DE FILAS 8 X 256 — ( 255 0 \ rn 255 DECODIFICADOR DE COLU M ÑAS 6x 256 111I1IIÍ DIRECCIÓN DE LA COLUMNA Fig. 11-3 c).- En las RAM dinámicas, la selección de una célu la de memoria se realiza mediante el direccionamiento de la fi la y la columna en que se encuentra Con objeto de reducir el número de patitas dedicadas al direccionamiento, se multiplexan en el tiempo la dirección de la fila y la de la co lumna, es decir, se usan sólo 8 líneas para direccionar filas y columnas. Para determinar cuando se envía la dirección de la fila por las 8 líneas comunes, existe una señal auxiliar RAS (Row Address Strobe: Habilita ción de la dirección de la fila). Otro tanto sucede con la señal CAS (Colum Adress Strobe: Habilitación de la dirección de la columna), que se activa cuando por las 8 líneas comunes se transfiere la dirección de la columna. Fig. 11-3 d). 535 CAPITULO 11 HABILITACIÓN DIRECCIÓN DE FILA CS DECO01FICADOR DE FILAS* Si 236 DIRECCIÓN DE FILA Y COLUMNA MULTIPLEXADAS DECODIFICADOR OE COLUMNAS ti 256 es" CAS" HABILITACIÓN DIRECCIÓN DE COLUMNA Fig. 11-3 d).- Para disminuir el número de patitas destinadas al direccionamiento de las RAM dinámicas, se multiplexan las líneas que llevan la dirección de la fila, con las que llevan la dirección de la co lumna. Para reconocer cuando están presentes cada tipo se usan las señales auxiliares RAS y CAS. Utilizando el multiplexado de direcciones, una RAM dinámica de 64 K x 1 bits puede presentarse en una cápsula de sólo 16 patitas. En la figura 11-3 e) se muestra el diagrama de conexionado de la RAM diná mica 4164 y en la figura 11-3 f) su estructura interna. Esta memoria consume un máximo de 275 mw y tiene un tiempo de acceso de unos 200 ns. v^rNO USADA (ENTRADA DATOS) D|N E (LECTURA-ESCRITURA) WRITE (DIRECCIÓN FILA) RAS E Ao E A2 E A, E (+3V)VCC E 16 V>(TIERRA) 15 D"CAS" (DIRECCIÓN COLUMNA) T (SALIDA DATOS) 14 i 2 3 4 5 6 T 8 4164 13 12 11 ]4 10 ^*5 9 LINEAS DE DIRECCIÓN Fig. 11-3 e).- Diagrama de conexionado de una RAM dinámica, modelo 4164, de 64 K x 1 bits. 536 MEMORIAS Fig. 11-3 0-- Estructura interna simplificada de una RAM dinámica 4164, con 65.536 células dispuestas matricialmente en 128 filas y 512 columnas. En la figura 11-3 g) se muestra un esquema de un bloque de memoria de 64 K x 8, formado por 8 pastillas 4164. En la figura 11-3 g) existe un contador de módulo 128 que se encar ga de controlar el refresco por filas (128) cuando corresponde un ciclo de refresco (M/R). La señal RAS de "Habilitación de la dirección de filas" se inicia al comienzo del ciclo de memoria y al pasar por un circuito re- tardador genera la señal CAS de "Habilitación de la dirección de colum nas". Con las señales RAS, CAS y M/R el multiplexor saca en sus 8 lí neas de salida la dirección de la fila, la columna o la del refresco, respec tivamente. 537 CAPITULO 11 4164-0 CAS WF RAS A0-A7 BUS DE DIRECCIONES 16 8, AO-A7(FILA) 8. A8-AIS (COLUMNA) RELOJ CONTADOR DIRECCIÓN DE REFRESCO PETICIÓN REFRESCO 30 f% 128 MULTIPLEXOR DE DIRECCIONES 3x1 4164-1 CAS WE RA?. A0-A7 5U 2 R0-R6 PETICIÓN DE REFRESCO ASIGNACIÓN CICLO DE MEMORIA o REFRESCO M/R RAS RETARDO Y FIN OE CICLO u FIN DE CICLO 4164-7 CAS RA? A0-A7 LECTURA/ESCRITURA Fig. 11-3 g).- Esquema de un bloque de memoria RAM dinámica de 64 K x 8, conformado por 8 pastillas 4164 y una lógica auxiliar encar gada del refresco y el demultiplexado de direcciones de filas y columnas. 538 MEMORIAS p64K 64K x 1 256K 256K x 1 16KX4 R A M S D 1 N A W 1 C A S 64KX4 IM IM XI Module 256K X 4 256K x 8 256K X 9 R 4K U s i s T A T 1 0 A S 4K X 1 1KX4 16K 16KX 1 4K X4 Fig. 11-3 CMtt* 1 00 - Nlt(icii..m H- uc na m> m IM p 200 60 35 16 8 : 150 16 ooo ooo 6 40/5.5 200 150 50/5,5 6 120 55/5,5 6 ooo N HM 48416 AP 8 200 45/3.5 8 150 55/3.5 6 120 60/3.5 N HM 50256 P ooo 55/4,5 ooo 200 6 ooo ooo 150 70/4,5 6 120 83/4,5 6 HM 50257 P ooo 200 55/4,5 16 ooo ooo Nibble mode 150 70/4.5 16 120 83/4.5 16 C HM 51256 P oooo 150 40/2 16 3age mode 120 50/2 16 100 60/2 16 85 70/2 16 HM 51256 LP oooo 40/0,3 16 150 Page mode 120 50/0,3 16 100 60/0,3 16 85 70/0,3 16 ooo HM 51258 P 150 ooo 40/2 16 Columna mode 120 50/2 16 100 60/2 16 85 70/2 16 ooo N HM 50464 P 200 ooo 55/4,5 18 Page mode 150 70/4,5 18 120 83/4,5 18 HM 50465 P ooo 55/4,5 18 200 Nibble mode 150 70/4,5 18 120 83/4,5 18 ooo C HM 53461 P 150 85/5 24 120 105/5 24 Mulli-port RAM 100 125/5 24 HM 53462 P ooo 150 85/5 24 Mullí-port RAM with logic 120 105/5 24 operating function 100 125/5 24 C HM 511000 150 50/2 18 ooc Page mode 120 60/2 18 100 70/2 18 HM 511001 150 50/2 18 ooo Nibble mode 120 60/2 18 100 70/2 18 N HB 561004 A 220/18 200 22 ooo SIP Module (lead type. I/O separated) 150 280/18 22 with 4 pcs of HM 50256 CP mounted 120 330/18 22 HB 561005 A 200 275/23 24 o SIP module (lead type, I/O separated) 150 350/23 24 8 with 5 pcs of HM 50256 CP mounted 120 413/23 24 N HB 561006 B 200 440/36 30 ooo SIP module (socket type, 1/0 common) 150 560/36 30 wit h 8 pcs of HM 50256 CP mounted 120 660/36 30 N HB 561003 A 200 ooo SIP module (lead type, I/O common) 495/40 30 150 630/40 30 with 9 pcs of HM 50256 CP mounted 120 747/40 30 HB 561003 B 200 495/40 30 ooo SIP module (socket type, I/O common) 150 30 630/40 with 9 pcs of HM 50256 CP mounted 120 747/40 30 80/0,8 18 55 C HM 6147 HP 18 45 35 18 55 HM 6147 HLP 80/0,1 18 18 45 18 35 C HM 6148 HP 55 100/0,8 18 0 0 18 45 o HM 148 HLP 55 100/0,0 5 18 0 45 18 ooo ooo ooo c HM 6167 P 100 60/2 85 70 ooo 60/0,0 5 20 HM 6167 LP 100 20 85 70 20 o 20 oo 0o 55 HM 6167 HP 80/2 o 20 45 HM 6167 HLP 55 80/0,05 20 8 45 20 o o HM 6267 P 45 20 80/2 o 0 35 100/2 20 ooo 70 c HM 6168 HP 90/2 20 20 55 20 45 ooo - 70 HM 6168 HLP 70 90/0.0 5 20 -55 55 20 -45 45 20 o c HM 6268 P -35 35 TBD 20 o -26 25 20 h).- Modelos de memorias MOS dinámicas y estáticas de HITACHI. Cortesía de Amitron S.A. 539 N HM 4864 P HM 4864 AP 3 2 -20 - 15 - 12 -20 - 15 - 12 -20 - 15 - 12 -20 - 15 - 12 - 16 - t2 - 10 -8 - 15 - 12 - 10 - 8 - 15 - 12 - 10 -8 -20 - 16 - 12 -20 - 15 - 12 - 15 - 12 - 10 - 15 - 12 - 10 - 15 -12 - 10 - 15 - 12 - 10 -20 - 15 - 20 - 15 - 12 - 20 - 15 - 12 -20 - 15 - 12 - 20 - 15 - 12 -55 -45 -35 -55 -45 -35 -55 -45 -55 -45 -8 -6 -8 -6 -55 -45 -55 -45 -45 -35 CAPITULO 11 Ya se fabrican RAM dinámicas (DRAM) de 4 Megabits. En la figura 11-3 g) se realiza el refresco efectuando la lectura de cada fila de celdas (la lectura regenera automáticamente el nivel de la celda). El contador de módulo 128 se incrementa cada 3O/ts y proporciona la dirección de la siguiente fila a refrescar. Durante los ciclos de refresco el multiplexor saca el valor R0-R6 del contador que es el de la fila a refrescar; además acti va la señal de lectura. En los ciclos normales de acceso a la memoria, en su comienzo se activa la señal RAS, y controla la salida del multiplexor que se llena con la dirección de la fila que llega por el bus de direcciones. Más tarde se activa CAS que deja pasar por el multiplexor la dirección de la columna. En las figuras 11-3 h) (ver pág. anterior) y 11-3 i) se muestran los ti pos de memorias MOS y las características más importantes de los mis mos, que fabrica la casa HITACHI. APLICACIONES La principal aplicación de las memorias es el computador; muchas RAM se colocan en una placa de memoria, junto con el circuito de tiempo y control. Las tarjetas con memoria se ensamblan entonces en bancos de memoria, que contienen desde 250.000 a 10 millones o más de bit, como se representa en la figura 11-4. Los bancos de memoria se usan como memorias principales de los computadores o como amplia ción de la memoria de núcleos que poseen los computadores. Un banco de memoria consta de muchas tarjetas y éstas tienen muchos chips. Para el almacenamiento de microprogramas en computadores, los chips de RAM individuales se emplean en la selección de posiciones en la unidad de control de la memoria independiente. Almacenan ciertas partes del programa de un computador (microinstrucciones). En este caso, el programa principal no tiene aquellas microinstrucciones y per mite a la unidad de control sacarlas internamente con mayor velocidad y eficiencia. De hecho las RAM pueden programarse con señales de con trol, las cuales han sido generadas por lógica combinacional en la unidad de control. Además, los microprogramas en RAM se pueden usar en lugar de circuitos lógicos en la unidad de control (en general, son las ROM las que más se utilizan en microprogramación). Las RAM se usan también en terminales remotos de un computador, en los que realizan diversas operaciones con los datos, de forma pareci da a como lo hace el computador. Ejecutan cierto número de operacio nes secundarias en el terminal y entonces los datos se pasan al computa- 540 1 3 S i| i i i; i E i 1 H t i 1 f s M ^1 ^ ! 3s R ^3 8 s3 S s s 8 S 2 8 i" !¡ 4 r 1 i X i 8 1 H 88 i SR SRS S8S 8EE2 SE 8RS •Í S iIi i i si ,¡s ^ 2 33 íí 1 s ¡ ! S i i S ! i 1 ^ i ? i? i s ii i i !¡! y 11 I í: JO ,.x * O.^ ^i ^,x, ESE ^^R 3^ 333 asa 8SS i „ 8 8 i S SSS 58 i S?3 8S I^^ SS! RSS '. ^^7 5 i 7 i i ? i s i7 ?Í 8 E 8 ii i i^ k S 3 í í i - ^ RRR SSR SRS _ $ s 8 333 8 fe 8SS ^s ^s S88 S8S 1 3 1 i ss CC < 5 W) UJ05K<lU<<0 I a s s 02 E . 5 (3 a O o +^ Vi E Vi •^ a ^^ o o (22 C/^. O O '3 •G •G to O •o oo.^ s 3S? 8^8 SS SS E8E S8S gas "7 JOU ,X^ r, asa a EES RRS SS SS ESE 3^ E ó ' ' _ 3 3 g s • ^ act i ^i I i É !i C22 O (22 "G * i. t 1 s UJQ.CC O 5 A T • *;• ^< OJ1S 8 ! X SS ? 1 S<(AK EOS t; o -3 O •G to 88? 388 8888 38 gsg ^S ^^ nn ^s i i ESES ES 3 i- 28' ' l" 3 2 5 3 8' s' 8 38' s"' 8 ^ S i , ,r E S 8 í i k i i 88 1 02 o •a (22 H elo •3 O S ! 8 5SS 8 888 I i sia 11 s 11 ! SI SIS JUJ gi^^ i' 8 S js 1 O z UJ i LU a < Q. 5 (O O O a o u 1 3 sí <1 u* ij Oí - 3OD Oí Oü ^i jt! i ^ i3 8^ ii 38íi s¡ i : i i 3 S 3 3 4 ¡' 21 ^ g 8 8 82 3 3 8 K 14 ,i ?r; i ¡ 2 i 3 3 i' 3 I' ¡ 28 38 i s 3 3 3 38 88 88 ?S 88 8sr 33 333 33 33 33 8 7^ 8 8 8 88 8" 8" ^388 KS3 88 88 i1-..: s • ]••^ i jj !!: iíIiI 1 5 i í 3 i 3 I 2I t S1 i 2 3 5 i • 3 8 3 ! - 3 8 i 2 3 83 j i i i s i í i í i i uio.it OS 1 i 83 88 ua.it O 2 MEMORIAS ^. ^>X> ...?• vT; ¿í Ov'í^^ ff ir s/y*i' >^ fe l*h^^ A ^ a^ '• ^ 1 *^ ^^ m n Itr Cortesía de Advanced Memory Systems Fig. 114.- En la fotografía superior podemos ver una tarjeta que almacena 4 K x 12 bit, con chips de 1 K. A la derecha un banco de memoria. 541 CAPITULO 11 dor para un posterior procesamiento. Los terminales que hacen opera ciones subordinadas varían en su complejidad, pero se agrupan todos ellos bajo el nombre genérico de "terminales inteligentes". El empleo del término de terminales inteligentes es debido a la posibilidad de las RAM de almacenar programas y ejecutar las instrucciones por medio de un microprocesador. La idea de microprograma almacenado también se puede aplicar a otros instrumentos o sistemas digitales, que tengan que ejecutar una secuencia de operaciones. Por ejemplo, un sistema de con trol en un proceso de fabricación o un sistema de control numérico para una máquina, tienen ambos necesidad de realizar pasos con instruc ciones o valores numéricos que deben estar almacenados. Para el alma cenamiento se puede utilizar tanto una memoria RAM como una ROM. cuyas características específicas se describen a continuación. MEMORIAS ROM (SOLO LECTURA) Las ROM, o memorias de sólo lectura, son CI que pueden sacar repe tidamente al exterior datos que tienen grabados, pero no puede grabarse en ellas, como sucedía con las memorias RAM. En las memorias ROM todos los datos quedan grabados durante su fabricación o en una operación independiente después de la misma; realizada la grabación, los datos no pueden ser cambiados. Como conse cuencia, estas memorias se emplean en aplicaciones en las que se nece sita una salida determinada o un programa fijo, una y otra vez, como ocurre en el programa que tienen almacenado los computadores en los terminales inteligentes en los generadores de caracteres alfanuméricos, en sistema con presentadores o displays y en las tablas de referencia que contienen las calculadoras. Para leer los datos de una ROM, el usuario proporciona la dirección de un bit, con lo que la célula es leída apareciendo el bit en la línea de salida. También es común en las ROM que se acceda a la vez a varias células o bits (formando un byte) y se puedan leer simultáneamente longitudes de palabra de 4, 8 ó 16 bit, que salen al exterior por líneas paralelas. De esta forma, se comprende que teniendo en cuenta la or ganización de la memoria en bytes o palabras se diga que una memoria de 1.024 bit esté constituida por 256 x 4 bit (1 byte = 4 bit). Las memorias ROM de sólo lectura tienen 3 variantes: — ROM básica: Su fabricación es del tipo de máscara programada, en la cual los datos se cargan para realizar un programa específico y la 542 MEMORIAS grabación se efectúa durante el proceso de fabricación. Son imborra bles y no las puede grabar el usuario. -PROM: Es un tipo de memoria programable por el usuario, que se suministra virgen y el usuario es quien selecciona y carga los datos del programa que le interese. El programador es un instrumento con el que se realiza la grabación de la PROM. - REPROM (PROM borrable): Es un tipo de memoria programable por el usuario que puede ser grabada, borrada y vuelta a grabar, median te procedimientos especiales. Cada uno de los 3 diferentes tipos expuestos contiene un circuito in terno de la célula de memoria distinto. Las ROM se fabrican tanto con la técnica bipolar como la MOS. Las diferencias comentadas en las memorias RAM de tipo bipolar y MOS, en cuanto a velocidad, voltajes de funcionamiento, etc., son similares a las que existen en las memorias ROM. Sin embargo, como las ROM no necesitan circuitos de escritura y la estructura de las células es más simple, se puede almacenar mayor número de bit en cada chip. Las me morias ROM de tipo MOS que se pueden adquirir normalmente tienen una capacidad de unos 16 K y las ROM bipolares andan alrededor de los 8K e incluso más a medida que transcurre el tiempo. ESTRUCTURA DE LA CÉLULA DE UNA MEMORIA ROM La organización del circuito de una memoria ROM es parecida a la de una memoria RAM, ya que cada bit se almacena en una célula y las cé lulas se agrupan en forma matricial. También hay de codificadores de dirección, buffer internos y amplificadores, como había en las memo rias RAM. La diferencia mayor estriba en que las células de memoria RAM tenían la posibilidad de almacenar y sacar al exterior los datos, mientras que la célula ROM puede leerse, pero no escribirse o grabarse. Una forma en la que se puede construir este tipo de célula ROM, tan to en tecnología MOS como en bipolar, es usando un único transistor que se conmute para provocar una salida lógica 1 ó 0. La puerta o base del transistor está conectada a la línea de entrada de direccionamiento, mediante un contacto de metal. 543 CAPITULO 11 Mediante un proceso especial en la fabricación, la impedancia en la zona del contacto metálico se hace alta y baja, según se utilice la máscara apropiada. Cuando en la operación la línea de direccionamien- to de la célula recibe algún voltaje, el transistor conduce o no, según la impedancia de la zona de contacto del metal. La figura 11-5 muestra una matriz de células con un transistor, típica de las memorias ROM de tipo MOS. Célula de memoria r—^^— ri\L lili ii. Fila í í Decodlflcador de filas T í Columna! Columna 2 Columna 3 DECODIFICADOR DE COLUMNAS I Fila 32 Columna 32 NOTA: Cada célula almacena un nivel 1 ó 0, según la alta o baja impedancia de puerta de su transistor Fig. 11-5.- Célula típica, de un solo transistor, de una ROM de tipo MOS. Hay otro tipo de células ROM que utiliza 2 transistores, conectados en serie y por los que atraviesa un nivel lógico 0 ó 1, hasta su salida. La puerta del primer transistor se conecta a la línea de entrada de direccionamiento, mientras que la del segundo no se conecta a nada: en su lugar esta puerta se encapsula en cristal. Durante la programación se puede aplicar un alto voltaje a una célula y aplicar una carga estática a la puer ta encapsulada del 2o transistor, con lo que, al producirse esto, aparece un nivel lógico 1 en la salida de la célula. La carga aplicada no tiene pérdidas y permanece invariable por un período de tiempo indefinido, al menos teóricamente. Las células de memoria de 2 transistores se usan en las PROM borra- bles (REPROM o EAROM), porque es posible borrar las cargas en todas 544 MEMORIAS las células simultáneamente exponiendo el chip a rayos ultravioletas, lo que hace conductor al cristal. Para prevenir borrados accidentales en lugares en que la luz ultravioleta o los rayos X estén presentes, se coloca sobre la cápsula del chip una tapa de metal. Para reprogramar el chip se debe quitar esta tapa, borrar todas las células y luego reprogramar me diante la aplicación de señales de alto voltaje, como ya se indicó antes. El borrado y la reprogramación se pueden efectuar 4 ó 5 veces antes que las características de funcionamiento de las células comiencen a de teriorarse. El tercer tipo de células ROM usa un diodo o una línea de aleación de níquel, de baja resistividad, en lugar de un transistor. Estas células son típicas de las ROM bipolares y funcionan según los mismos, princi pios que los empleados en la célula de único transistor: un diodo o ele mento resistivo permite, o no, el paso de un nivel lógico por una línea de entrada de direccionamiento. Estas células pueden hacerse programa- bles (en el caso de la PROM), porque se puede usar una alta corriente que vaporice la tira de níquel-cromo y así abrir el circuito en este lugar. Existe en este tipo de células una variante, que consiste en usar una gran corriente para fundir un diodo direccionado por la línea de entrada y cerrar el circuito de paso para una señal lógica 1. En la figura 11 -5-bis se muestra una parte del conjunto de una memo ria PROM de palabras de 4 bits, en la que se puede apreciar la presencia de ún fusible en cada diodo que representa un bit. El paso de una fuerte intensidad a través del fusible supondrá su destrucción y, por tanto, el corte del paso de corriente y el almacenamiento de un bit 0 en aquellos diodos en los que se funda el fusible. El sistema de programación usado en el ejemplo de la figura 11-5 bis también se ha utilizado en memorias PROM bipolares, pero con fusibles a base de Niquel-Cromo. Sin embargo, este procedimiento se caracteriza por los siguientes inconvenientes: 1)En condiciones especiales, los fusibles fundidos de Ni-Cr pueden volverse a cortocircuitar. 2)Es muy difícil crear el espesor adecuado del fusible, siendo, por otra parte, esta aleación muy sensible a la corrosión. Generalmente se emplean fusibles de silicio, con bastante espesor y más fáciles de depositar. La fusión se produce a una temperatura s^pe rior a los 1.000C, con el paso de una corriente un poco superior a los 15 mA. El CI SN 7488 A responde a una memoria ROM cuya estructura es la mostrada en la figura 11-6. Su capacidad es de 256 bit agrupados en 32 545 CAPITULO 11 Bus de datos (4) Fig. 11-5 (bis).- PROM programable mediante la destrucción de fusibles. ENTRADASSALIDAS \ Positivo Alimentación Tierra teas de ccionamiento 7488 A 8 I ineas de salida para los 8 bit de .cada palabra Enable Fig. 11-6.- Constitución interna de la ROM SN 7488 A de 32 x 8 bits. palabras de 8 bit cada una, y el diagrama de conexionado de sus patitas se muestra en la figura 11-7. Con referencia a la figura 11-7, las patitas 10,11,12,13 y 14 sirven pa ra codificar la dirección y elegir una de las 32 posiciones de memoria, ob teniéndose los 8 bit de dicha posición por las patitas 1, 2, 3, 4, 5 6, 7 y 9. La alimentación se aplica por la patilla 16 y 8 se conecta a tierra. La patilla 15o Enable sirve para inhibir el CI cuando interese. 546 MEMORIAS Vcc Activar Enable [T6j Direccionamiento 82 Bit ÍÍ4l JbLJí^LJíTL fiol SN 7488 A Rom 32x8 Lü liT LÜ uri^nir LlJ LiJ ' Tiorra 7 Bits de almacenamiento Fig. 11-7.- Diagrama de conexionado exterior de la ROM del CI 7488 A. En la figura 11-8 se presenta la organización de una memoria ROM de 16 K de capacidad, con 2.048 bytes de 8 bit cada uno. Funciona con una tensión de 17 V, dos señales de reloj A y B con un tiempo de acce so de 1,8 microsegundos y dispone de 14 líneas para el direccionamien to de los 16 K, aparte de 8 líneas más para la salida de las informaciones almacenadas en cada byte. 37 señales/* DE 13 <•= DESCODIFI CION A,' RELOJ I^ ROM uj 204Sx 33 34 31 30 36 33 32 29 ?I/D2 ?1/03 ?1/04 ?1/09 ?1/06 ?1/07 ?1/06 < iQ lü' 'o (O O -•G <o 3 lü LECCIÓN O 58lü CHIP AS 5- 39 Fig. 11-8.- Organización de una ROM de 16 K (2.048 x 8). 547 CAPITULO 11 A continuación se citan algunos modelos de memorias EPROM fa bricados con tecnología CMOS con sus características principales. Io) 27C 128: 16K x 8 y 150 ns de velocidad. 2o) 27C 512: 64K x 8 y 125 ns de velocidad. 3o) 27C 1024: 128K x 8 y 100 ns de velocidad. APLICACIONES DE LAS MEMORIAS ROM Las ROM que han sido programadas por el fabricante para una apli cación particular son generalmente un producto estándar que contiene códigos de conversión, generadores de caracteres y decodificadores. Por ejemplo, un conversor de código BCD a binario o de código alfanumérico EBDCDIC a ASCII, son elementos imprescindibles en los computa dores y en circuitos de interface, por lo que muchos fabricantes los ofrecen programados previamente. Un generador de caracteres alfanuméricos puede recibir entradas co dificadas en ASCII y producir salidas alfanuméricas para unos displays o una pantalla de TV. Son igualmente comunes los decodificadores que se emplean en los teletipos y que transforman una señal de su teclado en la correspondiente en código ASCII, para transmitirla a un computa dor. Son muchos los ejemplos en los que una aplicación es de exclusiva apücación a un determinado sistema digital, para el que se puede grabar su programa en una ROM. En este caso, el usuario debe indicar los con tenidos específicos que forman el programa y el fabricante carga en un solo paso la máscara correspondiente y,procede a fabricar los chip de CI de memoria ROM que se le han encargado. Si el número de chip que se necesitan es alto (varios cientos o miles) resulta económico que el fabricante prepare la máscara. Si sólo se precisan unos pocos chip, con viene buscar una ROM estándar ya grabada y existente en el mercado. Como alternativa, se puede usar una PROM. En efecto, es corriente el uso de las PROM para construir prototipos y comprobar los resultados de funcionamiento de un programa particular antes de fabricar grandes cantidades de memorias ROM. Las ROM comunes programadas se usan en los computadores para al macenar microprogramas, o para cubrir un objetivo similar en termina les inteligentes y sistemas de control de procesos. En estas aplicaciones funcionan como si fuesen RAM, excepto que su programa no hay que 548 MEMORIAS cargarlo, por lo que a veces a este tipo de microprogramación se llama estática, en oposición a la dinámica. Uno de los mejores ejemplos de utilización de una ROM es el almace namiento de tablas de consulta. Por ejemplo, una ROM se puede usar en una calculadora para almacenar los resultados de una multiplicación de dos números comprendidos entre el 0 y el 9. De esta forma, durante una operación de multiplicación el circuito del calculador puede simple mente meter el multiplicando y el multiplicador, con dos direcciones de la ROM y leer el producto a la salida. Esto ahorra un considerable número de etapas en comparación con la multiplicación directa con números binarios. La multiplicación de varios dígitos se basa en la repe tición de la multiplicación de dos dígitos, pudiéndose usar una tabla de consulta almacenada en una ROM para cada par de números. Otra aplicación común de las ROM es la sustitución de circuitos de lógica combinacional. Cada circuito lógico combinacional dispone de varias entradas, que determinan el estado de una o más salidas, de acuer do cpn la correspondiente tabla de verdad. Si las direcciones de entrada de la ROM representan las entradas del circuito combinacional y las sa lidas de la ROM representan las salidas del circuito, la ROM puede pro gramarse con un duplicado de cada combinación de la tabla de verdad y así simular completamente el circuito combinacional completo. Esto su cede cuando se emplea una ROM como código conversor o decodificador. Los conjuntos lógicos programables PLA son una variante de este concepto. MEMORIAS ASOCIATIVAS En este tipo de memorias, llamadas abreviadamente CAM (Content Adressable Memory), se realiza la búsqueda de información por conte nido y no por la dirección en la que se ubica. Es decir, en lugar de pro porcionar la dirección de la posición se dispone de una información, denominada descriptor, que está contenida en la memoria, realizándo se el acceso de acuerdo con el contenido. Para realizar la escritura en las memorias CAM se emplea el mismo procedimiento que en las RAM y ROM, grabándose en la dirección de la posición que se indica el descriptor y el dato que lleva asociado. También se puede realizar la escritura efectuando una lectura previa para localizar la existencia de alguna posición con el mismo descrip tor que el que intenta escribir. Si ya existe en la CAM dicho descrip tor, sólo se reemplaza la información que lleva asociada, y en caso ne gativo, se graba el descriptor y su información asociada en una posi ción libre de la memoria. 549 CAPITULO 11 Son memorias muy rápidas y muy eficaces para el manejo de tablas. También se suelen utilizar como memorias cache, cuya misión es la de acelerar el tiempo de acceso de las memorias principales de los computadores. En la figura 11-8 bis se muestra el esquema general de la arquitec tura de una memoria CAM, a la que se accede por el contenido de los descriptores. Una vez localizado el descriptor buscado se manipu la la información específica que lleva asociada. POSICIONES OUE CONTIENEN - OSICIONES ON LOS DATOS SOCIADOS A ADA DESCRIPTOR Fig. 11-8 bis.- Estructura general de una memoria aso ciativa CAM. Cada descriptor tiene asociada una información. MEMORIAS DE ACCESO SECUENCIAL Son memorias de lectura y escritura que difieren sustancialmente de las RAM en la forma de acceder a una determinada célula de memoria. En las memorias de acceso secuencial para leer o escribir una célula, hay que pasar previamente por todas las células que la preceden. Este tipo de direccionado es semejante al utilizado en una cinta magnética. Las memorias de acceso secuencial tienen aplicación en aquellos ca sos en que es necesario acceder a un número determinado de datos en forma secuencial, de forma periódica, como puede ser la visualización de datos en terminales de rayos catódicos. Dentro de las memorias semiconductoras, existen dos tipos de memo rias secuenciales, los registros de desplazamiento, en tecnología bipolar y MOS, y las memorias de acoplo de carga, CCD, de tecnología MOS. 550 MEMORIAS En general las memorias secuenciales están organizadas en varios bu cles, como se refleja en la figura 11-8 c). BUCLE DE INFORMACIÓN) CIRCUITOS DE ENTRADA (ESCRITURA) DAS CÉLULAS DE MEMORIAS DE DESPLAZAMIENTO movimiento de los bif CE V. aiin J UJ j• en CE Fig. 11-8 c).- Organización de las memorias secuenciales. La disposición en forma de bucles presenta dos ventajas: Ia) En el caso de querer obtener una información, con palabras de n bits, bastará con utilizar n bucles en paralelo. 2a) Cuando la información llega en serie, es posible, mediante el sis tema de bucles múltiples, acceder a una posición de memoria de forma más rápida, eligiendo adecuadamente el bucle adecuado. Por último cabe destacar la neta superioridad de este tipo de memo ria en muchos de sus aspectos con respecto a las memorias magnéticas del tipo disco y cinta, debido a la ausencia de elementos móviles. . MEMORIAS SECUENCIALES A BASE DE REGISTROS DE DESPLAZAMIENTO Conocido el comportamiento de los registros de desplazamiento, por una lección precedente, en la figura 11-8 d) se muestra el esquema que 551 CAPITULO 11 adoptan para formar los bucles característicos de las memorias secuenciales. ENTRADA CIRCUITO DE ENTRADA (ESCRITURA) 1 II 1 i .1 li 11 1 CIRCUITO DE SALIDA SALIDA ENTRADA DE CONTROL DE LOS DESPLAZAMIENTOS Fig. 11-8 d).- Esquema de bucles de las memorias secuenciales. Se describe un tipo de registro de desplazamiento, que está cobrando últimamente una gran importancia, debido a su posibilidad de integra ción a gran escala, construido a base de transistores MOS funcionando en régimen dinámico. Existen diversas configuraciones y sólo se expon drá un registro de desplazamiento de dos fases con divisor, cuyo esque ma corresponde al de la figura 11-8 e). Cada etapa consta de 6 transistores MOS, como se aprecia en la figura 11-8 e), en la que se ha empleado la representación simplificada de los transistores MOS, omitiendo los substratos, para representar tanto los transistores PMOS como NMOS. La tensión V^ así como las correspon dientes a las señales ^ ^ y <t>2 deberán ser las convenientes para el'buen funcionamiento y en especial éstas últimas serán de tal signo que hagan conducir el transistor al que están aplicadas. La etapa está formada por dos inversores dinámicos. Los transistores Ti y Tu actúan como interruptores, siendo llamados también puertas de transmisión. Las capacidades Q y C2 son las capacidades intrínsecas de los graduadores de T2 y Ts respectivamente. Dichas capacidades son del orden de 0,5 pF. La información se memoriza en dichas capacidades. La carga almacenada tiende a desaparecer debido a dos causas: 1) la co rriente de fugas a través del aislamiento del graduador y 2) las fugas en la unión inversamente polarizada, formada entre el substrato y el drena- dor de Ti para el caso de Q . 552 MEMORIAS Fig. 11-8 e).- Registro de desplazamiento con dos fases y divisor. En este tipo de registro debe producirse un continuo movimiento pa ra evitar la pérdida de la información. De ahí le viene el nombre de re gistro de desplazamiento "dinámico". El funcionamiento del registro es el siguiente: Cuando <f> i alcanza el voltaje correspondiente al nivel 1, los transisto res Tj, T6 y Tr conducen, dando lugar a los siguientes efectos: 1)El condensador C\ se cargará con la información que esté presente en la entrada de la etapa. 2)El complemento de la información almacenada en C2, es decir, la señal presente en el punto B, será transferida a C\ (siguiente eta pa). En efecto, si se supone que en Ct hay almacenado un nivel 1, T¡ conducirá y el punto B estará a nivel 0, en el momento que <j\ = 1 T3 conduce y por lo tanto independientemente del estado an terior de C\ , éste tomará el nivel 0. Si en C^ hay un 0, Ts estará cortado y al aplicar ^ = 1, T6 y f, conducirán cargándose C\ á la tensión Vj^, que representa el nivel 1. De igual manera cuando 0 2 = 1, T3 y T4 y Ts conducen, producién dose los siguientes efectos: 1) El condensador C2 adquiere el estado lógico complemento del es tado lógico de Ci. 553 CAPITULO 11 2) El condensador C'2 (no representado en la figura) adquiere el es tado lógico complementario al de C2. En resumen, después de producirse los dos impulsos de reloj ^i y 02, que tienen la forma mostrada en la figura 11-8 f), la información se tras lada hacia la derecha, de una etapa a la siguiente. Fig. 11-8 f).- Desfase entre los dos impulsos de reloj. Los impulsos de 0i y 02 tendrán la polaridad indicada en la figura 11-8 f), o la contraria, según que los transistores sean del tipo NMOS o PMOS. La máxima frecuencia de trabajo viene determinada por la duración que deben tener los impulsos 0j y 02 , para poder cargar completamente las capacidades Cx y C2 respectivamente. Por otra parte, es necesario distanciar unos ns 0t y 02 para evitar inestabilidades. La frecuencia mínima viene determinada por el tiempo máximo que puede mantenerse la información en los condensadores de almacena miento. Un registro de desplazamiento dinámico con transistores MOS puede representarse de forma simplificada, como aparece en la figura 11-8 g). La información se trasmite en la figura 11-8 g) de la siguiente mane ra: a) Con el Io impulso 0i la información presente en la entrada pasa a Cx. Si era, un 1, después que 0! = 1, Cx = 1. b)Con el Io impulso 02, pasa a C2 el complemento de la información en Cx. En el caso del ejemplo C2 = 0. 554 MEMORIAS Fig. 11-8 g).— Registro de desplazamiento con transistores MOS. c) Con el 2o impulso <t>x = 1, pasa a C'i el complemento de la infor mación contenida en C2, que en el ejemplo haría C\ = 1. Por tanto, después de un período de información se ha desplazado una etapa hacia la derecha. MEMORIAS DE ACCESO SECUENCIAL BASADAS EN DISPOSITIVOS DE ACOPLO DE CARGA CCD. En este tipo de memorias, se utiliza el mismo diagrama lógico que en las anteriores, es decir, sobre una misma pastilla se forman uno o varios bucles, sobre los cuales circula la información de una manera cíclica. La estructura de un dispositivo de acoplo de carga viene representada en la figura 11-8 h). Fig. 11-8 h).- Estructura general de un dispositivo de aco plo de carga. 555 CAPITULO 11 En la figura 11-8 h) el substrato está formado a base de silicio semi conductor N ó P. El substrato está recubierto por una capa de Si O2 aislante sobre la que se hallan colocados una serie de electrodos metá licos, con una separación muy pequeña entre ellos. Si se aplica a los electrodos una tensión negativa — F(se supone que el substrato es de tipo N), cuya magnitud supere la tensión de umbral del substrato se produce una zona de despoblamiento. Los portadores mayoritarios (electrones) son expulsados de la superficie, mientras que los minoritarios son atraidos a la superficie inferior del Si O2. La situa ción queda representada en la figura 11-8 i). -v VT ZONA DESPOBLADA Fig. 11-8 i).- Generación de una zona despoblada de elec trones. En la figura 11-8 i) no se ha representado la finísima capa de carga po sitiva que se produce en la superficie inferior del Si O2 y que es la cau sante de la neutralización del campo eléctrico causado por —V. Dichos huecos están atrapados por el campo eléctrico y por lo tanto están inmó viles. Dependiendo de la magnitud de —V, la zona despoblada será ma yor o menor. Si no todos los electrodos están a la misma tensión se pro ducirán zonas despobladas tal como se muestra en la figura 11-8 j). -V n-2 yá -V n-l _Vl n -v -v V, > V n+2| n-i-i 7777777/ ~ ~\ /— L___J REGIÓN DESPOBLADA N Fig. 11-8 j).- Cuando los electrodos tienen diferentes tensiones las zonas despobladas son desiguales. 556 MEMORIAS Se aprecia en la figura 11-8 j) que debajo del electrodo al que se ha aplicado una mayor tensión, se produce una zona de despoblamiento superior. La amplitud de dicha zona variará también con las variaciones de tensión. Si mediante un método adecuado se introducen en la zona despobla da correspondiente al electrodo n conectado a — Fj,, una cierta carga positiva, ésta permanecerá en dicha zona debido a que a sus dos lados existe una barrera de potencial (zona más positiva), durante un cierto período. Si se consigue trasladar esta carga, antes que desaparezca por difusión, hacia uno de sus lados, se obtendrá un resultado similar al que se obtuvo con un circuito de desplazamiento. 03 02 0i 1i •jn-3 - , ? ? n-i ín ••••••n+5 n+2 n+3 ln+4 n-2 n+i . N tí- 01 -Vi -V2 ^i^ Vz -v, — \/2 d -Vi y •2 i 1_ 1 J i —i— i ii i 1 .j 1 1 1 i X i i i 1 • 1/ 1 1 ,*• i i y X f~ - •— i ^j—— - - -y ¡y_ji i i i i i ™^— n— •> j i ¡y ii1 •— i Fig. 11-8 k).- Interconexión de los electrodos y diversas for mas de onda aplicadas a los mismos. 557 CAPITULO 11 El procedimiento para desplazar las cargas en una determinada direc ción consiste en la aplicación, de forma secuencial, de unos impulsos de tensión a los distintos electrodos. Una posible configuración sobre la interconexión de electrodos y for mas de onda de tensión, quedan representadas en la figura 11-8 k). Si se supone por un momento, que debajo del electrodo n, de la figu ra i 1-8 k), ha sido introducida una determinada carga positiva, y que di cho electrodo se encuentra inicialmente (í = to) a una tensión — V2, di cha carga no podrá moverse hacia la izquierda, debido a que la tensión en el electrodo de la izquierda, se está haciendo más positiva en ese mo- V(x ®@© 0<t<t, V(x. I © © t. V(X V(x). Fig. 11-8 1).— Representación gráfica del momento de las cargas dentro de los pozos de potencial. 558 MEMORIAS mentó y por lo tanto las cargas positivas son repetidas. En el instante ti la tensión en el electrodo de la derecha (n + 1), alcanza el valor — V2, mientras que en el electrodo n, la tensión comienza a aumentar, lo que provoca el desplazamiento de las cargas positivas hacia la zona más ne gativa. Es decir, en el intervalo de tiempo tt — t2 la carga se desplaza del electrodo n al n + 1. Análogamente ocurrirá a partir del instante t2 en el que el electrodo n + 2, unido a <^ alcanzaelvalor — F2 ^comenzan do el electrodo n + 1 a pesar de — V2 á —Vi .Ambos efectos combina dos originan una nueva transferencia de carga hacia la derecha. Una representación esquemática de cómo se mueven las cargas dentro de los pozos de potencial se muestra en la figura 11-8 1). Si las fases de reloj ^i, <f>2 y ^3 se parasen por cualquier causa, al cabo de unos pocos milisegundos se perdería toda la información almacena da. Este es uno de los inconvenientes de este tipo de memorias. Hay diversos sistemas para introducir la información (secuencia de 1 y 0) a los dispositivos CCD entre los que destacan los dos que se citan: 1)Mediante la creación de pares electrón-hueco por efecto fotoeléc trico. 2)Mediante una unión N-P delante del 1 electrodo, según muestra la figura 11-8 m). L ENTRADA . DE 1er ELECTROD CONTROL p" R V^ p U ^^^<— UNION P-N I N I Fig. 11-8 m).- Se introduce información mediante una unión N-P. Para extraer la información se emplea una capacidad MOS, o bien un diodo como se presenta en la figura 11-8 n). 559 CAPITULO 11 • SALIDA UNION P- N —imi (diodo)V^/ ^^ 1 Fig. 11-8 n).- Forma de extraer la información a un dispositivo CCD. Las memorias por dispositivo de acoplo de carga presentan una veloci dad parecida a las memorias que emplean registros de desplazamiento con transistores MOS, trabajando en forma dinámica, pero tiene dos ven tajas que las hacen muy apreciadas en algunas aplicaciones y son: a)Menor consumo de potencia. b)Mayor densidad de almacenamiento. MEMORIAS DE TECNOLOGÍA AVANZADA Aparte de las memorias básicas, como las de núcleos, cintas, discos y semiconductores hay bastantes más fabricadas con tecnologías en dife rentes grados de desarrollo. Algunos tipos de estas memorias se están haciendo muy populares, remplazando a los ya existentes. En todos los casos el objetivo es almacenar más bit en menos superficie, con más ve locidad y más fácil acceso a los datos, así como reducir el coste por bit. A continuación se describen, en forma resumida, algunos de los ti pos de memorias más recientes. Memorias de burbuja: Estas memorias usan un material magnético en el que una pequeña zona de magnetización, llamada burbuja, almacena y representa un bit lógico 1. El material suele ser normalmente gra nate magnético o un simple cristal sensible, en un film amorfo. Una bur buja se almacena mediante la aplicación de una señal eléctrica. La bur buja toma una forma circular con un campo magnético externo de orientación oblicua. Un campo oblicuo también puede controlar el mo vimiento de la burbuja desde una posición a otra, del material magnéti co. El dato es leído desde fuera, mediante la conversión del campo mag- 560 MEMORIAS nético de la burbuja en una señal eléctrica, siendo la lectura no destruc tiva de la información. Las memorias de burbuja se destacan por su capacidad de almacenamiento, a veces de 1.000.000 de bit en una superficie de un cuadrado de una pulgada de lado, aproximadamente, como el modelo 7110 de Intel. Una interesante y muy significativa característica de esta tecnología es la posibilidad de realizar operaciones de lógica combinacional con las burbujas. Esto supone que los datos almacenados y procesados pueden ser ejecutados en la misma memoria. Por este motivo, estos elementos pueden simplificar la complejidad de los terminales inteligentes del computador, así como de otros sistemas digitales, puesto que incluyen una mayor capacidad de procesamiento. La complejidad dentro de la arquitectura del computador puede simplificarse empleando estas me morias en lugar de circuitos lógicos combinacionales. La casa Rockwell presentó al filo de 1979 una memoria de burbuja mag nética de 256 K en un chip suministrado en cápsula DIP de 18 pins. La me moria está estructurada en 282 bucles de 1025 bits cada uno y los transfiere con una frecuencia de 150 KHz, teniendo un tiempo medio de acceso de 4 ms. El consumo es de 820 mW. Memorias de Láser o de Haz de electrones: Consisten estos elementos en una fuente de haces y un pequeño blanco, ambos incluidos en un tubo vacío. Para grabar o escribir datos en el blanco, el haz se mueve por su superficie, variando su intensidad adecuadamente. El acceso a los datos en este tipo de memoria es lento (se mide en microsegundos), pero se almacenan más de 1.000.000 de bit, pudiéndose construir me morias para sistemas muy complejos con una capacidad de varios cien tos de millones de bit. CARACTERÍSTICAS TÉCNICAS DE LOS CI COMERCIALES QUE CONTIENEN MEMORIAS Se describen a continuación los diferentes tipos de CI, fabricados con tecnología TTL, que contienen memorias RAM y ROM, dejando para otro capítulo la descripción de CI con tecnología MOS. Figura 11-9. En las siguientes figuras desde la 11-10 hasta la 11-14 se presentan las características más representativas de diferentes tipos de memorias. 561 CAPITULO 11 Memoria^ de sólo leciuia (KOMI se , 34M |ri| Memoria de adío lecnua de 234 bita 32x6 0. C 26 M 22 aa Pane 1. Piaiaa T41Í4 PtOftamaMe 32x6 0.C 2tM 20 na Pane 2, Piorna Mi 34100 Memoria de adío lectura de 312 bita 64 x6 0.C 47 M Pane 2. Piolita 103 Memoriaa de adío lectura (ROM) (Cool.) TOO 40 •Mi ljUMOi *m? T4U7 Memoria de sdto lectura de 1024 biu 266x4 0,C 40 i 20 ue Pane 2, Pi^aa 101 Memoriaa de eacrilura/lectura (RAM) Olí II III Memoria de lectum/e*r.riiura 10 Ut 16 Ut MU T S? 0.C 30 m se 74170 4x4 Une 10 Bit 10 Ut 10 Ut 16 Uta 10 BU Paite 2, PÉoiim 63 74172 Sx t SatxM Une Pane 2. Pinina 16 IIP Mili 16 bka 16 NU 33 na. Mu P 7081 (A) 10x1 0.C Una Idee 16 NU 16 Uta 16 biu 16 biu 16 NU 64 NU 64 Mu 64 NU 64 biu 256 NU 256 NU 256 NU 256 NU 562 Pana 1, PioiaaM MOi (A) 16 x 1 0. C 15 M Une Panal. Piaa 7089 16x4 0.C 32 m 201 Pana 1. Panilla 102 74206 206x1 3 auto 42 na 17 lie Puta 2. Pi(ma l Fig. 11-9.- Cuadro resumen de los CITTL que contienen memorias. MEMORIAS memoria de sólo lectura de 256 bits 1 - SN 7488 AN 4710 13 - 2 - F 7488 APC 5 - DM 7488 N 8 - N 7488 A 11 - FLR 101 14 - 3 - F 93434 PC 6912 15 - •erara lófteo 'timbólo lótfco iiíTii r-"t>T!--=!.¡ni ^> = = !Sil II E- E••^^- = :: • na II EEE- |t i-, --• Esil I • EEEEuna EEE- TABLA DE SELECCIÓN DE PALABRAS ENTRADAS E D C B A I. I, 1. L L L L L L H I. L L H L L L L H H L L H L L L L H L R I. I. H H L L L H R H L H L L L I. H L L H L H L H L i L H L H H u 12 13 L H H L R 14 1, H H H I. 13 L H H H H 1< H L L L L H L L L H 17 19 H L L H H H I. H I, L 20 H L H L R 21 H L H H L 22 H L H H H 23 •H H L L L M 25 H H 1, I, H 26 H H L H L 27 H H L H H H H H 1. 1, 28 H H H L H 29 30 H H H H L H H H H H 31 H = nivel alto, L = nivel balo DESCRIPCION.-E1 dúpobtivo Fenchid es una memoria TTL Upólas de sólo lectura de 256 bits. U memoria está compuau de 32 palabra de ocho Uts cada una. Las palabra se seleccionan mediante cinco lineas de dirección. Las ocho salidas de las palabra son colectora sin asirías que pueden caUeara OR con las salidas de otros ROM. Pasa mayos flexibilidad en b decodiflcación dispone de una anisada de EnaMe. Un ALTO en b entrada de EnaMe fuerza todas bs salidas a ponera ALTAS. Fig. 11-10.- Características del CI 7488 AN. 563 CAPITULO 11 Memoria de lectura/escritura 4x4 1 - SN 74170 N 47 - ZN 74170 E 10 13 - TL 74170 N 25 - DM 74170 N 811 - FLQ 131 14 - diagrama lóico 36912 15 diagrama de conexión símbolo lógico DESCRIPCIÓN. Las memorias de lectura/escritura TTL de 16 bit incorporan el equivalente de 98 puertas en un chip monolítico que mide únicamente 90 por 110 mus (milésimas de pulgadas). La memoria está organizada con 4 palabras de 4 bit cada una y dispone de decodificación en el chip separada para direccionar las 4 localizaciones de palabra tanto para escribir como para obtener información. Esto permite la escritura simultánea en una localización y la lectura de otra. Dispone de 4 entradas de datos que se utilizan para proporcionar la palabra de 4 bit que va a ser almacenada. La localización de la palabra queda determinada por las entradas de dirección de escritura A y B en unión de una seAal de habilitación de escritura (write-enable). La información aplicada a las entradas debe estar en su forma verdadera. Esto es, si se desea en la salida una señal de nivel alto, se debe aplicar a la entrada de información un nivel alto para aquella localización de bit particular. Las entradas del latch están dispuestas de tal forma que únicamente serán aceptados nuevos datos si ambas entradas de puerta de dirección interna están altas. Cuando se produce esta condición, los datos en la entrada B son transferidos a la salida del latch. Cuando la entrada de habilitación de escritura G* está alta, las entradas de datos están inhibidas y sus niveles no pueden producir cambio en la información almacenada en los latches internos. Cuando la entrada de habilitación de lectura G. está alta, las salidas de datos están inhibidas y permanecen alus. Las líneas de dirección individual permiten una adquisición directa de los datos almacenados en uno cualquiera de los cuatro latches. Se utilizan cuatro puertas decodifícadoras individuales para completar la dirección para leer una palabra. Cuando la dirección de lectura se hace en unión de la señal de habilitación de lectura, la palabra aparece en las cuatro salidas. Esta disposición de dirección de entrada de información separada de la dirección de lectura de información y lineas de sentido individuales elimina los tiempos de recuperación, permite la lectura y escritura simultánea, y por lo que respecu a la velocidad tiene únicamente la limitación del tiempo de escritura (45 nanosegundos) máximo y el tiempo de lectura (35 nanosegundos máximo). La memoria tiene una lectura no destructiva y la información no se pierde cuandces direccionada. Todas las entradas tienen bufferes para disminuir los requisitos de excitación a únicamente una carga normalizada, y los diodos limitadores de entrada reducen al mínimo los transitorios de conmutación para simplificar el diseño del sistema. Se utilizan puertas dobles AND-OR-INVERT de alta velocidad para la función dirección de lectura y salidas en colector abierto para excitación con elevada comente de sink. Pueden conectarse en función AND hasta 256 de estas salidas para aumentar la capacidad 1024 palabras. Pueden ponerse en paralelo cualquier número de registros par conseguir palabras de n bits. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. I*óniH*nw*c^i, Vcc 4.75 5 Tí^ida di Midi ntal ALTO. V^ Contad* di stotantal BAJO. le. Anchun M tovutoo di mutación d* oacrilura j ^Mtocton 25 di beta*, t. Ttanpos d* lonmcMn pan pmo d* ta (ton* da ntal ALTO a SstoecUn da aurtun con ñapoeto a habWacton da oacrtun, t-.,,-, 564 Fig. 11-11.- Características del CI 74170. MAX. 5.25 5.5 16 UNIDADES Volts VolU mA ns ns MEMORIAS Memoria de sólo lectura de 1024 bits 1 -SN 74187 N 4710 13 diagrama lógico 3 - F 93406 PC 6912 15 diagrama de cone^ión AaMttca> tete di (tafos R R RR R R R R 2 - F 74187 PC 5 - DM 74187 N 11 - FLR 111 14 - matrti ú mtmorta 32x32 chuta 0 1024 bits ! ff 1 i i - O ^ ^ •^> LJ 1 | í ,1 I, ,1, Id tí Id Id Id símbolo lógico MIIII * Pueden programarse nivel activo de selecciones de chip a peticidn del usuario. Si no se especifican ambos CS serán b^jo activo. DESCRIPCIÓ^ El dispositivo es una memoria bipolar de sólo lectura de 1024 bits organizada en 256 palabras de 4 bits. Se utiliza una dirección binaría de cuatro bits para seleccionar la palabra deseada. Las cuatro salidas son colectores libres que permiten uniones OR de las salidas, para ampliación de memoria en la dirección de palabras. El usuario puede especificar el nivel activo de la puerta de selección de chip de dos entradas. CS1 y CS2 serám ambas BAJO activo, a menos que se especifique otra cosa por el usuario. La característica de habilitación programable permite la ampliación de memoria a 1024 palabras sin ninguna puerta externa. Los contenidos de la memoria qu^dan (mask programmed) programados según especific aciones del usuario. El usuario puede especificar el código ROM deseado, bien en la forma(s) de Codificación (Coding Form) del dispositivo o mediante tarjetas perforadas utilizando el Formato de Tarjeta de información (Data Card Format). CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO TMttfidllbnifltMMft V^ . Margui di tampmtun nbMnU MIN. 4.75 0 TIP. 5.0 25 MAX. 5.25 75 UNIDADES Volts C CARACTERÍSTICAS ELÉCTRICAS (Ta = 0Ca ¥ 75 C, ^cc ='5.o V 5 % CONDICIONES MAX. UNIDADES TIP. MIN. CARACTERÍSTICAS SÍMBOLO Vcct-5.25V. VCEX 5.25V 40 ^A CdirtdnM d. lugidt MR 'CEX Diraccmn* cuhquMr Midi ALTA Vcc:*-75V-W- l^mA 0.45 Volts Tdnüdn BAM MU VOL Direcciow cualq iMr ufttb BAJA Volts Tmión ALTA di mtridi pmntiadi pv* todu lis Mitradas Tdnüdn ALTA d. dradi 2.0 VJH * 0.85 Tmséón BAJA di mtradi ovantiíadi pw* todM t mutas Volts VIL Tdiidldn BAM dd dradi Vcc= 5.25 V. Vp = 0.45 V ConidnM BAM di dndi mA •r 1 /Ei Obu^h jir"ia jltaracoonj t.lil iJdLjLl V* (t™™ 0.8 bes (Éntrate di MtoccUn di ctip) Vcc= 5.25 V. V|( = 4.5 V Cor^^ ALTA dssntradi •r 40 i.. (Éntrate Os diraccámi '• (Mate di mIicuóii di chip) 40 VCI - 5.25 V. stfdu abiMtis intrate a masi y 130 mA CorriMM di MmMKMn 114 •ce CMpMMXiOMdO Vcc= 5.0 V, Vo ^ 5.0 V. f = 1.0 MU^. pF G.5 CwwM^diMM co Timión m dMdo hniladDr di Mradi Vcc=4.75 V, IA = -5.0 mA 0.8 - 1.0 Volt* VCD Fig. 11-12.- Características del CI 74187. 565 CAPITULO 11 MEMORIA DE SOLO LECTURA DE 1024 BIT FORMA DE CODIFICACIÓN DE USUARIO (CUSTOMER CODING FORM) TABLA DE VERDAD ROM DE ENCARGO USUARIO Población P/N de usuario. . Dibujo de usuario N.. Función . SL N. Código de selección de chip - CS1 (13) • ., CS2 (14) • NOTAS: A) Valores molimos absolutos. 1.Todos los valores de leotlOn lo son con respecto al tennioal de masa de la red. 2.La psofremaciOo queda sareositada si el impulso queda aplicado dórenle 700 mi. Típicamente, la pratremacidn re produce -en menos de 200 ms. 3.Se refiere a la lemperelure medida en el centro de la pane inferior de la caja. • Si no se especifica, el código de selección de chip sesi <00>. Los números de paula del piquete (pedíate) se muestren entre isaB es OÍ OÍ 00 AT AS AS AS AS AS Al AS 00 0 0 0 01 1 •LU.J-L L'. 00000111 símbolo lógico 00001001 00010011 1S 1 1 1 4 7 • S Pkg. P • 10 11 12 Fig. 11-12 (bis).- Forma de enviar un programa el usuario, para grabar una memoria ROM durante la fabricación. MEMORIAS Memoria programable de sólo lectura de 256 bits 1 - SN 74188 AN 4710 13 diagrama lógico 3C912 15 diagrama da conaxlón YYY Y Y Y 1 XifiS timbólo lógico J. Ja ^. J. Ja J. J. J. i ttrrt ÍT1H1 DESCRIPCIÓN. La memoiia es de sólo lectura, de 256 bits. programable por el usuario, ortanizada en 32 palabras de ocho bits cada una. Esta memoria TTL (transistor-transistor-logic) monolítica de alta velocidad está direccionada en 5 bits binarios con una decodifícación total en el chip. Está provisu de una entrada de cancelación de habilitación de memuria, la cual, cuando está alta, inhibirá la función haciendo que las ocho salidas permanezcan altas. La memoria es ampliaUe a 1856 palabras de n bits, sin bulleras de salida adicional. El direccionado de una palabra de 8 bits se ejecuta mediante las entradas de selección binaria, en coincidencia con un nivel lógico bajo en las entradas de selección binaria, en coincidencia con un nivel lógico bajo en las entradas de habilitación. Donde el dispositivo se utiliza en paralelo en un sistema de memoria, la entrada de habilitación permite una fácil decodificación de bits de dirección adicionales. Los datos p electrónicamente, tal como se desee, para cualquiera de las 256 loralizaciones de bits de la memoria, de acuetdo con el limiento de programación especificado. Antes de la programación, la memoria tiene una condición de saüdá de nii bajo en todas las 256 ^ealizaciones de bits. El procedimiento de programación abre circuitos (medteatc enlaces metálicos) ' lo cual produce una salida de nivel lógico alto en lea Realizaciones seleccionadas. El procedimiento es enverad* y tas salidas, una vez alteradas pan ese determinado bit bit, quedan . idlddtid ddntt proporoionar un nivel lógico alto. Las salidas que no hayan sido slteradas pueden programapse más tatde pira proporcionar una salida de nivel alto. La operación de te unidad, dentro de tea condiciones de ftincionsmiento recomendsdes, no literata el contenido de te memoria. CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO TIP. MIN. MAX. UNIDADES 4.75 5 5.25 Volta TMn*MinMMT0,V^ S.S Volts Corr*m4iUMi*Ml8iU0. ln 12 mA T^il •Hi U IitIii, T. 0 70 c características eléctricas en el margen de temperatura ambiente RECOMENDADO (a menos que se indit ue otra cosa) SÍMBOLO PARÁMETRO :min. TIP. (2) MAX. UNIDADES CONDICIONES DE PRUEBA! 1) Vffl TiMÜA U MU nM ALTO 2 VolU vil TUUUMUilMIAn 0.8 VolU Vi TmMn RMMm U MU - 1.5 VolU Vcc - MIN.. Ij - -12 mA VCC-MIN.. V|H-2V, <oh ConUUUMUnMMJO 100 PA Vil-0-V. VOH-5.5V VCc MIN., Vih - 2 V, VOL TaUAn U M8U M SAJO 0.45 VolU Vil -*0.8 V, IOL -12mA CgnMtUMU*nMita •i 1 mA Vcc-MAX., Vi-5.5 V I ConUU U MU MU ALTO 40 PA VCc " MAX., Vj - 2.4 V JIL CMiUU U MU (MI SAJO VCC-MAX., V,-0.4V - 1 mA -—— n r-T-RrlIn, ICCH 80 Vcc - MAX. 50 mA Mu U MAM ALTAS W CgnUUU • i ni II . k:cL 82 110 mA Vcc " MAX. •MU MU 8*1*8 g) Fig. 11-13.- Características delCI 74188. 567 CAPITULO 11 PROCEDIMIENTO DE PROGRAMACIÓN PASO A PASO 1.Apliqúese tensión de alimentación estable (Vcc = 5 V) y direcciónese la palabra para ser programada con los niveles de fun- ción de entrada especificados. 2.Inhabilítense las salidas aplicando una tensión de nivel lógico alto a la entrada de habilitación. 3.Únicamente se programa una localización de bit cada vez. Déjense en circuito abierto todas las salidas, excepto la que va a programarse como nivel lógico alto. Apliqúese -0,7 V a la salida que va a ser programada. 4.Apliqúese el impulso de programa (Vcc = 10 V) y una vez que se haya conseguido el nivel de 10 voltios, habilítense las salidas (habilitación baja!. El nivel de 10 voltios y la habilitación délas salidas debe producirse dentro de los primeros 10 milisegundos del impulso de programa. Inhabilítense las salidas (habilitación alta) antes de eliminar el impulso de programa. (Ver Figura 2). La fuente de alimentación debe ser capaz de suministrar 100 mA a 10 voltios. 5.Repítase los pases 2 a 4 para cada salida de esta dirección que ha de programarse como nivel alto. 6.Direcciónese la localización siguiente y repítase los pasos 2 a 5. IMPULSOS DE PROGRAMACIÓN FORMAS DE ONDAS DE TENSIÓN La localización, al ser programada debe ser direccionada antes de la habilitación. Repítanse los impulsos para cada salida en esta dirección, que ha de ser programada a un nivel lógico alto. Figura 2 DIAGRAMAS ESQUEMÁTICOS DE ENTRADAS Y SALIDAS TÍPICA DE TODAS LAS SALIDAS Fig. 11-13 (bis).- Procedimiento de programación de laPROM delCI 74188. 568 MEMORIAS Memoria de lectura/escritura de 256 bits con salida de 3 estados 1 - SN 74200 N 4710 13 diagrama lógico 25 - DM 74200 N 811 - FLQ 141 14 - 36912 15 diagrama de conexión aosdu tuO timbólo lógico lililí' ÍÍJ DESCRIPCIÓN. Esta memoria de elementos activos de 256 bits es un agrupamiento monolítico TTL (transistor-transistor lógica) organizado en forma de 256 palabras de un bit cada una. Es totalmente decodiñcada y tiene tres entradas de habilitación de memoria con puerta para simplificar la decodificación requerida para conseguir la organización de sistema deseada. El dispositivo tiene una salida de tres estados. La posibilidad de excitación de la salida conectable al bus de tres estados permite la ampliación hasta 66.304 palabras de N-bits sin buffercs adicionales. Verla tabla (página 149). CONDICIONES DE FUNCIONAMIENTO RECOMENDADAS PARÁMETRO MIN. TIP. MAX. UNIDADES 5 5.25 Tentón ^ imantación, V(C 4.75 Volts 40 (a) Anchura dd Imputo da hahWadón da aacrdura. t. ns 65 HtottadóndíracdóftiltoMaddn atcrttrrra 0 ns Ttoipo da fermdón. !^,„ HaMhadón dato a ItoWadón aacrtun 0 ns HabWadón mamoda a ItoWadón aacrRura 0 ns HabWadón aacrhura daada itodnadón aacrtura 15 ns Hampo da mardanlm toto.^ Htottadón dato* daada habWadón aacrtura 15 HaMMadón mamoría daada ItoHUdón aacrtura 0 ns Ttmparahrn mbtou da opandón. T. 0 70 c Nou a: Esu condición uto recomendada para uso con Vcc - 5V, Ti- 25 C CARACTERÍSTICAS ELÉCTRICAS EN EL MARGEN DE TEMPERATURA RECOMENDADO (a menos que se indique otra cosa) SÍMBOLO 1 PARÁMETRO MIN. MAX. UNIDADES CONDICIONES DE PRUEBA (1) TIP. (2) Tandón da artradanMALTO vm 2 Volts Tantión da mtr adatoalBAJO vil 0.8 Volts Vi Tandón hniudrmoa irada - 1.5 Volts vcc = MIN. 'i = -12 mA = MIN. v = 2 V voh todóndaadkla nM ALTO 2.4 Volts vcc vil = 0.8 V, vcc VIH = 2 V VOL Tandón da atoUnMBAJO 0.4 Volts vil = 0.8 V, tL = 12 mA IdaaaUdoott 40 vcc = MAX. :í8 = 2.4 V, Vi = 2 V 'o (ott) Corrtoudaad Sí (auadolmpadnncUALTA) = 0.4V, VIH=2V - 40 vcc = MAX. CorrtoUdaanirada pan Odón da '! 1 mA Vcc = MAX. V| = 5.5 V anhadamóton Contante da ardrada nM ALTO IlH 40 MA vCc = MAX. Vi = 2.4 V Corriarda da tnIrada nM BAJO '1L vcc = MAX. VI = 0.4 V - 1 mA CorrtoUdaaalda an eortodreutd (3) ios - 30 -100 vcc MAX. mA Corriarda daalhMnuddn(i4) ^e 140 95 mA vcc -MAX. Fig. 11-14.- Características del CI 74200. 569 CAPITULO 11 EJERCICIOS TEÓRICOS DE AUTO-TESTS Poner una cruz en la respuesta correcta 1)En una memoria RAM: a)Sólo se pueden leer los datos grabados. b)Se puede leer y grabar datos indistintamente. c)Los datos grabados sólo se pueden leer secuencialmente. 2)En memoria PROM: a)El programa lo graba el fabricante. b)El programa lo graba el usuario. c)El programa puede grabarse y borrarse varias veces. 3)Una memoria RAM de 4 K de capacidad almacena: a)4.000 bit b)4.000 x 2 bit c)4.096 bit 4)Las células bipolares estáticas de una memoria RAM: a)Son más rápidas que las dinámicas. b)Consumen menos potencia que las dinámicas. c)Ocupan menor superficie en el chip que las de tipo dinámico. 5)Para guardar una tabla de consulta en una calculadora se debe utilizar una memoria: a)RAM. b)ROM. c)REPROM 570 MEMORIAS EXPERIMENTACIÓN PRACTICA MEMORIAS PRIMERA PRACTICA: MEMORIAS ROM "Conceptos teóricos: Una memoria de sólo lectura (ROM) es un ele mento en el que los datos pueden ser leídos repetidas veces, pero no cambiados. Todos los datos se programan y graban en la ROM durante su fabricación. Una memoria programable de sólo lectura (PROM) funciona como una ROM, pero puede ser programada después de haber sido construida. La ROM y la PROM están organizadas en forma matricial, pudiéndo se acceder simultáneamente a varios bit a la vez. Así, por ejemplo, una ROM de 1.024 bit está formada por una matriz de 256 palabras de 4 bit cada una, como se presenta en la figura 11-15 Palabra de 4 Bit Fig. 11-15.- Organización de una ROM de 1.024 bits. En esta práctica se examina el circuito básico de una ROM y el con cepto de control de los estados de una máquina mediante una memoria ROM. ROM 4x2 a)Preparen 4 CI 7400 (Cuádruple puerta NAND), 1 CI 7404 (séxtuple inversor) y display numérico. b)Construyan el circuito de la figura 11-16. c)Programen los dígitos de la ROM de la forma siguiente: 571 CAPITULO 11 +5V. iirr Atierra DISPLAY NUMÉRICO da ' ¿ i Entrada B A ti tierra Palabra 1Palabra 2Palabra 3Palabra 4 Conect + 5V. tierra e punto progra trada B play nu rada A lay nu SW1 Palabra 4 Fig. 11-16.- Circuito práctico con detalles del montaje de una ROM 4x2. 572 MEMORIAS Palabra 1: A (MSD) : tierra y B (LSD): tierra. Palabra 2: C (MSD): tierra y D (LSD): + 5 V Palabra 3: E: +5V y F: tierra. Palabra 4: G + 5V, y H: + 5V. Observación: La ROM tiene 4 palabras de 2 bit cada una. d)Poner los interruptores SW1 a SW4 en bajo (desactivadas todas las pa labras de la ROM). e)Colocar los interruptores como se indica en la tabla de la figura 11-17. PALABRA ACTIVABLE SALIDA SW1 = Palabra 1 SW2 = Palabra 2 SW3 = Palabra 3 SW4 = Palabra 4 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 Dlsplay numérico Fig. 11-17.- Tabla de salida para las palabras de la ROM. Verificar las salidas de acuerdo con la programación de la ROM. Número Palabra 1 2 3 4 Salida visualizada 0 1 2 3 f) Quitar la alimentación del circuito. Comprueben que los datos de salida permanecen en la ROM. Los datos de salida no quedan afectados por la pérdida de alimentación en la ROM, cosa que no sucede con la RAM. g) Ponga SW1 y SW4 en bajos y SW2 y SW3 en alto. 573 CAPITULO 11 Observación: La salida es incorrecta. Dos entradas enables de direc- cionamiento no pueden ser activadas simultáneamente. En la práctica se usa un decodificador para activar las entradas enables y con un pequeño número de líneas se controla un gran número de palabras de ROM. CONTROL DE LOS ESTADOS DE UNA MAQUINA CON UNA ROM Una ROM para el control de los estados de una máquina es un circui to que genera una serie de pasos de instrucciones (programa), que se aplican a los circuitos que controla. Cuando se completa cada instruc ción, se genera el nuevo paso de la secuencia, hasta terminar el progra ma. El diagrama por bloques de una ROM para el control de estados de una máquina se muestra en la figura 11-18. Lineas de acti vación de pala bras Almacena miento del programa de direcciones Lineas de control ^N ROM Circu tos contr olados por R Reloj Nueva dirección de palabra de ROM Fig. 11-18.- Diagrama por bloques de una ROM para control de estados de una máquina. a)Preparen un CI 7404 (Séxtuple inversor), un 7442 (decodificador BCD a decimal) y un 7474 (Doble FF, tipo D). b)Construyan el circuito de la figura 11-19 c)Programen los dígitos de la ROM de la siguiente forma: A: +5V B: " C: + 5V D: tierra E: " F:+5V G: tierra H: tierra 574 Datos presentes en cada dirección 00(palabra 1): 11 01(palabra 2): 10 10(palabra 3): 01 11(palabra 4): 00 MEMORIAS alabras Palabra 1 Palabra 2 Palabra 3 Palabra 4 Entrada de la pro" xima di rección SW6 Dirección presente D CL Q _í >CLK 7474 SW1 Entrada de la próxima dirección T 7442 >CLK 7474 A la entrada A del. display numérico A tierra A la entrada B del. display numérico Fig. 11-19.- Montaje práctico de la ROM de control de estados. La secuencia de programa que se requiere es la de la figura 11-20. d)Borrar la dirección del contador de programa (SW1 de bajo a al to) e inicializar la entrada de reloj (SW6 a bajo). Observación: La palabra 1 se activa cuando se detecta el dato 11 y se visualiza un 3 en el display. Esto también coloca el dato de la salida en la entrada del contador de programa almacenado de direcciones, que hará que funcione como la siguiente entrada de direccionamiento. e)Pasar SW6 t 575 CAPITULO 11 Comienzo 00 i^ Dirección representativa de datos •. Representación de los datos almacenados en su dirección 11 c) Fig. 11-20.- Representación de la secuencia de programa requerida. Observación: El dato presente (11) en la entrada del programa de direccionamientp se transfiere a la salida y se decodifica. Activación de la palabra 4. Esto hace que el dato presente en la dirección 11 (palabra 4) se obtenga en la salida de la ROM. Eldato presente en esta dirección (00) se visualiza y se coloca también en el programa de direccionamiento como la siguiente entrada de dirección. o Fig. 11-21.- Secuencia de programa. 576 MEMORIAS 0 Desconectar la entrada de reloj del contador de programa a SW6 y conectar a 1 Hz (un generador de onda cuadrada). Observación: La ROM continuará el ciclo a través de la secuencia del programa. g) Reprogramen los dígitos de la ROM de la siguiente forma: A: + 5V Datos presentes en cada dirección B: " C: tierra D: " E: " 00(palabra 1): 11 01(palabra 2): 00 10(palabra 3): 01 11(palabra 4): 10 F: +5V G: " H: tierra h) Borrar el contador de programa (SW1 de bajo a alto). Observación: La ROM controlará el estado de la máquina siguiendo la secuencia del programa. i) Reprogramen la ROM para producir la siguiente secuencia mos trada en la figura 11-22. Comienzo 1 3 ! Fig. 11-22.- Secuencia del nuevo programa 2 0 577 CAPITULO 11 1. Asigne una dirección a cada palabra de datos de salida. Recuerde que cada palabra de datos de salida actuará como la próxima dirección de entrada y que la primera dirección de cada secuencia de programa es 00. Comienzo ¡00 1 Dirección Datos almacenados en esa dirección 1 Fig. 11-23.— Secuencia de programa. 1 1 2.Reprogramen los dígitos de la ROM con otra combinación que elijan. 3.Inicien el direccionamiento (borren los FF). 4.Verifiquen la secuencia del programa. Sumario Una memoria de sólo lectura (ROM) es un elemento de almacena miento en el que se pueden leer los datos que se seleccionen, pero no cambiarlos. La organización de una ROM es de tipo matricial y se puede acceder a varios bit a la vez. Una ROM de control de estados de máqui na es un circuito que genera una serie de pasos de programa que se aplican al circuito a controlar. En muchos casos, alguna posición de las 578 MEMORIAS palabras de datos de salida actúa como una nueva dirección de entrada. También puede usarse un contador para secuenciar la ROM a través de sus estados. SEGUNDA PRACTICA: MEMORIAS RAM "Conceptos teóricos": Una RAM (memoria de acceso aleatorio) es el apelativo usado para identificar un tipo de memoria en la que los datos pueden ser leídos y grabados en posiciones determinadas. Los tipos de memorias más populares con semiconductores son: el bipolar (usa un transistor de esta tecnología), el NMOS y PMOS (tecnología MOS). Las RAM se proporcionan en CI que disponen de entradas para la sección de fila, selección de columna, control de escritura-lectura y conjunto de células de memoria, como se representa en la figura 11-24. Decodifica ción de filas Entrada de datos Salida de datos Control de Lectura/escritura L íneas Conjunto de células de memoria ^+1 Lineas | Control de lectura/ escritura Y Decodificación de columnas Fig. 11-24.- Diagrama por bloques de una memoria RAM. RAM2x2 a)Preparen los siguientes CI: 2, 7404 (Séxtuple Inversor) 1,7408 (Cuádruple AND) 2,7410 (Triple NAND) 1,7420 (Doble NAND) 1,7432 (Cuádruple OR) 2, 7474 (Doble FF, tipo D) b)Construyan el circuito de la figura 11-25. 579 MEMORIAS Nota: Los interruptores SW3 y SW4 representan el decodificador de filas. El SW5 y SW6, el decodificador de columna. SW2 es el control de escritura-lectura. Cuando SW2 está bajo se activa la línea de escritura. Los datos presentes en la línea de entrada de datos se introducirán en el siguiente flanco positivo de la entrada de 100 KHz. c) Asignación de interruptores: SW1: Entrada de datos. SW2: Activación de lectura-escritura. Bajo: Escritura. Alto: Lectura SW3: Posición X, ) pjj . SW4: Posición X2 SW5: Posición Yt > SW6: Posición Y2 i COLUMNA d) Operación de escritura. 1.Poner todos los interruptores en bajo. 2.Borrar los FF. 3.Meter los datos indicados en la tabla de la figura 11-26. La secuencia para escribir es la siguiente: !. Poner bajo SW2. 2.Poner la dirección (SW3 a SW6). 3.Poner el dato requerido en SWÍ (alto o bajo). Posiciones de los interruptores de datos SW2 = BAJO Entrada de datos |SW1 X, Posición SW3 X2 Posición SW4 1 1 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 0 1 Y! Posición SW5 Y2 Posición SW6 0 Fig. 11-26.- Tabla para escritura de los datos. La matriz de la RAM está configurada como se muestra en la figura 11-27. Para meter datos en la célula de memoria número 1: Xr = 1,X2=O,Y1 = l,Y2=0 58.1 CAPITULO 11 Indica la dirección de la célula de memoria ero de la célula de memoria Fig. 11-27.- Configuración de la matriz de la RAM. Para meter datos en la célula de memoria número 2: X! = 0,X2 ^ l,Yt = 1,Y, =0 En la célula número 3: X, = 1,X2 = 0^ =0,Y2 = 1 En la célula número 4: X! =0,X2 = l,Y1 =0,Y2 = 1 e)Verifiquen que las salidas Q de todos los FF están altas. f)Operación de lectura. 1.Activar SW2. 2.Direccionar la célula (SW3 a SW6). 3.Comprobar las indicaciones de Ll. 4.Poner SW2 alto. 5.Poner los interruptores de datos según la tabla anterior. 6.Comprobar cada célula con Ll. 7.Repetir el paso E. g)Quitar la alimentación del circuito, h) Comprobar los estados de las células, i) Repetir varias veces los pasos g y h. j) Comparar los resultados de salida después de quitar la alimenta ción. Observación: Los datos después de quitar la alimentación no son predecibles. k) Repitan las secuencias de lectura y escritura con la siguiente entra da de datos: células de memorias 1 y 4: altas y células de memoria 2 y 3: bajas. En la práctica, las especificaciones que más se consideran a la hora de seleccionar una memoria son las siguientes: 582 MEMORIAS "Tiempo de acceso": Es el tiempo total requerido para realizar una secuencia de lectura o escritura, e incluye: 1.Tiempo de direccionamiento (comprende la propagación de la di rección por el circuito decodificador de filas y columnas). 2.Tiempo de activación: que es el requerido para activar el circuito de lectura o escritura. 3.Tiempo de lectura o escritura, que es el que se necesita para sacar o grabar un dato. "Densidad de bit: Número de bit direccionable, en una cápsula dada. "Coste por bit": Coste de la cápsula dividido por el número de bit que contiene. "Disipación de potencia por bit": Disipación total de la cápsula, divi dida por el número total de bit. Sumario Una RAM es un elemento de memoria capaz de ser grabado y leído. Se estructura de forma matricial, pudiéndose acceder a sus células de memoria individuales, aleatoriamente. Los datos almacenados en una RAM cambian cuando se quita la alimentación. 583 CAPITULO 11 CUESTIONES PRACTICAS DE AUTO-TEST Referidas a la primera práctica de este capítulo: 1)Una ROM puede ser programada. a)Verdadero. b)Falso. 2)Los datos almacenados en una ROM cambian si se quita la alimentación del cir cuito. a)Verdadero. b)Falso. 3)Una ROM de 3 x 3 contiene: a)3 palabras de 3 bit cada una. b)9 palabras en grupos de 3. c)9 bit de datos accesibles individualmente. d)Ninguna de las anteriores. 4)Las salidas de una ROM de control de estados de una máquina: a)Pueden usarse para seleccionar la operación de un circuito de control. b)Se presentan en una sola palabra. c)Pueden actuar como próxima entrada de direccionamiento de la ROM. d)Todas las anteriores. Referidas a la segunda práctica de este capítulo: 1)Cuántas células contendrá una memoria de 16 palabras x 6 bit. a) 16. b)22. c) 32. d)64. e)96. 2)Una falta de alimentación del circuito de la RAM ocasiona la pérdida de todos sus datos almacenados: a)Verdadero. b)Falso. 3)Para direccionar la célula 3 de la RAM de esta práctica (ver figura 11-28), los valores de X!, X2, Y! é Y2 serán: 584 MEMORIAS X1 x2 Y1 Y2 a. 1 0 0 1 b. 0 1 1 0 c. 1 0 1 0 d. 0 1. 0 1 Fig. 11-28.- Direccionamiento de la célula 3 de la RAM. 4) Pueden entrar y salir datos de la RAM construida en esta práctica: a)Verdadero. b)Falso. 585 CAPITULO 12 Diseño de máquinas secuenciales SISTEMAS COMBINACIONALES Y SECUENCIALES Recibe el nombre genérico de sistema de conmutación, el sistema ló gico-que genera unas señales de salida en función de las señales de entra da. No obstarite, esta dependencia entre señales difiere de unos casos a otros, dando lugar a dos grandes tipos de sistemas de conmutación: 1.Combinacionales 2.Secuenciales Un sistema combinacional es aquél cuyas salidas son función exclusi va del valor de las entradas. Es decir, cuando el valor de las señales de entrada varía a lo largo del tiempo, las salidas también lo hacen de acuerdo con dichas variaciones. Figura 12-1. SEÑALES DE ENTRADA - xi ^ X2 ^ > • SISTEMA OE CONMUTACIÓN COMBINACIONAL 7 1 "^ ? Z2 > SEÑALES DE SALIDA Zl --$ ( XI , XZ,Xm ) Kg. 12-1.- El valor de las señales de salida es función del que toman las entra das, en cada instante de tiempo. Este Capítulo pretende ofrecer una visión general de los métodos clá sicos que se emplean para diseñar sistemas o máquinas secuenciales. Un ejemplo de sistema combinacional, lo constituye el "sumador completo de dos bits". En él, el valor de la suma (S) y del acarreo final 586 DISEÑO DE MAQUINAS SECUENCIALES (CF) es función, únicamente, de los valores de los operandos (a y b) y del acarreo inicial (CI). Un sistema combinacional puede quedar defini do completamente mediante la tabla dé la verdad. En la figura 12-2 se muestra la tabla de la verdad correspondiente al sumador de dos bits. a b Cl s CF 0 i 0 0 0 0 0 1 0 0 0 0 i 0 0 1 1 1 0 0 i I 0 0 1 0 i i 1 0 I I 1 I 0 0 1 1 1 a b SUMADO R COMPLETO S CF 1 Fig. 12-2.— Tabla de la verdad y símbolo del sumador completo de 2 bits. De la tabla de la verdad se deducen directamente las ecuaciones booleanas a las que corresponden las salidas. Una vez simplificadas las ecua ciones, la implementación se reduce a interconectar los módulos lógicos que realizan las operaciones. En los sistemas secuenciales, el valor de las salidas, no sólo es función del valor de las entradas, sino también de la "historia" o "secuencia" previa por la que han atravesado dichas entradas. Por ejemplo, supóngase una máquina Z, cuyo funcionamiento se con trola por medio de un pulsador X de Marcha/Parada. Si la máquina está detenida y se pulsa X, se pone en marcha. Una vez puesta en marcha, aunque se deje de pulsar X, la máquina continúa funcionando. Para de tenerla basta volver a pulsar X; luego, una vez parada, aunque se deje de pulsar X la máquina permanece parada. En un momento dado, ¿qué estado tiene la máquina descrita, si X es tá sin pulsar? A esta pregunta sólo es posible responder cuando se cono ce el estado anterior. El sistema que implemente el control de la máqui na deberá considerar el estado anterior, para deducir el estado presente. Figura 12-3. El modelo que puede asignarse a este sistema dispondrá de una lógica combinacional que recibirá el valor de la señal X, junto con el valor del 587 CAPITULO 12 SEÑAL DE ENTRADA JL PULSADOR MARCHA/PARO SISTEMA DE CONMUTACI ON SECUENCIAL SEÑAL DE SALIDA MAOUINA Fig. 12-3.- Al apretar brevemente el pulsador X, si la máquina está parada se pone en marcha y si estaba funcionando se para. Una vez efectuado el cambio de estado, aun que luego se deje de pulsar a X, la máquina permanece en el estado adquirido. estado en que se encontraba la máquina en el momento anterior, el cual quedará almacenado en una "memoria". La lógica combinacional inter vendrá, por una parte, recibiendo información de la memoria del estado presente del sistema y, por otra, proporcionando información a la me moria, para deducir el estado siguiente. Figura 12-4. SEÑAL DE ENTRADA X SEÑAL DE SALIDA LOBICA COMBINACIONAL VARIABLE DE ESTADO VARIABLE DE EXCITACIÓN Y 1 (INFORMACIÓN SOBRE EL ESTADO PRESENTE) ^Z MEMORIA (INFORMACIÓN PARA EL ESTADO SI8UIENTE ) Fig. 12-4.-Modelo de sistema secuencial usado en la materialización del dispositivo de con trol de una máquina gobenada mediante un pulsador Xde Marcha/Paro. En el caso del controlador de la máquina gobernada por el pulsador, sólo existen dos estados posibles: PARO y MARCHA; por lo tanto, con una sola línea que transporte información binaria se puede informar so bre el estado. La memoria informa sobre el estado presente con la línea "y", llamada variable de estado. La lógica combinacional obtiene la sali da "Z "en función de "x" e "y", pero, además, proporciona la variable de excitación "Y" a la memoria, que contiene el estado siguiente. La memoria almacena los estados por los que pasa el sistema, de ahí que ciertas señales del circuito combinacional (variables de excitación) realimentan al mismo (variables de estado), a través de la memoria. 588 DISEÑO DE MAQUINAS SECUENCIALES Los circuitos secuenciales quedan caracterizados por dos propiedades: Ia) El valor de las variables de salida en un instante, depende del va lor de las entradas y la secuencia de estados por los que ha atra vesado el sistema anteriormente, los cuales quedan definidos por el estado que guarda la memoria en el instante anterior. 2a) Para una misma combinación de los valores de las variables de entrada, pueden corresponder diferentes valores para las varia bles de salida. GENERALIZACIÓN DEL MODELO DE SISTEMA SECUENCIAL Una vez analizado un simple ejemplo de control de una máquina me diante un pulsador Marcha/Parada, en la figura 12-5 se propone el mo delo general usado para la representación de los sistemas secuenciales. SEÑALES DE ENTRADA Zt zz XI XZ Xm yl LOSICA COMBI NACIONAL SEÑALES DE SALIDA Yl YE Yp VARIABLES DE ESTADO VARIABLES DE EXCITACIÓN (ESTADO PRESENTE) (ESTADO SIGUIENTE) MEMORIA Fig. 12-5.- Modelo general, por bloques, que representa el funcionamiento de un sistema secuencial. El estado es la información que define la "historia" de las señales de entrada. El bloque de memoria almacena los estados, que pueden consi derarse como una "representación binaria" de una combinación concre ta de acontecimientos pasados. El estado que contiene la memoria en el momento presente (estado presente) lo introduce a la lógica combina- 589 CAPITULO 12 cional mediante las variables de estado. Al existir q variables de estado, significa que la memoria puede almacenar 2q estados diferentes, corres pondiendo cada uno de ellos a una combinación particular de eventos anteriores (historia). El bloque de lógica combinacional del modelo de sistema secuencial, a partir de las señales de entrada (x) y las variables de estado (y), genera las señales de salida (Z) y las variables de excitación, que definen al esta do siguiente que ha de contener la memoria. Si la memoria está formada por flip-flop tipo D, en los que existe una salida (variable de estado) y una entrada (variable de excitación), el número de variables de excita ción coincide con el de las variables de estado. Sin embargo, si se usan flip-flop J-K, esos dos valores pueden ser diferentes, puesto que en estos dispositivos, el número de entradas o variables de excitación (J y K) es el doble que el número de salidas o variables de estado. Las relaciones que se deducen del circuito de la figura 12-5, aplica bles a cualquier sistema secuencial, son: Zr = fr (xl, x2xm, yl, yl, y2yq) (l<r<n) Ys = gs(xl,x2xm,yl,y2,...,yq) << CLASIFICACIÓN DE LOS SISTEMAS SECUENCIALES Aunque no existe una total coincidencia en la denominación y clasi ficación de los sistemas secuenciales, aquí se adopta la más simple, que los divide en asincronos y síncronos. Sistemas secuenciales asincronos En este grupo, la secuencialización de los estados internos es auto mática y no requiere señales externas que la controlen. El valor de las señales de salida sigue los cambios de las señales de entrada, hasta que el sistema alcanza un estado estable para una determinada combinación de las entradas. Se llama estado estable, aquél que se alcanza con una combinación concreta de las señales de entrada y que tiene la propiedad que el siguiente estado interno coincide con él. A los sistemas asincronos también se les llama de "modalidad de ni vel", ya que no precisan impulsos para determinar los pasos de los esta dos internos. 590 DISEÑO DE MAQUINAS SECUENCIALES El diagrama por bloques, que muestra el modo de trabajo de los sis temas secuenciales con modalidad de nivel, se muestra en la figura 12-6. Z2 m LÓGICA y COMBINACIONAL yz ^ • i Zn YI Y2 Yp RETARDO i • • i 1 RETARDO RETARDO Fig. 12-6.- Diagraraapor bloques de un sistema secuencial asincrono, con modalidad de nivel. En realidad, este tipo de sistemas es el más general de los secuencia les, puesto que además de poder recibir señales activas por niveles lógi cos, también es capaz de responder a señales en forma de impulsos, con siderando a estos últimos como un doble cambio de nivel. Con objeto de simplificar el comportamiento de estos sistemas, se im pone la restricción de que en cada instante sólo puede cambiar una señal de entrada. El cambio siguiente se podrá realizar cuando las salidas y el sistema en conjunto se haya estabilizado. A esta subdivisión de la moda lidad de nivel se la llama "modalidad fundamental". Sistemas secuenciales síncronos La evolución de los estados internos es gobernada por los impulsos de un generador externo. 591 CAPITULO 12 Caben distinguir dos grupos: A) Síncronos con modalidad de reloj En este tipo de sistemas, los impulsos producidos por un generador de reloj carecen de información y sólo sirven para indicar el momento en el que se realiza el cambio del estado interno. En la figura 12-7 se ofrece el diagrama por bloques de un circuito síncrono, implementado con flip-flop tipo D. XI -* Z1 xz -? zz Xm. LOG I C A COMBINACIONAL VARIABLES DE ESTADO Q •> Zn. YZ VARIABLES DE EXCITACIÓN D CK< CK< CK< Fig. 12-7.- Diagrama por bloques de un siste ma secuencial síncrono, con modalidad de reloj. 592 -ruin. J RELOJ I DISEÑO DE MAQUINAS SECUENCIALES En el modelo de la figura 12-7, las entradas (x) y las salidas (Z) son señales de nivel lógico, asincronas. Como el bloque de lógica combina toria es asincrono, tanto las salidas como las variables de excitación (Y) son asincronas. No obstante, las variables de estado son síncronas, pues cambian de acuerdo con los impulsos de reloj que se introducen a los flip-flop D. Los impulsos de reloj deben cumplir dos condiciones: Ia) Su frecuencia debe permitir que entre cada dos impulsos se esta bilice todo el sistema. 2a) Cada impulso de reloj sólo puede originar un cambio de estado. B) Síncrono con modalidad de impulso En estos sistemas no hay un circuito de reloj que genere impulsos pe riódicos. En realidad, existe mucha similitud entre los sistemas con la modalidad de reloj y los que tienen la modalidad de impulso, ya que los primeros también es posible que funcionen con impulsos no periódicos que carguen los flip-flop. Los estados del sistema se sincronizan mediante impulsos que deter minan la transición de un estado a otro. No está permitido la generación de impulsos simultáneos en varias entradas. Teniendo en cuenta que la mayoría de los circuitos digitales se dise ñan en base a sistemas secuenciales síncronos, en los que la modalidad de reloj es la más usual, este Capítulo intenta exponer un conjunto de alternativas de diseño referidas a dichos sistemas. PRIMER EJEMPLO Un semáforo dispone de dos luces: ROJA y VERDE, para controlar el paso de vehículos por una calle transitada. La situación normal del semáforo es con la luz verde encendida, para dejar paso a los vehículos. Cuando un peatón desea cruzar la calle, aprieta un pulsador y durante un período de tiempo, el semáforo se pone en rojo para los coches; lue go pasa a su situación habitual. Se dispone de señales de reloj, cuyo pe ríodo tiene la duración que se desea asignar a la situación de paso de peatones. 593 CAPITULO 12 Se trata de un circuito secuencial, puesto que la situación del semá foro depende de la posible pulsación previa del pulsador al efecto, y no se puede deducir si sólo se dispone del estado de dicho pulsador. Las señales de salida del sistema son dos: zO (VERDE) y zl (ROJO). La señal de entrada corresponde al pulsador y se denomina x. La implementación del circuito que controla el funcionamiento del semáforo se realizará dividiendo el proceso en etapas, que permitan ob tener un método general para cualquier caso. Ia Etapa: Diagrama de flujo Después de analizar las especificaciones del problema y definir las se ñales de entrada y salida, se intenta plasmar en un "diagrama de flujo" la secuencia de estados que adopta el sistema. Figura 12-8. SEÑAL DE -2 ¥ zo ?Z1 SEÑALES DE SALÍ DA ESTADO "A" NORMAL (VERDE ) ZO = 1 Zl = 0 NO PULSADO ESTADO" B* ( ROJO ) ZO = 0 Zl 1 Fig. 12-8.- Definición de entradas y salidas y ordinogr^ma de flujo, con los dos es tados que adopta el sistema. 594 DISEÑO DE MAQUINAS SECUENCIALES 2a Etapa: Asignación de estados y diagrama de estados Conocido el número posible de estados internos por los que pasa el sistema, se determina la cantidad n de flip-flop que son necesarios para codificarlos. Como cada flip-flop puede almacenar un bit, el número de estados tiene que ser igual o menor que 2". Al existir únicamente dos estados internos en este ejercicio, con sólo un flip-flop pueden codificarse (21 = 2), por lo tanto se precisa un flipflop, que puede ser tipo D o J-K. Como el primer tipo sólo requiere una entrada de datos da origen a circuitos más simples, razón por la que se elige al mismo. Los estados del semáforo son el A, en el que se enciende la luz verde para los coches (zO = 1), y el estado B, que significa que la luz roja está encendida (zl = 1). A cada uno de los estados se asigna una de las dos posibles situaciones que puede adoptar la salida QO del flip-flop. Por ejemplo, para el estado A se asigna la situación en la que QO = 0, mien tras que para el B se asigna la situación en la que QO = 1. Véase la figu ra 12-9. ESTADO SITUACIÓN FLIP-FLOP 00 A 0 B I Fig. 12-9.— Asignación de las situacio nes que puede adoptar el flip-flop, a los estados del sistema. Hecha la asignación de estados, se puede confeccionar el diagrama de estados, que es similar al diagrama de flujo, pero representando en cada círculo que lo conforma, el estado interno-seguido de una barra cruzada y el estado que tienen las salidas zO y zl. Figura 12-10. 3a Etapa: Tabla de transición En una tabla se representan los posibles estados presentes del sistema, junto al valor de sus salidas y de los respectivos estados siguientes. Si se considera el instante "n", se representa con Q0n el valor de la salida del flip-flop en dicho instante. Si entonces se aplica un impulso de reloj, se pasa al instante "n + 1", en el cual la salida del flip-flop adoptará el valor Q0" + 1, de acuerdo con el diagrama de estados construido. Figu ra 12-11. 595 CAPITULO 12 ULSADO) ) Fig. 12-10.- Diagrama de estados. ESTADO PRESENTE NOMBRE SALIOA QO* SALIDAS PRESENTES ESTADO ZO Zl NOMBRE SIGUIENTE SEÑAL DE SALIDA OOn + ENTRADA CONDICIÓN A A 0 0 1 1 0 0 A B 0 1 X•0 (X) X• 1 (X) B 1 0 1 A 0 SI EMPRE Fig. 12-11.- Tabla de transición, con los estados presente y siguiente. ESTADO PRESENTE QO^ Fig. 12-12.- Tabla de transición resumida 596 SALÍ DAS PRESENTES ZO Zl ESTADO SIGUIENTE CONDICIÓN 0 1 0 0 X 0 1 0 1 X 1 0 1 0 SI EMPRE DISEÑO DE MAQUINAS SECUENCIALES 4a Etapa: Ecuaciones de excitación Recordando el funcionamiento del flip-flop D, en el estado presente sale por QO el valor de la situación del flip-flop en ese instante (QO"), mientras que por su entrada DO se aplica el valor que adoptará el flipflop cuando se cargue con el siguiente impulso de reloj, para pasar al es tado siguiente. De donde se deduce que: QQn+i = D0n Fig. 12-13.- En el instante presente el FFDO saca el valor QOn. Tras aplicar un impulso de reloj se pasa al estado siguiente y entonces, por QO saldrá lo que se había aplicado a DO en el instante n (DOn). Teniendo en cuenta que Q0n+1 = D0n, ya se puede completar el cir cuito del flip-flop D, puesto que de la tabla de transición ya se pueden deducir los valores de Q0n y D0n. Mirando la columna del estado si guiente Q0"+1 en la figura 12-12, se aprecia que toma el valor 1 en la segunda fila, o sea, cuando el estado presente es el A, con Q0n = 0 y se cumple que x = 1, es decir, Q0"+1 = D0n = QO" • x. A las ecuaciones que se utilizan para definir el valor en las entradas de información de los flip-flop, se les llama "de excitación' .'A las sali das de los flip-flop (QO), se las denomina variables de estado, porque informan sobre el estado interno presente que ha adoptado la memoria Figura 12-14. 5a Etapa: Ecuaciones de salida Con la tabla de transición se pueden deducir las ecuaciones de las sali das (zO y zl), en función del estado presente (QO") y del valor de las señales de entrada o condición. Así, en la tabla de la figura 12-12, zO = 1 597 CAPITULO 12 en el estado presente A, cuando QO" = 0 y x = 0, o bien, x = 1, lo que se puede expresar con la siguiente ecuación lógica: zO = Q0" • x + XJO" • x = (JO^ (x + x) = Q0" zl = Q0n SEÑAL DE ENTRADA LÓGICA COMBINACIONAL y = QO •?20 SEÑALES DE - ZlSALIDA Y= DO VARIABLE DE ESTADO MEMORIA 00DO VARIABLE DE EXCITACIÓN FLIP- FLOP 00 CK -J RELOJ I Fig. 12-14.- Modelo de circuito secuencial aplicado al ejemplo del semáforo. En este ejemplo, el valor de las salidas coincide con el de los estados internos. Es decir, que en el estado A (QO"), zO = 1, y en el estado B (QOn),zl= 1. 6a Etapa: Implementación física Una vez obtenidas las ecuaciones de excitación y las de las salidas del sistema, ya se puede materializar el modelo dé circuito secuencial. Fi gura 12-15. SEGUNDO EJEMPLO Se trata de diseñar una máquina secuencial controlada por impulsos de reloj, que gobierne un contador de módulo 4. Como señal de salida, zO actúa un indicador luminoso que se enciende en los dos últimos esta- 598 DISEÑO DE MAQUINAS SECUENCIALES dos del contador. Como señal de entrada, x, actúa un pulsador de pues ta a cero, que pasa al contador a su estado inicial cero, cada vez que se aprieta. zo - qo zi - qo1 SEÑAL DE ENTRADA 4- -I- l -?• ZO SEÑALES DE -? ZI SALIDA I LÓGICAI ICOMBINACIONAL I ii Y = DO^1VARIABLE DE EXCITACIÓN VARIABLES DE ESTADO MEMORIA QODO FLIP - FLOP QO CK < Fig. 12-15.- Implementación del modelo de circuito secuencial síncrono, en la modali dad de reloj. Ia Etapa: Diagrama de flujo El contador va pasando por los 4 estados de contaje, del 0 al 3, acti vando la salida zO en los estados 2 y 3. Si se pulsa x el contador regresa al estado 0 de partida. Figura 12-16. 2a Etapa: Asignación de estados y diagrama de estados En este ejemplo, el sistema consta de 4 estados (0, 1,2 y 3), los cua les podrán codificarse mediante 2 flip-flop que, por simplicidad, se eli599 CAPITULO 12 PULSADOR PUESTA A CERO SISTEMA SECUENCIAL CONTADOR 1 MODULO 4 I zo SEÑAL DE SALIDA LUMINOSA (ZO ^ 1 con CONT=2 ó C0NT=3) PULSADO) Fig. 12-16.- En el esquema superior se definen las entradas y salidas del sistema secuencial. El organigrama inferior representa el diagrama de flujo del contador. 600 DISEÑO DE MAQUINAS SECUENCIALES gen del tipo D. La asignación de estados es arbitraria y se ha adoptado la que se muestra en la figura 12-17. ESTADO SITUACIÓN FLIP-FLOP 00 01 0 0 0 1 1 0 2 0 T 3 1 1 Fig. 12-17.- Asignación de estados. El diagrama de estados, que guarda relación con el ordinograma de la figura 12-16, se muestra en la figura 12-18. Fig. 12-18.- Diagrama de estados. 601 CAPITULO 12 3a Etapa: Tabla de transición De acuerdo con el diagrama de estados, se puede confeccionar la ta bla de transición, que relaciona los estados presentes con los siguientes a los que pasará el sistema con el próximo impulso de reloj. Figura 12-19. ESTADO NOMBRE PRESENTE Q0u SALÍ DA PRESENTE ESTADO SIGUIENTE 01^ ZO NOMBRE 0 0 0 0 0 1 1 1 0 0 2 3 0 1 1 1 1 1 Qon+1 Q1n+1 SEÑAL DE ENTRADA CONDICIÓN 0 1 0 0 0 0 0 X 2 0 1 X 0 3 0 1 0 1 Y 0 0 0 x|x X SIEMPRE Fig. 12-19.- Tabla de transición. 4a Etapa: Ecuaciones de excitación Como se emplean flip-flop tipo D, se cumple que Dn = Qn+1, o sea, que las ecuaciones que se aplican a las entradas D de los flip-flop en el momento presente, coinciden con el valor de las salidas Qn + 1 en el mo mento siguiente. Para obtener las ecuaciones simplificadas de las Qn+1, se aplica el procedimiento gráfico de Karnaugh que, para este ejemplo, utiliza las tablas para 3 variables: Qn+1 = f (Q0n, Qln, x). Para obtener la ecuación de Q0n+1 en función de QO", Qln y x, se construye el diagrama de Karnaugh de la figura 12-20, partiendo de los datos de la tabla de transición. 5a Etapa: Ecuaciones de salida Para obtener la ecuación simplificada de la salida zO, se usa el diagra ma de Karnaugh, de la misma forma que en el caso de las variables de excitación. Figura 12-22. 602 DISEÑO DE MAQUINAS SECUENCIALES Fig. 12-20.- Diagrama de Karnaugh para obtener la ecuación simplifi cada de QOn+1 Ql 0 00 111 10 -1 1 0 0 0 0 0 0 00 1^ DO7 •01 Fig. 12-21.- Diagrama de Karnaugh construido para obtener la ecuación simpli ficada de Qln+1. 00 01 11 10 0 1 0 1 0 0 0 0 00 )X Di 01 00 01 11 0 1 1 0 1 0 0 1 _l— 10 00 Fig. 12-22.- Diagrama de Karnaugh pa ra obtener la ecuación simplificada de la salida zO. *.zo ZO == Ql En la figura 12-21 se ha deducido que zO = Qln, resultado lógico si se tiene en cuenta que la señal luminosa se enciende en los estados 2 y 3'del contador, en los cuales se cumple que Ql = 1. 6a Etapa: Implementación física A partir de las ecuaciones de excitación y salida, se construye el mo delo físico al que responde la máquina secuencial. Fig. 12-23. 603 CAPITULO 12 Las 3 ecuaciones que cumplen el circuito de la figura 12-23, son las siguientes: D0n = 00^ • x = _ D01n = (Q0" © Qln) • ^ = Qln+1 zO =Qtn LÓGICA COMBINACIONAL se Sal de SALIDA SEÑAL DE | ENTRADA . I VARIABLES DE ESTADO QODO 1- VARIABLES DE EXCITACIÓN FFO QOCK QlDI FF1 01CK < MEMORIA Fig. 12-23.- Implementación del modelo del sistema secuencial síncrono con impulsos de reloj. 604 DISEÑO DE MAQUINAS SECUENCIALES VARIANTE DEL SEGUNDO EJEMPLO USANDO FLIP-FLOP J-K En este apartado se propone resolver el ejercicio anterior, pero usan do flip-flop J-K, en lugar de los tipo D. Como las tres primeras etapas son iguales, se evita repetirlas. La 4a etapa, consistente en hallar las ecuaciones de excitación, se complica en este caso, puesto que los nuevo flip-flop disponen de dos entradas de activación J y K. Además, estos flip-flop poseen dos parti cularidades muy importantes: Ia) Al ser del tipo "maestro-esclavo", se cargan en los flancos des cendentes de la señal de reloj. 2a) No admiten condición de indeterminación, y en el caso que J = K = 1, la salida "voltea", o sea, cambia el estado previo que tenía. Para deducir las ecuaciones de excitación correspondientes a las en tradas J y K, hay que tener en cuenta la tabla de valores que deben to mar las mismas, según la transición que se vaya a producir en la salida desde el momento presente al siguiente (Q0n pasa a Q0n+1)- Figu ra 12-24. Fig. 12-24.- Valores que deben adoptar las entradas J y K del flipflip, de acuerdo con la transición de la salida entre el momento presente y el siguiente. El valor "x" en la ta bla significa "indiferente". J K Q ^Q 0 X 0 ^ I X 0 ? 1 X 1 I ? 0 X 0 1 ^ 1 0 Basándose en la tabla de la figura 12-24, se confeccionan los 4 diagra mas de Karnaugh necesarios para resolver los valores de JO, KO, J1 y Kl, siguiendo las directrices expuestas en la tabla de transición. Figuras 12-25 a 12-28. La 5a etapa es común, tanto si se emplean flip-flop tipo D, como J-K. El valor de zO= Qln. 605 CAPITULO 12 01 01 00 1 1 X • 0 0 X 00 'h X X 1 1 X X X 1 1 JO • X KO 1 Fig. 12-25.- Dia^rama de Karnaugh para obtener la ecuación simplificada de JO. Las cuadrículas marcadas con una x (estado indiferente), pueden incluirse en los lazos de simplificación si conviene. Fig. 12-26.- Diagrama de Karnaugh para obtener la ecuación simplificada de KO. Ql 01 QO QO 0 X X 1 S X 0 1 X 0 X X 0 X 1 1 X Jl - 00 -X Fig. 12-27.- Diagrama de Karnaugh para deducir la ecuación simplificada de Jl. Kl =. X + QO' Fig. 12-28.- Diagrama de Karnaugh para la deducción de Kl. La 6a etapa consistiráen la implementación de las nuevas ecuaciones de excitación (JO, KO, Jl y Kl) y la de salida (zO), mediante el empleo de flip-flop J-K como elementos constitutivos del bloque de memoria. Figura 12-29. AUTÓMATAS FINITOS. TIPOS FUNDAMENTALES Los autómatas son maquinas secuenciales que funcionan de acuerdo con una sucesión de estados internos, en número finito, que codifican la historia de las señales de entrada. A los autómatas se les aplica una suce- 606 DISEÑO DE MAQUINAS SECUENCIALES LÓGICA COMBI N ACI ONA L Fig. 12-29.- Implementación del modelo de sistema secuencial usando flip-flop J-K. sión de señales de entrada distribuidas en el tiempo, produciendo una salida que es función de la última combinación de las entradas y de su estado interno, o sea, de la historia de las mismas a lo largo del tiempo. Los autómatas se clasifican en dos tipos básicos: autómatas de Moore y autómatas de Mealy. Un autómata de Moore es aquél cuyas salidas reciben el nombre de incondicionales y se caracterizan por tomar un valor constante, durante el transcurso de un estado interno completo. Esto quiere decir, que las 607 CAPITULO 12 salidas mantienen el mismo valor en cada estado del autómata, puesto que sólo dependen de él. En la figura 12-30 se muestra el modelo básico del autómata de Moore, que coincide con el concepto usado en los ejer cicios anteriores para establecer las salidas. XI X2 Xm LÓGICA Zl ZZ COMBINACIONA -^ Zn Fig. 12-30.- Las salidas de un autómata de Moore son función, única mente, del estado interno del sistema. Como ejemplo de autómata de Moore se propone uno que responde al diagrama de estados que se presenta en la figura 12-31. Se inicializa en el estado A, después, si x = 1 se pasa al estado B, en el cual la salida zO = 1; a continuación se pasa al estado C y, de nuevo, se retoma al A. Las salidas zO y zl son "incondicionales", puesto que solamente son función de los estados del autómata; así, zO = 1 en el estado B y zl = 1 en el D. Supóngase, que sobre el diagrama de la figura 12-31 se introduce la siguiente variante: desde el estado A, si x = 1, se repite la misma secuen cia de estados que en el caso anterior, pero si "durante" el estado A, x = 0, la salida zl = 1, dentro del tiempo qué ocupa el estado A en el cual se cumpla que x = 0. Se trata de una salida condicional que no du ra un estado completo, sino sólo parte del estado en que se analiza una variable de entrada y se cumple una condición. Este tipo de salidas se representa mediante un rectángulo curvilíneo, como se muestra en la fi gura 12-32. En un autómata de Mealy, como el de la figura 12-32, una salida no está definida durante la duración de todo un estado interno, sino sólo 608 DISEÑO DE MAQUINAS SECUENCIALES en una parte del mismo, en la que se cumplen las condiciones exigidas a las señales de entrada. \ SALIDAS^^ INCONDICIONALES Fig. 12-31.- Diagrama de estados de un autómata de Moore. Dispone de salidas "incondicionales", que sólo dependen del estado interno del sistema. B ZO = I SALIDA INCONDICIONAL SALIDA CONDICIONAL Fig. 12-32.- En el autómata de Mealy, la salida "condiconal" depende de las señales de entiada y del estado interno. En la- figura 112-33 se ofrece el esquema del modelo fundamental al que responde el autómata de Mealy. 609 CAPITULO 12 LÓGICA COMBINACIONAL SECUNDARIA XI X2 LÓGICA Xm COMBI NACIONAL PRINCIPAL MEMORIA Fi 12-33.- Modelo fundamental de un autómata de Mealy, en el que las salidas son función de las entradas y del estado interno; razón por la cual, sus valores pueden mo dificarse en el transcurso de un estado interno. En general, cualquier sistema secuencial puede definirse mediante un modelo de Moore o de Mealy, y hay normas concretas para traducir un tipo de autómata a otro. Normalmente, el modelo de Moore emplea más estados internos y, consecuentemente, más memoria (flip-flop) que el de Mealy. EJEMPLO DE AUTÓMATA DE MOORE Para poner de manifiesto las características que poseen los autóma tas de Moore se desarrolla un ejemplo frecuente. Se trata de un detector de cierta secuencia de bits. El autómata posee una entrada x por la que se introducen bits, sincrónicamente con los impulsos de reloj. También posee una salida z, que toma el valor 1 cuando se ha introducido la se cuencia de bits "1 0 1". En la figura 12-34 se ofrece el diagrama de flu jo correspondiente a este detector de secuencia. En la figura 12-35 se muestra el diagrama de estados y en la 12-36 la asignación del valor de las salidas de los flip-flop a los estados del detec tor de secuencia. 610 DISEÑO DE MAQUINAS SECUENCIALES Fig. 12-34.- Diagrama de flujo del detector de secuencia 10 1. -l X=0 Fig. 12-35.- Diagrama de estados. 611 CAPITULO 12 Fig. 12-36.- Asignación de estados. ESTADO 01 00 A 0 0 B 0 1 C 1 0 0 1 1 La tabla de transición correspondiente al detector de secuencia, se ha dibujado en la figura 12-37. Como se ha seleccionado a los flip-flop J-K para implementar el circuito de memoria del autómata, las figuras 12-38 a 12-41 ofrecen los diagramas de Karnaugh correspondientes a las ecua ciones de excitación (JO, KO, J1 y K1). La ecuación de la salida del detector, responde a la siguiente ex presión: Z = Ql • QO • x + Ql • QO • x = Ql • QO SALIDA PRESENTE ESTADO PRESENTE •i* Z ESTADO CONDICIÓN „ ii+1 0 o* 7 7 0 A 0 0 A 0 0 0 B 0 1 C 1 0 0 C 1 0 A 0 0 1 0 1 1 C 1 0 7 7 0 A 0 0 B 0 1 X 0 B 0 1 B 0 1 X 0 C 1 0 D 1 1 X 1 D 1 1 B 0 1 X Fig. 12-37.- Tabla de transición. 612 SIGUIENTE DISEÑO DE MAQUINAS SECUENCIALES Q1 Fig. 12-38.- Diagrama de Karnaugh para obtener la ecuación simplificada de JO. 00 0 X X 0 r 11 ^ X X 1 1 ^ JO = X Ql 00 Fig. 12-39.- Diagrama de Karnaugh para obtener la ecuación simplificada de KO. Lx__ X 1 1 -\ X 1 J 0 0 X KO - X 01 00 0 0 r -^ i 0 X X Fig. 12-40.- Diagrama de Karnaugh para obtener la ecuación simplificada de Jl. X J1 = 00 x 01 00 r- ^\ 1 X ' \^/ X Fig. 12-41.- Diagrama de Karnaugh para obtener la ecuación simplificada de Kl. Kl X r~ ix 0 \ i i j i\ i i i v) 0 QOX-fOOX 613 CAPITULO 12 Finalmente, la figura 12-42 muestra la implementadón del autómata de Moore, que no es más que una máquina secuencial, a base de flipflopJ-K. C DA VA EX Fig. 12-42.- Implementación del detector de secuencia, resuelto como un autómata de Mooie, usando flip-flop J-K en la memoria. EJEMPLO DE AUTÓMATA DE MEALY En este epígrafe se trata de resolver el mismo detector de secuencia "10 1", pero como un autómata de Mealy. 614 DISEÑO DE MAQUINAS SECUENCIALES En el diagrama de estados, ofrecido en la figura 12-43, se puede apre ciar dos características: Ia) El número de estados internos se ha reducido a 3. 2a) Las flechas que indican la sucesión de estados, llevan dos valores separados por una barra. El primer valor es el de la variable de entrada y el segundo el de la salida. Esto significa que dentro de un estado, la salida toma un valor cuando lo toma la entrada. Así, en el estado C, si la entrada x = 1, la salida pasa a valer 1, pero no durante todo el estado C, sino sólo el tiempo que x = 1. Fig. 12-43.- Diagrama de estados del detector de secuencia 101, resuelto como autómata de Mealy. 01 00 A 0 0 8 0 1 C 1 0 Fig. 12-44.- Asignación de estados. Al igual que en el apartado anterior, en la figura 12-45 se ofrece la ta bla de transición y en las figuras 12-46 a 12-49 los diagramas de Karnaugh para obtener las ecuaciones de excitación simplificadas. 615 CAPITULO 12 SALIOA PRESENTE ESTADO X PRESENTE Oí ESTADO 00 SIGUIENTE CONDICIÓN oo+1 8 X 0 A 0 0 A 0 0 0 B 0 1 C 1 0 7 7 0 C 1 0 A 0 0 7 0 A 0 0 8 0 1 X 0 B 0 1 B 0 1 X 1 C 1 0 B 0 1 X Fig. 12-45.- Tabla de transición. 01 QO 01 00 0 X X • 1 ^_ _ X X f 1X 1 X ^ X1 X 0 X X 0 xo > x JO * X Fig. 12-46.- Diagrama de Karnaugh para ob tener la ecuación simplificada de JO. Fig. 12-47.- Diagrama de Karanaugh,para ob tener la ecuación simplificada de KO. 01 00 01 QC r ii \._ 0 0 0 -\ X 1 X X íX X 1 l^ X X X 1 X - 1 \i 1 1 1 1 X K1 * 1 J1 00 X Fig. 12-48.- Diagrama de Kamaugh para obFig. 12-49.- Diagrama de Karnaugh para ob tener la ecuación simplificada de Jl.tener la ecuación simplificada de Kl. 616 DISEÑO DE MAQUINAS SECUENCIALES Con las ecuaciones de excitación, se pasa a deducir la ecuación lógica a la que responde la salida del detector. Z = Q1 • x Finalmente, en la figura 12-50 se muestra la implementación del de tector de secuencia. CK Fig. 12-50.- Implementación física del detector de secuencia, configurado cpmo un autó mata de Mealy. OTROS MÉTODOS DE DISEÑO DE SISTEMAS SECUENCIALES Hasta aquí se ha descrito un método de síntesis de sistemas secuen- ciales o autómatas finitos, basado en el desarrollo de las siguientes fases: Ia) Definición del sistema y diagrama de flujo. 2a) Diagrama de estados y asignación correspondiente. 617 CAPITULO 12 3a) Tabla de transición. 4a) Obtención de las ecuaciones de excitación simplificadas. 5a) Obtención de las ecuaciones de salida simplificada. 6a) Implementación física del sistema, usando flip-flop D o J-K para la sección de memoria. Según las características del diseño y los objetivos que se persigan, en cuanto a complejidad de la lógica combinacional, coste, conexionado y empleo de circuitos integrados LSI y MSI, se puede elegir entre diversas alternativas en la etapa de la implementación física. Se describen las más importantes. MÉTODO DE LOS MULTIPLEXORES Se utilizan flip-flop D, cuyas entradas de información están goberna das por las salidas de multiplexóres, que se controlan (señales de selec ción de canal) mediante las salidas de los flip-flop D. A las entradas de los multiplexóres se aplican las señales de entrada o una combinación de las mismas. También pueden estar conectadas a ni veles lógicos fijos (1 ó 0). Fases de diseño Se comienza confeccionando el ordinograma de flujo, la asignación de estados, la tabla de estados y la tabla de transición. Después, se con tinúa con el siguiente proceso: A)Se utiliza un número de multiplexóres igual al de flip-flop D de la sección de memoria. Dicho número debe ser el suficiente para codificar todos los estados internos. B)Las salidas de los multiplexóres se conectan, directamente, a las entradas (D) de los flip-flop. C)El número de entradas de los multiplexóres coincide con el de los estados internos. D)Para averiguar el valor de las entradas en los multiplexores, se acude a la tabla de transición. Para cada estado presente se ana liza la columna correspondiente de estado siguiente, para cada uno de los flip-flop. Para cada 1 que se halla en dicha columna, se obtiene la condición necesaria (función de las señales de en- 618 DISEÑO DE MAQUINAS SECUENCIALES trada al multiplexor) que gobierna al ñip-flop analizado. Esta ope ración se repite para cada columna del estado siguiente, una por ca da flip-flop. E) Las salidas condicionales e incondicionales se obtienen y mane jan igual que en el método descrito anteriormente. EJEMPLO Se trata de aplicar el método de los multiplexores en la resolución del ejemplo del contador con puesta a cero, mediante el pulsador x y que disponía de una salida zO, que tomaba el valor 1 en los estados 2 y 3 del contador de módulo 4. En la figura 12-51 se presenta el diagrama de estados y la tabla de transición. (Recuérdese el planteamiento realizado en las figuras 12-18 y 12-19.) ESTADO SALIDA ZO SALIDA ESTA DO ESTADO PRESENTE PRESENTE SIGUIENTE CONDICIÓN |ox+lQ,+1 QO^ 01"ZO 0 0 0 0 0 X 1 0 7 1 0 0 0 0 0 1 X X 0 1 1 0 0 1 T 7 1 1 1 0 0 SIEMPRE ("T") X Fig. 12-51.- Diagrama de estados y tabla de transición correspondientes al ejercicio del contador de módulo 4, con puesta a cero (x), en el que se activa la salida zO en los estados 2 y 3. En el método de los multiplexores se usan flip-flop D para la sección de memoria; son los flip-flop FFO y FF1 que se encargan de codificar los estados. En consecuencia, se precisan dos multiplexores, cuyas sali das se aplican a las entradas D de los flip-flop, mientras que las salidas de estos últimos, actúan como señales de selección del canal del multi plexor. Figura 12-52.. 619 CAPITULO 12 Fig. 12-52.- Estructura básica del conexionado entre los flip-flop y los multiplexores. Para averiguar el valor de las entradas al MPXO de la figura 12-52, se acude a la tabla de transición. Allí se analiza el primer estado presente (00), y en la columna Q0"*1 del estadosiguiente se busca un l,el cual aparece cuando se cumple la condición x. Pues bien, x es la primera en trada de MPXO. Para la segunda entrada de MPXO se pasa al segundo es tado presente (10) y se comprueba que en la columna Q0" + 1 hay dos ceros para x = 1 y para x = 0, por lo tanto,.la segunda entrada de MPXO es 0, lo que significa que cuando llega al estado presente 10, se selecciona en el MPXO la segunda entrada que siempre vale 0. Siguiendo el mismo proceso se deduce que la tercera-y la cuarta entrada de MPXO corresponden a los valores x y 0, respectivamente. Para el MPX1 se obtendrán los valores de sus entradas recorriendo la columna Qln+1, para los 4 estados presentes: Ia 2a 3a 4a 620 entrada 0 tí tí tt X X 0 DISEÑO DE MAQUINAS SECUENCIALES Como la ecuación de la salida zO se obtiene igual que en el procedi miento anterior, zO = Qln, ya se puede implementar el sistema com pleto, como se muestra en la figura 12-53. Fig. 12-53.- Implementación del sistema secuencialusando multiplexores. MÉTODO DEL CONTADOR Se emplea un contador binario como elemento básico del sistema se cuencial. Dicho contador dispone de tantos bits como se requieran para la codificación de los estados. Si se prosigue con el ejemplo del conta dor de módulo 4, con pulsador de puesta a cero, el contador idóneo sería uno de 2 bits. Figura 12-54. El contador dispondrá de tres funciones básicas: Ia Incremento El valor del contador se incrementa una unidad con cada impulso de reloj, si está activada la señal INCREMENTO. 621 CAPITULO 12 2a Carga El contador toma el valor de contaje que se introduce por Eo y El, cuando la señal CARGA está a nivel activo y se aplica un impulso de reloj. 3a Mantenimiento El valor del contador no varía con la llegada del impulso de reloj, cuando están inactivas las señales de CARGA e INCREMENTO. ENTRADA DE CARGA ii CARGA EO El CONTADOR DE 2 BITS INCREMENTO I CK< T 0001 SALIDA DEL CONTAJE Fig. 12-54.- El contador de 2 bits permite ser cargado por EO y El con cualquier valor, si se activa la señal CARGA Si se activa la señal INCREMENTO, el contador aumenta una unidad el valor de contaje. Una de las características más notables de este método consiste en la numeración de los estados, puesto que las transiciones de un estado a otrq están gobernadas por el contador. La asignación de los estados puede ser arbitraria; no obstante, si se ordenan, cuando hay una toma de decisión, según el valor que toma una señal de entrada, por un lado, para una salida supone una operación de INCREMENTO, mientras que por otro, para esa misma salida supone una operación de CARGA o sal to del contador. En el ejemplo del contador con puesta a cero, en la fi gura 12-55 se ofrece un posible ordenamiento de sus 4 estados. De la figura 12-55 se desprende que si la variable x vale 0, de un esta do se pasa al siguiente, o sea, el contador se incrementa. Sin embargo, si x = 1, el contador retorna al valor 00, efectuándose una CARGA o SALTÓ. De acuerdo con el comportamiento del contador y la activa ción de sus señales de CARGA e INCREMENTO, se desarrolla la tabla de transición de la figura 12-56. 622 DISEÑO DE MAQUINAS SECUENCIALES El control de las señales de CARGA e INCREMENTO del contador se realiza mediante dos multiplexores, que poseen tantas entradas como es tados y cuyas señales de selección son las salidas del contador (QO y Q1). Ql 00 ESTADO 0 ESTADO 1 ESTADO 2 ESTADO 3 Fig. 12-55.- Diagrama de flujo del contador con puesta a cero, en el que se propone un ordenamiento de los es tados internos. De un estado se pasa al siguiente si x= 0 (INCREMENTO), pero si x= 1, de un estado se vuelve al inicial (CARGA ó SALTO). En cada entrada del multiplexor que gobierna la señal de CARGA se aplica el valor 1 ó 0, que debe tomar dicha señal en cada estado, a no ser que se active la señal de entrada x y varíe dentro del mismo estado, en cuya situación se dará el valor de la variable de entrada para la acti vación de CARGA. Con el multiplexor que controla la señal INCRE MENTO se procede de la misma forma. 623 CAPITULO 12 ESTADO PRESENTE di^ QOn ESTADO 0 ESTADO 1 ESTADO 2 ESTADO 3 0 0 1 1 0 1 0 1 ESTADO SIGUIENTE Q1^+lQ0u+l CONDICIONES CARGA INCREMENTO X 0 0 0 0 1 MANTENIMIENTO 0 1 0 1 0 INCREMENTO 0 0 1 0 1 CARGA 1 0 0 1 0 INCREMENTO 0 0 1 0 1 CARGA 1 1 0 1 0 INCREMENTO 0 0 0 1 - INCREMENTO Fig. 12-56.- Tabla de transición que especifica el valor que toman las señales de gobierno del contador y las de entrada, de acuerdo con la transición del estado presente al siguiente. La señal de salida zO = Qln, se obtiene como en casos anteriores. En la figura 12-57 se presenta el esquema del sistema secuencial basa do en el empleo de un contador. ENTRADAS DE CARGA Oh X— EST O EST 1 IT El EO EST 2 EST 3 CONTADOR DE 2 BITS X X -?zo CARGA Q1 SALIDAS DE CONTAJE QO EST 0 EST t X EST 2 + 5V l" EST 3 INCREMENTO Fig. 12-57.- Interconexión del contador con los multiplexores, que sirven para controlar las señales de CARGA e INCREMENTO. 624 DISEÑO DE MAQUINAS SECUENCIALES En el estado 0 la señal de CARGA siempre vale 0, por lo tanto, la pri mera entrada de MPXO (figura 12-57) es 0. En el estado 1, la señal de CARGA es 1 cuando x = 1, luego la segunda entrada del MPXO es x. Así se obtienen las entradas de los multiplexores. Aún falta por resolver en el esquema de la figura 12-57 el control de las señales de carga E0 y El. Si se aislan los pasos en los que se realiza una CARGA en la tabla de transición, se obtiene la tabla de saltos de la figura 12-58. ESTADO PRESENTE Q! ao11" ESTADO SIGUIENTE Oln+1 (El) QO^^fEO) CONDICIÓN X 0 1 0 0 1 1 0 0 0 1 Fig. 12-58.- Tabla que aisla los saltos del contador, es decir, aquelos estados en los que el contador tiene activada la señal de CAR GA. En el ejemplo comentado sólo suceden en dos estados, aque llos en que x=l. De la tabla de saltos de la figura 12-58, se deducen las ecuaciones: El = Qln+i yE0=Q0n+i En este caso particular, dado que el salto siempre se realiza al estado inicial 00, sucede que E0 = El = 0. Por este motivo las 2 entradas de carga E0 y El del contador están conectadas a tierra en la figura 12-57. MÉTODO SIN CODIFICACIÓN DE ESTADOS En este método se emplea un flip-flop por cada estado y es muy apropiado en sistemas con muchos estados. Considerando el ejemplo habitual del contador de 4 estados, con puesta a cero, se comienza asignando a cada estado un nombre en el dia grama de flujo, como se muestra en la figura 12-59. Después se confecciona la tabla de transición, en la que se parte del estado siguiente, para así proceder a analizar desde qué estados presen tes se accede al mismo. Figura 12-60. 625 CAPITULO 12 O Fig. 12-59.- Diagrama de flujo y dia grama de estados. A cada estado se asig na un nombre en el diagrama de flujo. CONDICIÓN ESTADO SIGU IENTE ESTADO PRESENTE A A 1 B 1 C I X 0 B A 0 C B 0 0 C 0 Fig. 12-60.- Tabla de transición en la que se indica desde qué estados presentes se pueden acceder a un estado siguiente, según la condición de entrada x. 626 DISEÑO DE MAQUINAS SECUENCIALES De la tabla de la figura 12-60 se desprende que para acceder al "esta do siguiente A", se puede llegar desde cuatro estados presentes: 1)Si el estado presente es el A y x = 1, 2)Si el estado presente es el B y x = 1, 3)Si el estado presente es el C y x = 1, y 4)Si el estado presente es el D, siempre. Como cada estado está representado por un flip-flop D, la activación del flip-flop que representa al estado A se produce desde 4 lugares: des de-la salida de FFB (estado B), cuando x = 1 (AND); desde la salida de FFC, si x = 1; desde la salida de FFD, siempre; y desde la salida de FFA, si x = 1. El FFB tiene controlada su entrada D, por la salida de FFA, si x = 0. El FFC tiene controlada su entrada D, desde la saudade FFB,six= 0. El FFD tiene controlada su entrada de datos desde la saudade FFC, si x = 0. La salida zO = 1, cuando se alcanza el estado C o el D, luego: zO = C + D En la figura 12-61 se muestra el esquema de la máquina secuencial, resuelto mediante el método que no codifica los estados. MÉTODO DE LA MICROPROGRAMACION CON MEMORIA PROM Este método está basado en el empleo de una memoria PROM en la que se graba toda la tabla de decisiones del autómata. La evolución de la máquina secuencial a lo largo del tiempo, se realiza durante una se cuencia de lecturas que se efectúan sobre la memoria. Este procedimien to proporciona bastante flexibilidad, puesto que cualquier cambio del algoritmo de control sólo afecta al contenido de la PROM, manteniendo constante la circuitería auxiliar. Entre los diversos tipos de autómatas microprogramados sólo se estu dia el más general, en el que se admiten varias tomas de decisión, que reciben el nombre de cualiflcadores, en cada estado. Se denomina Mé todo con varios cualificadores por estado. La operatividád del autómata consiste en enviar a la memoria una di rección^ que contiene una determinada información codificada, para 627 CAPITULO 12 Fig. 12-61.- Esquema del sistema secuencial, usando el método sin codificación de estados. proceder a realizar un ciclo de lectura en el que se obtiene otra informa ción, que es procesada para deducir el valor de l^s salidas y el estado si guiente de los flip-flop D, encargados de la codificación de los estados del autómata. La dirección que se entrega a la memoria PROM, consta de 2 campos: Io) Inforrftación sobre el estado presente, codificado por los flipflop (Qln yQOn). 2o) Un bit para cualificador o señal de entrada. 628 DISEÑO DE MAQUINAS SECUENCIALES La información que se obtiene de la lectura de la dirección que se ha proporcionado a la memoria, también consta de 2 campos: Io) Información sobre el estado siguiente del autómata (Qln + 1, +1 2o) Valor de las señales de salida (zO). Se comienza confeccionando el ordinograma de flujo y la asignación de estados. Figura 12-62. ai ao CONT = 1 ZO= 0 0 1 CONT= 2 ZO = I 1 0 CONT= 3 ZO = 1 i i V ^ CONT = 0 ^ ZO = 0 1* l 1 i k k Y k Y Fig . 12-62.- 1 Magrama de flujo y asignación de estados. 629 CAPITULO 12 Se construye una tabla que contenga todas las direcciones de la me moria y en cada una de ellas la información que debe tener grabada. Como dirección de entrada a la PROM, en el ejemplo del contador con pulsador de puesta a cero, se emplean 3 bits, 2 de ellos definen el estado presente (Qln, Q0n) y el otro el valor de x. El contenido que debe grabarse en cada posición direccionada, también consta de 3 bits, 2 que proporcionan el estado siguiente (Qln+1, Q0"+1) y el tercero para el valor de la salida zO. Figura 12-63. DIRECCIÓN DE ENTRADA EST. PRESENTE CUALIFICADOR ai^ ao* X CONTENIDO ESTADO SIGUIENTE ai*+I ao* + 1 SALIDA ZO 0 0 0 0 0 1 0 0 i 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 1 1 0 0 0 1 1 0 1 0 1 I 1 1 1 1 0 1 0 0 0 0 1 1 Fig. 12-63.- Tabla que muestra el contenido de la memoria para cada una de las direcciones. Para cada estado presente hay que grabar en la memoria todas las combinaciones que admiten los cualificadores, aunque no se empleen. En este ejemplo, la organización de la PROM será de 8 palabras de 3 bits cada una. El control de los 2 flip-flop D, encargados de la codificación de esta dos, se realiza desde la memoria PROM, tal como se muestra en la figu ra 12-64. Este tipo de autómata da lugar a una memoria de mucha capacidad, puesto que analiza todas las posibles combinaciones de los cualificadores, aunque no afecten al estado. Por otra parte, se producen muchas palabras con el mismo contenido. 630 DISEÑO DE MAQUINAS SECUENCIALES ZO Fig. 12-64.- Estructura del autómata microprogramado. Existen otros tipos de autómatas microprogramados ("Un cualificador y dos direcciones' ,'"Un cualificador por estado y dirección", etc.) que son más simples, pero tienen el inconveniente de que con ellos no se puede implementar cualquier algoritmo, dadas las restricciones que tienen. 631 CAPITULO 13 Convertidores D/AyA/D INTRODUCCIÓN La mayor parte de la "información" generada en el mundo físico tiene un marcado carácter analógico. Esto significa, que la información experimenta una variación continua, entre ciertos niveles límites, a lo largo del tiempo. Por supuesto que también existen informaciones de carácter digital, todo-nada, pero su número es notablemente inferior a las anteriormente mencionadas. Dada la gran sencillez tecnológica que supone el tratamiento automá tico de la información digital, así como las numerosas máquinas que han surgido recientemente con dicho fin, en muchos casos es necesario transformar la información analógica en otra equivalente de carácter digital. Los sistemas que se encargan de llevar a cabo esta transforma ción se llaman "convertidores A/D" o también "conversores A/D". El resultado del procesamiento digital de la información está consti tuido por señales de carácter digital, que en muchas ocasiones deberán actuar y controlar cargas o actuadores de carácter analógico. Los siste mas que se encargan de la conversión de la información digital a la forma analógica, se denominan "convertidores D/A" o también "con versores D/A". En la figura 13-1 se muestra el esquema básico del control automáti co de un sistema real. En él se aprecia claramente el posicionamientó de los dos eslabones de la cadena en los que la señal o información se con vierte de digital a analógica y viceversa. Para comprender la teoría de la conversión de magnitudes se comien za planteando el "teorema del muestreo", el multiplexado y demulti632 CONVERTIDORES D/A Y A/D O ce Oo oo . NVERTI4AI LOG IITAGLI ELTRICA ÉC <o *~ ZUJ m Ul _l ^ (0 Ul O o Z- u o <C ICA 3S^ ^^o o 53 IZ< Z -Q o z ., rE AUTMA Acior | UJZ TOR ORM ¡DCU í2uj^ woCE Jo CE t- _i ->< VN3 1191 z <SÍ i tCOT <— CLÜ. <n o CE O . O eúsí z*cz Ul j <o _ UJ O <n ce o ^- < O ^!=3 ^^* > o< ooZ o < 1 ICA < 1PARAME FÍOSIC 1 1 m <0 ADEO! R LÓCOGI ELECTR SIAC E< o z < < ->5 <^ IZ< UJZ <n < 633 CAPITULO 1 3 plexado en el tiempo y unas ideas básicas sobre cuantificación y codifi cación de señales. A continuación se explicarán los conversores digitales analógicos, ya que son más sencillos y forman parte en gran número de conversores A/D. Finalmente se explicarán los diversos tipos de conver tidores analógico-digitales. TEOREMA DE MUESTREO Sólo se indica el enunciado del teorema de muestreo, puesto que su demostración queda fuera de los márgenes del libro. El teorema de muestreo puede enunciarse de la siguiente forma: "Si una señal continua, S(t), tiene una banda de frecuencia tal que fm sea la mayor frecuencia comprendida dentro de dicha banda, dicha señal podrá reconstruirse sin distorsión a partir de muestras de la señal tomadas a una frecuencia/j, siendo fs> l.fm" En la figura 13-2 se muestra un esquema simplificado del proceso de muestreo. INTERRUPTOR S(t) S (t) - Sefial muestreada T, JLJLJL \I SEÑAL DE MUESTREOFlg" 13'2 Con referencia a la figura 13-2, el interruptor no es de tipo mecánico, puesto que por lo general, fs es de bastante valor. Suelen emplearse transistores de efecto de campo como interruptores, para cumplir los requerimientos que se les exigen entre los que se encuentran: Io) Una elevada resistencia al aislamiento cuando los interruptores (transistores) están desconectados, 2o) Una baja resistencia si los interruptores están conectados o cerrados y 3o) Una elevada velocidad de conmutación entre los dos estados de los interruptores. En la figura 13-2 se ofrece las formas de las tres señales principales: S(t), señal a muestrear, 5, señal muestreadora y Sá(t), que será la señal muestreada. Desde el punto de vista de la cuantificación de la señal muestreada, lo ideal sería que el tiempo en que el interruptor está cerrado, fuese prácti634 CONVERTIDORES D/A Y A/D n n n n ri-ñ p n •i ¡i i; rí ,i ii '> i¡ !! '! 'i '• i• •' !' ii S(t) s,(t) L Fig. camente cero, ya que de otro modo, la señal muestreada puede variar en dicho tiempo y hacer imprecisa su cuantificación. Por último, debe tenerse en cuenta que para la reconstrucción de la señal, a partir de la muestreada, empleando un filtro paso bajo, éste de berá poseer una función de transferencia, como la ofrecida en la figura 13-4. H(f) fm -4fs-fm Fig. 13-4 Obsérvese sobre la figura 13-4, que la respuesta del fjltro debe ser plana hasta una frecuencia, como mínimo, igual a fm, para caer poste riormente de forma brusca a cero, antes de que la frecuencia alcance el valor defs-fm- Mediante la aplicación del teorema del. muestreo, se pueden transmi tir varias señales, por un mismo canal de comunicación. Para ello se muestrea sucesivamente varias señales St, S2,.... Sfc y la señal muestrea da se envía por el canal de comunicación. A este sistema se le denomina 635 CAPITULO 1 3 "multiplexado en el tiempo". Al otro extremo del canal habrá que sepa rar las distintas señales muestreadas para hacerlas pasar después por el filtro paso bajo que las reconstruye. El proceso descrito se representa gráficamente en la figura 13-5. MULTIPLEXOR , Si- DEMULTIPLEXOR I s8i S8>,S8>. CANAL DE COMUNICACIÓN 1 Fig. 13-5 II El multiplexor y el demultiplexor se han representado mediante con mutadores rotativos sincronizados, los cuales, evidentemente no son adecuados, dada la gran frecuencia de giro fs necesaria en este sistema. Actualmente se emplean en lugar de dichos conmutadores, multiplexores y demultiplexores electrónicos. En este sistema de transmisión de señales es imprescindible, el perfec to sincronismo entre los dos extremos del canal. CUANTIFICACION Y CODIFICACIÓN La cuantificación de una señal consiste en la conversión de la señal, que puede tomar cualquier valor dentro de un intervalo, en otra cuyos valores son discretos, o sea, varía a incrementos fijos. Esto quiere decir, que se asigna un mismo valor a todas las señales cuya magnitud se en cuentre comprendida dentro de un intervalo, que constituye el "escalón de cuantificación". Como quiera que en todo proceso de cuantificación existe una aproximación, también existirá un error. En la práctica para cuantificar una señal son necesarios dos procesos. El primero consiste en muestrear la señal continua, tal como se ha expli cado con anterioridad, obteniendo una señal discreta en el tiempo, con variación continua de magnitud. El muestreo es necesario, porque el proceso de la cuantificación requiere cierto tiempo y si la señal que en tra al cuantificador fuese continua en el tiempo, sería imposible para éste realizar su cometido. El segundo proceso consiste en la cuantifica ción propiamente dicha. 636 CONVERTIDORES D/A Y A/D Una función ideal de transferencia de un cuantificador, puede ser la representada en la figura 13-6. 1 ^ Vo TTT Fig. 13-6 Deben tenerse en cuenta las siguientes características de la figura 13-6. —Existen unos niveles de decisión (-2,5, -1,5, -0,5, 0,5, 1,5, etc.) —A los valores comprendidos entre dos niveles consecutivos se les asigna un valor intermedio fijo. —La distancia entre niveles consecutivos de decisión es A V' = cte. En otros casos el AV varía de una manera deterininada, por ejemplo logarítmica, lo que ocurre cuando se recurre a la compresión de la señal. El error de cuantificación tiene la forma de diente de sierra, como se uuiL-slra en la figura 13-7. El error de cuantificación será tanto mayor, cuanto mayor sea el des nivel de los escalones de cuantificación. Por lo tanto, para alcanzar un error pequeño hay que recurrir a un elevado número de niveles con la consiguiente complicación de los circuitos. 637 CAPITULO 1 3 error = Vi - Vo error AV 7 A y - AV 2 AV Fig. 13-7 Si se pretende cuantificar una señal con un margen pico a pico M, usando p niveles de cuantificación, el tamaño del escalón A V, se deter mina mediante la siguiente ecuación: M = AV - p Para codificar estos p niveles a un sistema binario de numeración, se necesitan al menos, un número de dígitos tal, que cumplan la siguiente relación: p < 2n (n: número de dígitos). En resumen, para que una señal analógica pueda ser procesada por un sistema automático debe pasar por las tres fases siguientes: muestreo, cuantificación y codificación. Así se consigue la traducción a lenguaje máquina (binario) de la señal analógica. CONVERTIDORES A/D (ANALOGICO-DIGITALES) Los convertidores A/D son dispositivos electrónicos que establecen una relación biunívoca entre el valor de la señal en su entrada y la pala bra digital obtenida en su salida. La relación se establece en la mayoría de los casos, con la ayuda de una tensión de referencia. La conversión analógica a digital tiene su fundamento teórico en el teorema de muestreo y en los conceptos de cuantificación y codifica ción. Una primera clasificación de los convertidores A/D, es la siguiente: a)Conversores de transformación directa. b)Conversores con transformación (D/A) intermedia, auxiliar. 638 CONVERTIDORES D/A Y A/D CIRCUITOS DE CAPTURA Y MANTENIMIENTO (S/H: SAMPLE AND HOLD) Los circuitos de captura y mantenimiento se emplean para el muestreo de la señal analógica (durante un intervalo de tiempo) y el poste rior mantenimiento de dicho valor, generalmente en un condensador, durante el tiempo que dura la transformación A/D, propiamente dicha. El esquema básico de un circuito de captura y mantenimiento, así como su representación simplificada, se ofrecen en la figura 13-8. INTERRUPTOR ELECTRÓNICO BUFF^ • m c ( 1 CIRCUITO DE CAPTURA Y MANTENIMIENTO ( S & H ) vi • El funcionamiento del circuito de la figura 13-8, es el siguiente: El convertidor A/D manda un impulso de anchura t por la línea C/M, que activa el interruptor electrónico, cargándose el condensador C, durante el tiempo r. En el caso ideal, la tensión del condensador sigue a la ten sión de entr^da. Posteriormente el condensador mantiene la tensión ad quirida cuando se abre el interruptor. En la figura AV-14, se muestran las formas de las señales de entrada, salida y gobierno del interruptor. El gráfico de la figura 13-9 tiene un carácter ideal, puesto que tanto la carga como las descarga del condensador están relacionadas estrecha mente con su valor y con el de las resistencias y capacidades parásitas asociadas al circuito. 639 CAPITULO 1 3 •Vo Vi n n n_ Fig. 13-9 Se recalca el hecho de que el control de la señal C/M procede del con vertidor A/D, que es el único que conoce el momento en que finaliza la conversión de la señal. CONVERTIDOR A/D DE COMPARADOR EN PARALELO Pertenece al grupo de convertidores de transformación directa. Su es quema se muestra en la figura 13-10. Este convertidor consta de N comparadores a los cuales se introducen dos señales simultáneamente, una es la señal analógica de entrada (ya muestreada) y la otra una tensión de referencia, distinta para cada com parador y que se obtiene en cada caso de una misma tensión de referen cia, Vref, mediante una red de resistencias. De esta manera se producen N comparaciones simultáneas entre la tensión de entrada y las obtenidas desde la de referencia. Las salidas de los comparadores se aplican a un codificador, que transforma la información a un código binario procesable. Este tipo de convertidor es el más rápido, alcanzando los tiempos de conversión el orden de los nanosegundos (tiempo de comparación más el retraso del codificador). La comparación la realiza de forma simultá nea y no secuencial como otros convertidores que se describen más adelante. 640 CONVERTIDORES D/A Y A/D Vref -•MSB CODIFICADOR -•LSB El principal inconveniente de este conversor es su precio, que viene determinado por el gran número de comparadores requeridos en el caso de discriminar un número elevado de niveles. Se necesitan tantos com paradores como niveles se desee discriminar. Si el sistema admite pala bras digitales de n bits, el número de comparadores requeridos será N = 2" - 1. Por cada bit más que se desee en la salida, el circuito tiene que duplicar su complejidad. Para n = 4, se precisan 15 comparadores, mientras que para n = 5, son necesarios 31. Sólo se emplea este tipo de conversor, para un número elevado de bits, en los casos en los que la velocidad de conversión, sea un requisito primordial. CONVERTIDOR A/D CON RAMPA EN ESCALERA También se le llama a este tipo de convertidor "A/D contador". Usa el circuito más sencillo de los conversores A/D y consta básicamente de los elementos reflejados en la figura 13^11.y que son los siguientes; comparador, reloj, circuito de captura y mantenimiento (S & H) conta dor, conversor D/A y buffers de salida. 641 CAPITULO 1 3 Una vez que el circuito de captura y mantenimiento de la figura 13-11, ha muestreado la señal analógica, el contador comienza a funcio nar contando los impulsos procedentes del reloj. El resultado de este contaje se transforma en una señal analógica mediante un convertidor D/A, proporcional al número de impulsos de reloj recibidos hasta ese instante. La señal analógica obtenida se introduce al comparador en el que se efectúa una comparación' entre la señal de entrada y la señal digi tal convertida en analógica. En el momento en que ésta última alcanza el mismo valor (en realidad algo mayor) que la señal de entrada, el com parador bascula su salida y se produce el paro del contador. El valor del contador pasa a los buffers y se convierte en la salida digital correspon diente a la señal de entrada. Este convertidor tiene dos inconvenientes importantes: 1)Escasa velocidad 2)Tiempo de conversión variable. E A (O ac < UJ, O u UJ — U.Q-1 => < O< CONVERTIDOR D/A Fig. 13-11 El segundo inconveniente puede comprenderse fácilmente con la ayu da de la figura 13-12, en la que se aprecia que el número de impulsos de reloj (tiempo), precisos para alcanzar el valor de V¡ en el conversor D/A depende del valor de V¡. Dicho tiempo de conversión viene dado por la expresión: t = 642 / * ^fondo escala CONVERTIDORES D/A Y A/D En la expresión anterior n es el número de bits del convertidor y/la frecuencia del reloj. Un conversor que reduce los inconvenientes del tipo explicado en esta pregunta es el de "aproximaciones sucesivas" SALIDA DEL Fig. 13-12 CONVERTIDOR A/D DE APROXIMACIONES SUCESIVAS Este tipo de convertidor es bastante similar al modelo anterior y prácticartiente la única diferencia apreciable consiste en la sustitución del contador por un circuito llamado "registro de aproximaciones suce sivas". En la figura 13-13, se muestra el esquema fundamental de este tipo de conversor. ELOJ y CIRCUITO DE CONTROL I E A REGISTRO DE PROXIMACIONES SUCESIVAS BUFFERS DE SALIDA ¡i I C/IQ CONVERTIDOR D/A . 13-13 643 CAPITULO I 3 El registro de aproximaciones sucesivas, de la figura 13-13, comienza poniendo a 1 el bit de más peso (MSB), quedando el resto a cero, o sea, forma el valor 1000...0, que corresponde a la mitad de la máxima excur sión de la tensión de entrada. Este valor es transformado a señal analó gica, Vc, que a su vez se introduce al comparador. Si la señal Vc es mayor que Vj, el comparador bascula dando lugar a una señal que hace que el registro varíe su contenido, sustituyendo el 1 del bit de más peso por un 0 y colocando en el bit de peso inmediata mente inferior un 1, quedando inalterado el resto de los bits (0100...0). Si la señal Vc fuese menor que Vi, el registro no modifica el bit de más peso, pero coloca el bit de peso inmediatamente inferior a 1, dejando a 0 el resto de los bits (1100...0). Tanto en un caso como en otro, se efectúa una nueva conversión D/A y luego se modifica el registro con.el mismo criterio. El proceso se repi te hasta alcanzar el bit de menos peso (LSB). El proceso se repetirá n veces, siendo n el número de bits del registro de aproximaciones sucesivas. Por lo tanto el tiempo empleado en la con versión es independiente del valor de la señal analógica de entrada. El tiempo de conversión de este tipo de convertidor es mucho menor que el que necesita el de rampa en escalera. La figura 13-14 presenta los valores que adoptarían los distintos bits v salida Bit 4 (MSB) 1 1 1 1 1 1 1 1 1 1 00 1 0 00 00 0 0 Bit 3 Bit Z Fig. 13-14 644 00 00 1 1 1 1 1 1 00 00 0 0 1 0 0 0 Bit 1 Bit 0 (LSB) 0 0 0 0 0 0 0 0 1 1 CONVERTIDORES D/A Y A/D del registro de aproximaciones sucesivas (de 5 bits), para una cierta ten sión de entrada Vi, así como la tensión a la salida del convertidor D/A. También sobre dicha figura se indica el momento tsan¿a, para el cual el circuito de control dará "vía libre" a los buffers para entregar a la salida la señal digitalizada. CONVERTIDORES A/D CON INTEGRADOR Este tipo de convertidores son más sencillos que los anteriores ya que no utilizan convertidores D/A. Se emplean en aquellos casos en los que no se requiere una gran velocidad, pero en los qué es importante conse guir una buena linealidad. Son muy usados en los voltímetros digitales. Existen dos tipos de esta clase de convertidores A/D. A) CONVERTIDOR A/D DE RAMPA ÚNICA Consta, tal como se refleja en la figura 13-15, de un integrador, un comparador, un generador de impulsos y un contador con sus buffers de salida. RRUPTOR j, <_i FFERS —• oí^ de LIDA —• OTO I RELOJ y CIRCUITO DE CONTROL Fig. 13-15 En el circuito de la figura 13-15, en la puesta en marcha el integrador y el contador son puestos a cero por el circuito de control. A partir de 645 CAPITULO 13 este momento, el integrador genera una rampa con una pendiente deter minada por los valores de R y C y simultáneamente el contador comien za el contaje de los impulsos que recibe el reloj. En el comparador se realiza la comparación entre la señal de entrada y la rampa generada en el integrador. Cuando el nivel de la rampa supera a la señal de entrada, el comparador bascula y provoca el corte de los impulsos de reloj al contador. El valor del contaje corresponde con el de la salida digital. Las formas de variación de las distintas señales de este convertidor se presentan en la figura 13-16. uinnnnnnn Fig. 13-16 Ts, en la figura 13-16, representa el tiempo entre dos conversiones consecutivas. El tiempo T se obtiene a partir de la condición de que Vf muestreada = Va, en el instante t = T y dado que: Por lo tanto: Vrrf T V¡ muestreada • t muestreada; T = — Vref 646 CONVERTIDORES D/A Y A/D Siendo t = R • C Si la frecuencia de reloj es)^^/o/ e^ contador al final del tiempo T, da rá una cuenta: Ñ= frelof T = \' /muestreada ref De la fórmula anterior se deduce que la salida digital depende de la frecuencia del reloj y de la constante de integración t. Estos dos pará metros son frecuentemente dependientes de la temperatura. Este es el principal inconveniente de este convertidor, además de su baja veloci dad. B) CONVERTIDOR A/D DE DOBLE RAMPA Con este convertidor se ha tratado de resolver los defectos del de rampa única. El esquema se ofrece en la figura 13-17. ENTRADA ANALÓGICA •— u Fig. 13-17 SALIDA DIGITAL 647 CAPITULO I 3 El funcionamiento del esquema de la figura 13-17, comienza inte grando la señal de entrada durante un tiempo determinado, T^ lo que da lugar a una rampa negativa, mostrada en la figura 13-18, que alcanza un determinado nivel V. A continuación se cambia la posición del con mutador de entrada y se pasa a integrar una tensión negativa, - Vref, que da lugar a una rampa positiva. El tiempo de integración de esta segunda rampa depende de la tensión V alcanzada en la primera rampa. Durante este tiempo el contador cuenta los impulsos que recibe desde el reloj. i i vA T2 T2 TX DIVERSOS RES DE Z Fig. 13-18 Al pasar la rampa por el nivel cero de tensión, termina el contaje, ob teniéndose la señal digital de salida proporcional a la tensión de entrada. Con este sistema se eliminan los errores ocasionados por las derivas de capacidad y de frecuencia. En efecto, la tensión alcanzada por la primera rampa para / = 7\ será: V¡ muestreada • 7\ vA = Es evidente que durante este tiempo, el reloj habrá oscilado n\ veces, de manera que n, ¿ Treloj ^ ^i • Por otra parte, el tiempo T2 es el empleado en alcanzar Va el nivel cero, en el transcurso de la segunda rampa. Por tanto: (T2 - Ti) • 648 Vref _ V¡ muestreada CONVERTIDORES D/A Y A/D (T2 - Tx) = V¡ muestreada i * De lo que se deduce que en el intervalo (T2 - Ti ), el contador habría contado N impulsos de reloj. El valor N vendrá dado: N = T2 - Ti V¡ muestreada = i La última expresión indica que N (salida digital), no depende ni de/ ni de t. Este convertidor es más empleado que el de rampa única, puesto que con una ligera complejidad se alcanza un grado de precisión bastante mayor. CONVERTIDORES D/A (DIGITAL/ANALÓGICO) Los convertidores D/A son dispositivos que reciben en su entrada una información digital, en forma de palabras de n bits, y proporcionan en su salida una información analógica, ya sea en forma de tensión o de co rriente. La transformación se realiza, haciendo corresponder a cada una de las 2n posibles palabras de entrada (número de combinaciones con n bits), una señal única (tensión o corriente) mediante la actuación de una señal de referencia, que generalmente suele consistir en. una tensión Vref. De esta forma a la salida del conversor se obtiene una señal de va lores discretos y no una señal de variación continua. El esquema general para un conversor D/A se presenta en la figura 13-19. 649 CAPITULO 13 El primer bloque de la figura 13-19, al que se le ha llamado "registros", almacena la información durante el tiempo necesario para la conversión, quedando libres las líneas de comunicación. Si la información viene en serie, en lugar de paralelo, como se indica en la figura, los registros ade más llevan a cabo la conversión serie-paralelo. El segundo bloque de la figura 13-19, lo constituyen los denominados "conmutadores electrónicos", cuya misión consiste en conectar una re sistencia a la tensión de referencia, o bien, derivarla a tierra. Se precisa que el- conmutador presente la mínima resistencia, comparada con el valor de la resistencia que conecta, ya que de otra forma daría lugar a importantes errores. A menudo, la implementación de estos conmutadores electrónicos se realiza mediante transistores complementarios, tanto en tecnología bipolar, como con transistores de efecto de campo, como se muestra en la figura 13-20. Vr.f<+> JT_ _TL Fig. 13-20 Para que los conmutadores de la figura 13-20, proporcionen con un nivel alto en su entrada, aproximadamente la Vre^ por su salida, será ne cesario añadir a la entrada de los conmutadores un inversor. En la figura 13-21 se ofrece otra forma de realizar los conmutadores. Por último la presencia del amplificador operacional, a la salida del diagrama por bloques del conversor D/A es prácticamente común en todos ellos. La configuración que adopta la red de resistencias da lugar a los diversos tipos de conversores que se describen a continuación. 650 CONVERTIDORES D/A Y A/D I S Q R Q Fig. 13-21 CONVERTIDOR D/A CON RESISTENCIAS PONDERADAS Este tipo de convertidor, responde al esquema de la figura 13-22. Aprecíese que su red de resistencias está formada por un conjunto de valores que se obtienen a partir de una de ellas, R, dividiéndolas suce sivamente por potencias crecientes de 2. Todas las resistencias se conec tan a la entrada de un amplificador operacional, conectado en modo sumador. La tensión de salida del amplificador operacional será: Vo =-RL'Vref(~' ^+IT- S^ + - R ' So+R R ref En donde 5/ tomará el valor 0 ó 1, según sea el valor del bit corres pondiente. Se observa claramente en la última fórmula que la salida es proporcional a los pesos de los bits de entrada. La constante de propor cionalidad (R¿ I R) • Vref, se elegirá de acuerdo con los requerimien tos de cada caso p^rticular. 651 CAPITULO 1 3 La exactitud de este sencillo convertidor, depende de la precisión de las resistencias, siendo además necesario que él valor de dichas resisten cias no varíe con la temperatura. Un grave problema de este convertidor es tener que disponer de up gran número de resistencias de mucha pre cisión, que además deberán tener valores bastante elevados. Esto es así, debido a que las inevitables resistencias que ofrecen los conmutadores obligan a que las resistencias que se les conecta tenga un valor relativa mente alto, para poder considerar despreciable la resistencia del conmu tador. Por este motivo, la resistencia más pequeña, R/2n-l, al ser de bas tante valor, obliga a que R alcance un valor de varios millones de ohmios para palabras de unos cuantos bits. El problema comentado puede evitarse recurriendo al convertidor con red de resistencias en escalera. (LSB) (bit menor n- (MSB) n (bit mayor p Fig. 13-22 652 CONVERTIDORES D/A Y A/D CONVERTIDOR D/A EN ESCALERA Este tipo de convertidor responde al esquema de la figura 13-23, en el que la red de resistencias está constituida exclusivamente por dos valores de resistencias, normalmente R y 2.R. 3R Fig. 13-23 La configuración de la red de resistencias de la figura 13-2, posee varias propiedades interesantes. Una de ellas consiste en que la resisten cia que se aprecia desde cada uno de los nudos 1,2..., n-1, mirando hacia cualquier dirección es siempre la misma e igual a 2.R. Este hecho da lugar, a que cualquier corriente proveniente de los conmutadores, en estado 1, a través de una resistencia 2.R, se divide en los nudos en dos corrientes iguales de valor mitad a la corriente entrante. Cada vez que esta corriente, en progresión hacia el amplificador operacional, atraviese un nuevo nudo, se volverá a dividir, entrando al amplificador con un valor inversamente proporcional a una potencia de 2, dependiendo del número de nudos. De esta forma se produce la deseada correspondencia poderada de las entradas. La tensión de salida será: Vo = -^- (sn.] - 2"'1 + Sn.2 ' 2n'2 + - + S^ - 21 + So • 2o J 653 CAPITULO 13 Siendo S^ de valor 0 ó 1, según los valores de los bits de entrada. Otra ventaja del circuito del presente conversor consiste en que la im- pedancia desde el operacional es constante (3.R), cualquiera que sea el contenido de las entradas, con lo que se consigue un mejor funciona miento del amplificador operacional al controlar más fácilmente los offset, colocando a la pata conectada a tierra (entrada +) una resisten cia de valor 3.R. Por último resulta más sencillo conseguir resistencias precisas y esta bles de un par de valores o tres que de un alto número de valores. DESCRIPCIÓN TÉCNICA DEL CONVERTIDOR A/D MK 50808 DE MOSTEK Con objeto de ofrecer al lector una idea real de las características y funcionamiento de los conversores comerciales, se explica el modelo MK 50808 de la casa MOSTEK, con el que posteriormente se propone una práctica de experimentación y manejo. Características generales del MK 50808 1.Alimentación única de 5 V. 2.Bajo consumo (6,825 mWmáx a 640 KHz) 3.Tiempo típico de conversión de 108 microsegundos. 4.Adaptación con cualquier tipo de microprocesador. 5.Salidas triestado memorizadas, compatibles con TTL. 6.Multiplexor analógico de 8 canales de entrada. 7.Errores de linealidad y desajuste total < 1/2 LSB. El diagrama de distribución de las patillas del MK 50808 se ofrece en la figura 13-24. El MK 50808 es un componente CMOS monolítico consistente en un convertidor Á/D por aproximaciones sucesivas, que produce palabras de 8 bits, equivalentes a la magnitud analógica de entrada. Dispone de 8 654 CONVERTIDORES D/A Y A/D ENTRADA 3"C 1 28 —ENTRADA 2 ENTRADA A*• (Z 2 27 —ENTRADA 1 ENTRADA 5-C 3 26 —ENTRADA 0 ENTRADA 6-CI A 25 —ADDA T 5 2A (INICIO) START—"•[! 6 23 ENTRADA 7—•> (FIN DE EOC^-CI 7 CONVERSIÓN) D3-*— (Z 8 CONTROL TRIESTADO-C 9 MK 50808 22 LINEAS DE —ADDB i DIRECC1ONAM1ENTO 3^*— ADDC .1 m .1C. (ACTIVACIÓN BASALt CULADE D1RECC.) 21 P—-D7 20 —-D6 (RELOJ) CLOCK — 10 19 —^•D5 Vcc— 11 18 —^•DA REF( + )— 12 17 —^DO (TIERRA) GND— 13 16 *—-REF(-) DI•*• U 15 —-D2 Fig. 13-24.- Diagrama de patillas del conversor A/D, MK 50808. entradas analógicas posibles y de una lógica de control compatible con cualquier tipo de microprocesador. Un multiplexor de 8 canales puede acceder directamente a cualquiera de las 8 entradas analógicas. El convertidor consta de una serie de 256 resistencias conectadas a una cadena de interruptores analógicos. Posee también un comparador estabilizador (chopper) y un registro de aproximaciones sucesivas. En la figura 13-25 se ofrece el diagrama por bloques del MK 50808. Mediante una combinación de las líneas de entrada A, B y C del decodificador de direcciones, ver figura 13-25, se selecciona uno de los 8 canales de entrada analógicos. El multiplexor traslada la señal analógi ca del canal elegido a una de las entradas del comparador. En la tabla de la figura 13-26 se detalla la decodificación de las entradas. Por la patilla 22 (ALE) del MK 50808, se recibe un flanco ascendente que memoriza la información presente en las líneas A, B y C. El convertidor que se describe acepta su sincronización a partir de un reloj externo que puede establecer la frecuencia de trabajo entre 100 KHzy 1,2 MHz. 655 CONVERTIDORES D/A Y A/D CANAL ANALÓGICO SELECCIONADO ENTRADA 0 LINEAS DE DIRECCIÓN C B A —ooo —oooo— o—o— 1 '• 2 3 n ¡^ " 5 n 7 6 Fig. 13-26.- Selección de las entradas analógicas. Las patillas 12 y 16, REF (+) y REF (-), introducen desde el exte nor los voltajes de referencia para el convertidor, los cuales determinan el margen: de la tensión analógica de entrada a convertir. Desde la patilla REF (-), la tensión de referencia se deriva hasta la REF (+), pasando por una cadena de 256 resistencias en sene, tal como se indica en la figura 13-27. El registro de aproximaciones sucesivas (SAR) de 8 bits, selecciona secuencialmente a cada uno de los interruptores analógicos asociados con cada resistencia, produciendo la tensión que conforma una de las entradas- del comparador, el cual compara con la tensión analógica a convertir. En caso de no ser iguales dichas tensiones, el SAR cambia de contenido y selecciona un nuevo interruptor. Cuando se consigue que las dos entradas del comparador sean iguales, el contenido del SAR es el equivalente, en digital, de la tensión analógica a convertir, dando por fi nalizado el proceso. El SAR es puesto a cero cuando se introduce por la patilla de Inicio (START) un flanco ascendente, comenzando la conversión al llegar al siguiente flanco descendente. Si durante un proceso de trabajo, se ac tiva esta patilla, se interrumpe la conversión y se inicia una nueva. La patilla 7 (EOC) proporciona un nivel alto cuando se ha completa do el proceso de conversión. El flanco positivo de esta patilla, indica que la salida digital del convertidor es válida. EOC pasa a nivel bajo dos 657 CAPITULO 13 ciclos de reloj después de que se produzca un flanco ascendente en la señal START. Por la: patillas 8, 14, 15, 17, 18, 19, 20 y 21 se obtiene una salida digital binaria equivalente a la tensión analógica seleccionada. Esta salida digital' queda almacenada en una báscula triestado compatible con TXL. Mediante la patilla de "Control triestado" (nivel bajo), se pueden poner en estado flotante las salidas del conversor. CONTROL DESDE SAR (REGISTRO DE APROXIMACIONES SUCESIVAS) DEL R -) Fig. 13-27.— Cadena de resistencias y conjunto de interruptores controlados desde el SAR, para proporcionar una entrada al comparador. 658 CONVERTIDORES D/A Y A/D EXPERIMENTACIÓN PRACTICA MANIPULACIÓN Y TRABAJO DEL CONVERSOR A/D MK 50808 Con esta práctica se trata de comprobar el funcionamiento del conversor descrito anteriormente. La tensión analógica de entrada se obtie ne desde los 5 V de la alimentación a través de un potenciómetro lineal, que en la figura 13-28 se denomina Pl. Dicha magnitud se introduce al canal 0 (INO), puesto que las tres líneas de selección están conecta das a tierra (ADDA = ADDB = ADDC = 0). Se precisa un generador de impulsos de reloj que proporcione la fre cuencia del trabajo del MK 50808, el cual ha de aplicarse a la patilla 10 (CK). Mediante dos pulsadores se simulan las señales de Inicio (patilla 6) y de Activación de la Báscula de direcciones (patilla 22). El montaje de esta práctica se refleja en la figura 13-28. (5V AC Fig. 13-28.- Montaje del conveisor MK 50808. 659 CAPITULO 1 3 DESARROLLO DE LA PRACTICA Io) Aplicar una frecuencia de clock de más de 100 KHz a la patilla 10. 2o) Pulsar el interruptor conectado a la patilla ALE, con lo que se selecciona el canal de entrada INO (patilla 26), puesto que ADDA = ADDB = ADDC = 0. 3o) Seleccionar una tensión de entrada, actuando sobre el potenció metro Pl. 4o) Apretar el pulsador conectado a START para inicializar la con versión. 5o) Anotar el resultado obtenido en la salida digital. 6o) Repetir el ciclo anterior con diferentes voltajes de entrada. 7o) Confeccionar con los resultados una tabla de conversión y sacar conclusiones sobre la forma de producirse la conversión. 660 CAPITULO 14 Aplicación de la electrónica digital a los computadores ELECTRÓNICA E INFORMÁTICA: LA UNION INSEPARABLE La Electrónica data de principios del siglo XX y, durante sus prime ros 50 años, se desarrolló usando, como elemento básico, la válvula de vacío. Dos importantes descubrimientos abrieron una nueva etapa a la Elec trónica. El transistor en 1948 y el circuito integrado en 1960, constitu yeron los eslabones necesarios para inundar de componentes electróni cos todos los productos y procesos del mundo. Simultáneamente con el progreso de la Electrónica, se perfilaba la idea de una máquina universal, capaz de realizar cualquier tarea. El au mento de la. información a manejar, que se materializó, fundamental mente, en la confección de los censos de población de algunas naciones y él aumento de la productividad industrial, estimulado por las guerras mundiales, fueron las principales palancas que ayudaron a la creación ée\ ordenador. En un principio, los ordenadores emplearon las válvulas de vacío, como el elemento más rápido disponible por la humanidad en aquellos tiempos, para almacenar y procesar la información. La válvula podía conducir o bloquearse en una fracción muy pequeña de tiempo. Así se construyeron ordenadores como el ENIAC, 1946, que hoy sólo tienen un valor histórico, 661 CAPITULO 14 Posteriormente, el empleo del transistor y especialmente, el circuito integrado, permitieron obtener ordenadores más pequeños, más poten tes y más baratos. Fig. 14-1. La Electrónica había prestado sus más avanzados componentes a la Informática, ciencia que trataba la información, para construir su herra mienta de trabajo: el ordenador. De esta forma, bastantes técnicos elec trónicos se dedicaron a la fabricación y mantenimiento de los ordena dores, pero la mayoría siguieron pensando que tan sólo se trataba de una aplicación más de la Electrónica. Se equivocaron: la Electrónica, que había prestado lo mejor de su tecnología a la Informática, acabaría dovorada por ésta y actualmente no se concibe un técnico electrónico que no conozca el proceso de información y sus normas y prestaciones. Ha surgido una nueva ciencia, llamada Microinformática, que, usando como soporte físico lá Microelectrónica, o sea, los circuitos integrados de alta escala de integración, emplea métodos basados en la Informática para desarrollar sus diseños. Fig. 14-1.- Fotografía de un potente microordenadoi de altas prestaciones y bajo precio, construido a base de circuitos integrados de alta escala de integración. Cor tesía de ITT. 662 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES UN NUEVO SISTEMA DE DISEÑO. DE LA MAQUINA CABLEADA A LA MAQUINA PROGRAMADA Hasta mediados del siglo XX la máquina cableada, cuyo principio de funcionamiento se basaba en la utilización de un diseño específico para cada aplicación, había resuelto, en gran manera, la mayor parte de los problemas existentes hasta entonces. Estas máquinas, con una estruc tura exclusiva para cada tarea, requerían importantes cambios cuando había que adaptarlas a circunstancias diferentes a las previstas, o bien, cuando se pretendía modificar alguna de sus características fundamen tales. Fig. 14-2. Fig. 14-2.^ Circuito específico para un generador de señales en rampa. Sólo sirve para este fin. Otras propiedades inherentes a las máquinas cableadas son su escasa fiabilidad, consecuencia de su elevado número de componentes, y su alto costo, derivado del precio de los materiales y de la mano de obra. En oposición a la máquina cableada, surgió la máquina programada, que utilizaba la misma estructura principal para todas las aplicaciones. Dicha estructura es capaz de realizar una serie de operaciones básicas, 663 CAPITULO 14 cada una de las cuales es ejecutada cuando la máquina recibe el código de la instrucción correspondiente. En cada aplicación concreta se deben elegir las instrucciones adecuadas y ordenarlas para formar el programa. La máquina programada u ordenador tiene una estructura interna constante y que se representa en la Fig. 14-3. MEMORIA UNIDAD CENTRAL INSTRUCCIONES Y DATOS DE PROCESO U CP MÓDULOS DE ENTRADA Y SALIDA MUNDO EXTERIOR PERIFÉRICOS Fig. 14-3.- Estructura general de todas las máquinas programadas. En la Fig. 14-3 se denomina Unidad Central de Proceso, al conjunto de elementos electrónicos, generalmente de carácter digital, que inter preta y ejecuta el juego de operaciones elementales (instrucciones), controlando el resto de los componentes del sistema. Abreviadamente se la designa como UCP. El soporte que contiene las instrucciones ordenadamente (programa) es la Memoria, la cual también almacena los datos, que procesa y ob tiene la máquina. Finalmente, cada ordenador necesita adaptar su funcionamiento a los diversos dispositivos que controla en el mundo real y que son los periféricos. Los circuitos de adaptación que comunican a la máquina pro gramada con los periféricos exteriores, reciben el nombre de Módulos de Entrada y Salida. Las ventajas más notables de las máquinas programadas son: 1a) Reducen la estructura física, al usar circuitos integrados muy avanzados. 664 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES 2a) Incrementan la Habilidad, al disminuir considerablemente el nú mero de componentes. 3a) Mejoran la flexibilidad, pues permiten realizar, fácil y rápida mente, modificaciones y alteración de características, al mante ner la arquitectura y variar sólo el programa de instrucciones, también llamado sistema lógico. 4a) El diseño queda simplificado, al reducirse a la confección del pro grama dedicado. De lo expuesto se desprende que el desarrollo de máquinas programa das y el diseño de aplicaciones exigen el conocimiento y la combinación de dos aspectos complementarios: a)Tecnología y manipulación de componentes electrónicos integra dos, para la implementación del equipo físico, que en el argot técnico se llama hardware. b)Conocimiento y experiencia en la confección de programas, es decir, del equipo lógico {software) que controla la máquina. LA INFORMÁTICA Y EL ORDENADOR En la historia de la Humanidad el uso y tratamiento de la informa ción ha evolucionado al compás de su progreso, siendo uno de sus prin cipales pilares. La Informática estudia el tratamiento racional y mecanizado de la información, entendiéndose por información todo aquello que permite adquirir cualquier tipo de conocimiento. Se denomina tratamiento de la información al conjunto ordenado de operaciones que se realizan sobre cierta información con objeto de con seguir determinados resultados. Consta de las siguientes etapas: Toma de datos: Es la tarea previa de obtención de la información a procesar. Depuración: Es la etapa en la que se detectan y eliminan los errores producidos en la fase de toma de datos. Almacenamiento: Se trata de la memorización de los datos para su empleo posterior cuando sean necesarios. 665 CAPITULO 14 Proceso: Es el conjunto de operaciones que se efectúan con los datos para obtener los resultados buscados. Pueden ser de dos tipos: 1.Aritméticas: Operaciones numéricas, como la suma y resta. 2.Lógicas: Operaciones con resultados no numéricos, como la comparación, la clasificación, la reunión de datos, etc. Distribución: Es la fase final, en la que se reparten los resultados. Se denomina algoritmo al conjunto de operaciones que permiten efectuar automáticamente cualquier operación. Conociendo los datos y el algoritmo, se puede efectuar cualquier operación "automáticamente". La mecanización de un proceso exige, en primer lugar, el algoritmo. Esta fase de la mecanización se llama análisis, y en ella se determinan los pasos a seguir y el orden de ejecu ción para alcanzar la solución correcta partiendo de los datos iniciales. Existen dos máquinas capaces de ejecutar algoritmos: Máquinas de lógica cableada. En ellas los algoritmos están deposita dos físicamente en su interior y sólo hay que suministrarles los datos. Son las llamadas calculadoras y son capaces de ejecutar un número determinado de algoritmos, concretamente aquéllos que tengan implementados en su estructura. Fig. 1-6. Máquinas de lógica programada. Pueden ejecutar cualquier algoritmo que reciben junto con los datos. Se les da el nombre de ordena dores y en su interior sólo disponen de unos algoritmos elementa les y sencillos, que se asocian entre sí para poder realizar el algo ritmo complejo. Como ya se ha indicado, los ordenadores están construidos con lógica electrónica digital y aventajan a las máquinas cableadas en rapidez de ejecución, reducción de errores y "aprendizaje único", lo que significa que, una vez que se ha enseñado a la máquina a realizar un programa, lo ejecutará cuantas veces se desee, para cada tipo de datos que se desee. Aunque las importantes ventajas de los ordenadores aconsejan la me canización de cualquier proceso, hay que tener en cuenta el coste, que no le hace aconsejable en ciertas áreas y la imposibilidad de encontrar algoritmos para determinadas tareas, como pueden ser las de creación artística. 666 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES Fig. 14-4. - La "calculadora" es una má quina cableada capaz de ejecutar aquellos algoritmos que tiene implementados en su interior. El ordenador es una máquina construida con circuitos electrónicos digitales, de aplicación general y capaz de interpretar y ejecutar una serie de operaciones elementales (instrucciones), relativas al tratamiento de información, para resolver cualquier problema. Un ordenador se compone del equipo físico (hardware) y del equipo lógico (software). El equipo físico está configurado, esencialmente, por componentes microelectrónicos avanzados, que dan el soporte necesario para la interpretación y ejecución de un pequeño repertorio de instruc ciones o algoritmos elementales. La aplicación de tecnologías puntas en la fabricación de ordenadores les confiere una potencia y velocidad as cendentes, pero a un precio y volumen cada vez menores. El equipo lógico del ordenador no tiene carácter material y consiste en una serie ordenada de instrucciones, comprensibles por la máquina, que conforman un programa apto para el desarrollo de una tarea con creta. La potencia de un ordenador no radica en la potencia de sus instruc ciones, que suelen ser sencillas, sino en la enorme velocidad de ejecu ción. Por ejemplo, muchos microordenadores sólo son capaces de inter pretar operaciones aritméticas de suma y resta, pero, al poder ejecutar millones de estas operaciones básicas por segundo, son capaces de re solver complicados algoritmos combinándolas adecuadamente. 667 CAPITULO 14< EL MICROPROCESADOR, NÚCLEO DE UNA GENERACIÓN REVOLUCIONARIA DE ORDENADORES Durante el siglo XX han aparecido en el mercado diferentes ordena dores que han cubierto las sucesivas etapas de su evolución progresiva. Dichas etapas, más conocidas con el nombre de generaciones, están ligadas fuertemente a los avances de la Electrónica. Hasta nuestros días se considera que han existido 5 generaciones de ordenadores. La primera generación está integrada por los ordenadores construidos con válvulas de vacio, entre los que destacó el ENIAC, cuyo proyeclo fue dirigido por Mauchly y concluyó con la creación de una máquina de unos 50.000 $ de entonces. Tenía más de 17.000 válvulas de 16 tipos diferentes, unas 70.000 resistencias y cerca de 7.500 interruptores. Ocupaba 16.000 m2, pesaba 30 toneladas y trabajaba a una frecuencia de 100.000 Hz, exigiendo un mantenimiento permanente, dada la esca sa fiabilidad de los componentes de la época. El ENIAC poseía 20 registros de 10 dígitos, era capaz de sumar, res tar, multiplicar y dividir; tenía tres tipos de tablas de funciones y la en trada y salida de datos y resultados se llevaba a cabo mediante tarjetas perforadas. Se programaba en lenguaje máquina. En una prueba realiza da en 1946 resolvió en dos horas un problema de Física Nuclear que hu biese llevado 100 años de trabajo a un hombre. John von Neumann, propuso en 1946 una modificación al ENIAC. De acuerdo con ella, se construyó en 1952 el EDVAC, que representaba importanies modificaciones respecto a su predecesor: Ia) Aritmética binaria codificada: Al realizarse los cálculos aritméti cos con este sistema, se simplificaron los circuitos encargados de su resolución. 2a) Programa almacenado: Al usar esta forma .de trabajo, en lugar del programa "cableado", se mantenía invariablemente la arquitec tura física del ordenador. Con el descubrimiento del transistor en 1948 y su inmediata implan tación en los ordenadores, da comienzo la segunda generación. El tama ño del transistor es mucho menor que el de la válvula, consume menos y genera poco calor. Su vida media puede considerarse ilimitada y para su funcionamiento requiere reducidos voltajes. El cambio físico de la estructura del ordenador, unido al avance de los lenguajes de programa ción, incidieron en el tamaño, el precio y la facilidad de uso. 668 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES En la década de los 60 se inicia la comercialización de los circuitos integrados, que en una pastilla de tamaño reducido, contenían gran cantidad de transistores, diodos, resistencias y condensadores, conexio nados de forma que implementaban circuitos funcionales. Sus extraor dinarias características provocaron su inmediata aplicación a los orde nadores, dando lugar a la tercera generación. Surgen nuevos conceptos como la multiprogramación y el teleproceso. Aparecen los "minicomputadores", que, siendo mucho más asequibles desde el punto de vista económico, tenían una potencia más reducida que los ordenadores con vencionales. En esta época aparecieron las memorias electrónicas, consistentes en circuitos integrados basados en semiconductores, con una capacidad de almacenamiento aceptable y que rápidamente pasaron a formar parte de la arquitectura de los ordenadores. Con los minicomputadores se comienza a trabajar en tiempo real y en forma de diálogo. Se consolidan los lenguajes tradicionales de programa ción y se empieza a utilizar memorias de masa en forma de discos mag néticos, de gran capacidad de almacenamiento. En 1971, INTEL consigue construir, sobre una plaqueta de silicio de un circuito integrado LSI, todos los componentes electrónicos que constituyen la Unidad Central de Proceso, llamada en forma abreviada UCP, que es la parte más importante de un ordenador. A dicho circuito integrado se le da el nombre de microprocesador y ha propiciado los ordenadores de la cuarta generación o microordenadores. Con el microprocesador se ha logrado un ordenador pequeño y bara to, cuyo uso se ha extendido a todos los niveles, incluso el personal. Pero lo más importante de esta generación radica en la posibilidad de construir un microordenador con unos pocos circuitos integrados, que ha impulsado a su aplicación en todo tipo de productos y procesos (automóviles, máquinas de escribir, robots, instrumentación, control industrial, medicina, educación, etc). Con el microprocesador se ha popularizado el ordenador y su empleo se extiende a todos los campos del dominio público. Fig. 14^4. La inclusión de un microordenador de diseño específico, basado en un microprocesador, en productos habituales, como un horno de cocina o un aparato de radio, sin incrementar apenas el tamaño y el precio, po tencian, tan extraordinariamente, todas sus características, que les con fiere una nueva "imagen" y amplía su mercado de forma inimaginable. En la actualidad, los países más adelantados, a cuya cabeza figuran EE.UU y Japón, están desarrollando los primeros prototipos de los or denadores del futuro, que conformarán la quinta generación. Dichos or- 669 CAPITULO 14 denadores, con una filosofía diferente a los actuales, están orientados, no sólo al procesamiento de datos, sino, también, al de conocimientos y. al desarrollo de inferencias o deducciones, que les confiere el apelati vo de inteligentes. Pueden trabajar con lenguajes muy próximos a los naturales que empleamos en nuestras relaciones habituales, lo que les hace sumamente accesibles a todo tipo de personas. Serán más rápidos, más potentes y más fáciles de manejar y se aplicarán en la inmensa ma yoría de los campos que configuran el entorno de la Humanidad. ¡? ;^ t^ .-•*. ^• Fíg. 14-4.- Un microcomputador portátil construido poj IBM, alrededor de un microprocesador de INTEL. EQUIPOS FÍSICO Y LÓGICO Los elementos fundamentales que comprenden las máquinas progra madas son: 1.El ordenador 2.Los programas El equipo físico de la Informática, también llamado "duro" (hard) o imposible de modificar, hace referencia a los elementos, generalmente 670 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES de tipo electrónico, que constituyen la máquina o computador. En el argot técnico se le denomina hardware. La aplicación más vasta y la de mayor consumo de los componentes de la Electrónica Dig^tal se orienta hacia la construcción de ordenadores y equipos auxiliares. La mayor parte de los ordenadores existentes son de tipo digital y, por esta razón, se pueden considerar los más represen tativos en el momento actual. Cuando se conocen los componentes de la Electrónica Digital, es relativamente sencillo comprender la arquitectura y funcionamiento de un ordenador digital, puesto que está construido por una gran parte de ellos. Fig. 14-5. Un ordenador digital procesa y manipula datos o informaciones que se le suministran o que se hallan almacenados en Ja memoria, siguiendo Hg. 14-5.- Equipo físico del micioordenador personal ICL, construido alrededor del microprocesador 8085. Cortesía de ICL. las reglas de la lógica digital. De esta manera, el ordenador recibe datos desde su memoria o desde los periféricos que le relacionan con el mun- 671 CAPITULO 14 do exterior y los procesa de acuerdo con una secuencia ordenada de instrucciones, previamente programada y almacenada en su memoria. La parte del sistema relacionada con las instrucciones y los progra mas, o sea, la parte "blanda" o modificable, recibe el nombre de equipo lógico o software. La potencia de un ordenador depende, en igual medida, del equipo físico y del equipo lógico, los cuales, simbólicamente, representan la fuerza y la inteligencia. Durante el procesamiento de los datos, el ordenador tiene capacidad para realizar operaciones aritméticas, lógicas y de transferencia, entre las más importantes. Tanto los datos como los resultados son de carác ter binario, por lo que se precisa de los Módulos de Entrada y Salida para adaptar dicho código de información al formato que usan los peri féricos. ARQUITECTURA GENERAL DE UN ORDENADOR DIGITAL El tratamiento de la información, que es la función del ordenador, se estructura en tres grandes bloques: 1)ENTRADA, que corre a cargo de los dispositivos de entrada. 2)PROCESO, que es realizado por la Unidad Central de Proceso (UCP). 3)SALIDA, a cargo de los dispositivos de salida. Los dispositivos de entrada se encargan de introducir la información a la máquina en el formato binario adecuado. La información puede consistir en datos o en programas. La Unidad Central de Proceso tiene la misión de interpretar y ejecu tar las instrucciones y la de controlar todos los componentes de la má quina. Finalmente, los dispositivos de salida proporcionan al mundo exte rior los resultados obtenidos en el proceso de información. En función de los equipos usados en los tres bloques principales del ordenador, se obtiene su configuración. La variedad de problemas derivados del tratamiento de la informa ción es inmensa, siendo muy diferentes los que proceden de una empre- 672 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES sa industrial con los de otra dedicada a los servicios. Para soportar el mayor número de situaciones, los constructores de ordenadores ofrecen una amplia gama de elementos modulares, que suelen agruparse en va rias series de familias compatibles. Cada serie dispone de varias UCP y diferentes dispositivos de entrada y salida. La estructura de un ordenador digital consta de cuatro bloques: Uni dad de Control, Unidad Operativa, Memoria Principal y Unidades para la adaptación de los dispositivos de entrada y salida. Los tres primeros componentes conforman la UCP. Fig. 14-6. UNIDADES DE ADAPTA CION DE LOS DISPOSITIVOS DE ENTRADA Y SALIDA PERIFÉRICOS DEL MUNDO EXTERIOR Fig. 14-6. - Estructura general de un ordenador digital. En la Fig. 14-7 se muestra la estructura de la UCP, elemento funda mental del ordenador. Unidad de Control Se encarga de la interpretación y ejecución de las instrucciones, así como del control de todos los componentes del sistema. 673 CAPITULO 14 Fig. 14-7.- Estructura interna de la Unidad Central de Proceso (UCP). Unidad Lógico-Aritmética (ALU) Está formada por los circuitos electrónicos digitales dedicados a la realización de las operaciones aritméticas y lógicas bajo la supervisión de la Unidad de Control. Memoria Principal En este bloque se almacena toda la información que procesa directa mente la UCP, tanto los programas como los datos. Los tres elementos que componen la UCP se relacionan entre sí y con los elementos exteriores mediante conjuntos de líneas que transportan información binaria (bits). Los grupos de líneas que transportan el mis mo tipo de información se denominan ^oledores, aunque en el argot técnico se usa buses. Los ordenadores de la cuarta generación o microcomputadores, uti lizan en su construcción a un circuito integrado, llamado microprocesador que contiene la unidad de Control y la .Unidad Operativa, tal como se refleja en la Fig. 14-8. 674 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES MEMORIA PRIN CIPAL MICROPROCESADOR INSTRUCCIONES UNIDAD DE CONTROL DATOS UNIDAD OPERATIVA MO DULOS DE ADAPTACIÓN A LOS PERIFE RICOS DE ENTRADA Y SALIDA Fig. 14-8.- Esquema simplificado de un microordenador construido con un microprocesador, que contiene la Unidad de Control y la Uni dad Operativa. En la Fig. 14-9 se ofrece la fotografía de un microcomputador cons truido alrededor de un microprocesador. Sobre la tarjeta de circuito im preso destacan dos grandes circuitos integrados de 40 patillas, uno de los cuales es el microprocesador y el otro el módulo de adaptación de las entradas y salidas. La pastilla que tiene un cristal en su superficie es una memoria EPROM, donde reside el programa de aplicación. Dos de los circuitos integrados pequeños, constituyen una zona de memoria RAM para datos temporales. Los demás componentes realizan funcio nes auxiliares de menor importancia. LOS BUSES: SOPORTES PARA LA TRANSFERENCIA DE LA INFORMACIÓN DIGITAL Los circuitos electrónicos del ordenador son digitales, es decir, sólo trabajan con dos estados lógicos que se representan por dos márgenes de voltaje. A uno de dichos estados se le llama alto y, en general, supo ne la existencia de un voltaje eléctrico y suele representar el bit 1 en el 675 CAPITULO 14 Fig. 14-9.- Fotografía de una tarjeta que contiene todos los elementos de un microcomputador de propósito general ba^ado en un microprocesador. La aplicación concreta a la que se destinará depende del pro grama que se grabe en la memoria EPROM, que es la pastilla que tiene un-cristal en su superficie. sistema binario. El otro estado, de nombre bajo, suele estar definido por un voltaje muy bajo, cercano, a cero voltios y se corresponde con el bit 0. Hay elementos que admiten un tercer estado, llamado de alta impedancia o flotante. Toda la información que reciben, procesan y proporcionan los ele mentos de un ordenador es de tipo digital, formada por voltajes que re presentan los niveles alto y bajo, o, lo que es lo mismo, los bits 1 y 0. La Unidad de Control es la encargada de determinar el componente del ordenador que debe proporcionar o recibir la información en ese momento. Para seleccionar al transmisor o al receptor se utilizan un conjunto de líneas digitales, que transportan los 1 y 0, que codifican la dirección del mismo. A dicho colector de líneas se le llama bus de direcciones. Fig, 14-10. El bus de direcciones tiene sentido unidireccional, puesto que su con tenido siempre lo determina la Unidad de Control. En el caso de la 676 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES Fig. 14-10, el bus de direcciones consta de 16 líneas, por lo que es capaz de seleccionar a 216 , o sea, 65.536 elementos. MEMORIA PRINCIPAL INSTRUCCIONES MICROPROCESADOR BUS DE A DIRECCIONES ^^^N DATOS I UNIDAD DE CONTRO L -16 UNIDA D OPERATIVA ENTRADAS Y SALIDAS Fig. 14-10.- La Unidad de Control de la UCP determina, mediante el bus de direcciones, el elemento de la Memoria Principal o de entrada-salida que participa en la transferencia de información. MEMORIA PRI NCI PAL INSTRUCCIONES MICROPROCESADOR BUS DE UNIDAD DE DATOS CONTROL BUS D UNÍ DAD ENTRADAS Y SALIDAS OPERATIVA Fig. 14-11.- En esta figura, el bus de datos consta de 8 líneas y es bidireccional. Se encarga de transferir la información entre los diveroso elementos del ordenador. 677 CAPITULO 14 Una vez seleccionado el elemento transmisor o receptor, se precisa de otro conjunto de líneas para soportar la transferencia de la información. A este nuevo colector, se le llama comúnmente, bus de datos. Fig. 14-11. Cuando el microprocesador trabaja con datos e instrucciones de 8 bits, el bus de datos que transporta ambas informaciones entre transmi sor y receptor, ha de constar de 8 líneas. Normalmente, es este bus el que determina la palabra de trabajo de la UCP, que va a ser de 8 bits en. los microprocesadores que se describen sn este libro. Finalmente, además del bus de direcciones y el de datos, existe otro colector de líneas por el que circulan las señales auxiliares de gobierno y sincronización, que se llama bus de control. Fig. 14-12. LA MEMORIA PRINCIPAL La información que procesa el ordenador digital se compone de gru pos de bits, que pueden codificar valores numéricos, caracteres o ins trucciones. La Memoria Principal almacena las instrucciones de los datos que procesa la UCP. Al número de bits que es capaz de manipular la UCP en cada ciclo de trabajo se denomina palabra y queda determinado por el número de líneas del bus de datos. ME MORÍA PRIN CI PA L BUS DE MICROPROCESADOR DIRECCIONES \\\\\\\\yx\\\ INSTRUCCI 0 NES UNIDAD BUS DE CONTROL DATOS DE CONTROL BUS DE DATOS i/ UNIDAD ENTRADAS Y SALÍ DAS v,\\\\\\\ OPERATIVA Fig. 14-12.- El bus de control, cuyo número de lúteas es variable en cada modelo de UCP, se encarga de transportar las señales auxiliares de gobierno y sincroni zación. 678 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A. LOS COMPUTADORES Los primeros microprocesadores que aparecieron en el mercado, operaban con 4 bits. Los actuales trabajan con palabras de 8, 16 y hasta 32 bits. Al conjunto de 8 bits se le denomina byte; al de 16, palabra y al de 32, palabra larga o doble palabra. Una memoria está compuesta por un conjunto de posiciones y cada una guarda una palabra de trabajo de información. Así, por ejemplo, si una UCP funciona con palabras de un byte de longitud, cada posi ción de su memoria consta de 8 bits de información. El número de posiciones que tiene un dispositivo de memoria se expresa en K, equivalente a 1.024 (210 ). Se puede considerar a la memoria como un casillero ordenado en el que cada casilla responde a una dirección y guarda una palabra de información. Fig. 14-13. La localización de una posición de memoria se denomina direccio- namiento. Su dirección la deposita en código binario la UCP en el bus de direcciones. De este hecho se desprende que la capacidad máxima de la Memoria Principal esté en función del número de líneas del bus de direcciones. Si tiene 16 líneas, se pueden realizar 216 combinaciones MEMORIA 0 1 R ECCION CONTENIDO 0 0 15 1 0 ' 0 1 0 1 0 0 0 16 1 1 1 1 1 1 1 1 0 0 17 0 0 0 0 1 1 0 0 0 0 18 0 1 1 1 1 0 1 0 Fig. 14-13.- La memoria se configura como un conjunto de posiciones, que en este ejemplo guardan 8 bits, y cada una de ellas queda especificada por una dirección. 679 CAPITULO 14 diferentes y, en consecuencia, se podrán controlar 64 K posiciones de memoria. La Memoria Principal se implementa con memorias de tipo electró nico, que se clasifican en dos grandes grupos: Memorias ROM Una vez grabadas estas memorias, permanecen con dicha informa ción o permanentemente y sólo puede ser leída. Son memorias de "sólo lectura" y se utilizan para guardar los programas y datos fijos. Memorias RAM El contenido de sus posiciones puede ser leído y escrito. Al igual que las ROM, son de acceso aleatorio, es decir, que para acceder a una posi ción determinada, no hay que pasar por las anteriores, como sucede en las cintas y discos magnéticos. Son las más rápidas y su tiempo de acce so se mide en nanosegundos (10"9 segundos). El principal inconveniente de las RAM es que son volátiles, o sea, al suprimir el suministro de energía eléctrica pierden la información que contenían. Para determinar la posición a la que se desea acceder en una memoria se emplean decodificadores, que son circuitos digitales con n entradas y 2n salidas. En la Fig. 14-14 se muestra un decodificador 4 x 16, en el que, al aplicarse un código binario de una dirección a sus 4 entradas, activa la línea de salida correspondiente. Como consecuencia del uso de decodificadores en la selección de la posición a acceder en las memorias, el número de posiciones siempre tiene que ser potencia de 2. Como la potencia de 2 cuyo valor más se acerca a 1.000 es la décima, eh memorias K equivale a 1.024 (210). En la Fig. 14-15 se muestra la estructura interna de una memoria que almacena palabras de 8 bits. Obsérvese que la posición a acceder la de termina el bus de direcciones al decodificador. Los 8 bits de la posición accedida salen por el bus de datos hasta el Registro de Datos, si se efec túa una operación de lectura. Cuando se trata de una escritura, el con tenido digital de las 8 líneas del bus de datos se carga en el Registro de Datos y, desde él, en las 8 celdas de la posición direccionada. 680 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES SALIDA ENTRADA DECODIFICADOR DE BUS DE< DIRECCIONES DIRECCIONES 4x16 16 POSICIONES DE LA MEMORIA 10 11 12 13 14 15 16 Fig. 14-14.- Al introducir el código binario de la dirección en las 4 líneas de entrada del decodificador, se activa la salida correspondiente, que sirve para seleccionar una de las 16 posiciones de memoria que puede controlar este decodificador. UNIDAD DE CONTROL La misión fundamental de la Unidad de Control es la de interpretar y ejecutar las instrucciones recibidas desde la Memoria Principal, que su ponemos constan de 8 bits. MATRIZ OE MEMORIA 256 > 6 DIRECCIÓN CONTENIDO REGISTRO DE BUS ' DIRECCIONES DIRECCIO NES 6 DECCDI FICAOOR 236 DE DIRECCIO NES 00 01 02 lili 0000 10 10 10 11 1 100 1 100 REGISTRO OATOS FF 11 000011 LECTURA / ESCRITURA Fig. 14-15.- Estructura interna de una memoria RAM de lectura y escritura, con 256 posicio nes de 8 bits cada una. 681 CAPITULO 14 Tras depositarse en el Registro de Instrucciones el código binario de la operación a realizar, se traslada al Decodificador de Instrucciones, cuya misión es seleccionar en una memoria ROM, un conjunto de po siciones que corresponden al código recibido y en las que se encuentran los códigos de las operaciones elementales o microinstrucciones que componen las diferentes etapas en las que se divide la ejecución de la instrucción decodificada. Las microinstrucciones van pasando al Secuenciador, que es el circuito lógico de control y tiempos, que gobierna sí todos los elementos del sistema y lleva a cabo la ejecución secuencial de las microinstrucciones y, finalmente, de la instrucción en curso. Fig. 14-16. ... ,^^ REGISTRO DE '%/ INSTRU BUS DE CCIONES DATOS E INSTRUCC DECODIFICAOOR DE INSTRUCC. CONTADOR DE PROGRAMA BUS DE DIRECC. Fig. 14-16.- Estructura general de la Unidad de Control de la UCP. Dentro de la Unidad de Control está el Contador de Programa (PC), que envía por el bus de direcciones la posición de la memoria donde se encuentra la siguiente instrucción a realizar. Normalmente, este conta dor se incrementa una unidad en cuanto la memoria acepta la dirección de la instrucción anterior. Sin embargo, existen instrucciones especiales que permiten alterar el contenido del PC, evitando que siempre se esté incrementando y produciendo así una rotura de la secuencia del pro grama. LA UNIDAD OPERATIVA O LOGICO-ARITMETICA En esta sección de la UCP se realizan las operaciones aritméticas, ló gicas, de desplazamiento, de rotación, de incremento, etc. Como se aprecia en la Fig. 14-17, uno de los operandos que interviene en la operación a efectuar por la ALU (Unidad lógico-aritmética), pro cede de un registro de 8 bits, llamado Acumulador. El otro operando 682 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES llega desde cualquier parte del sistema y se carga en un registro auxiliar. En los microprocesadores de 8 bits, el resultado de la operación de la ALU se deposita en el Acumulador, que, por este motivo, se emplea doblemente. Un registro especial, denominado Registro de Estado, dis pone de una serie de bits que actúan como señalizadores de alguna ca racterística especial que se haya producido en la última operación efec tuada por la ALU. Por ejemplo, un señalizador denominado Z (cero), pasa a valer 1 si el resultado de la operación que ha hecho la ALU ha sido 0. Otro (S) indica el signo del resultado; otro (P) la paridad, etc. Lig. 14-17. SELECCIÓN DE OPERACIÓN Fig. 14-17.- La ALU y el registro Acumulador conforman la parte principal de la Uni dad-Operativa de la UCP. MÓDULOS DE ENTRADA Y SALIDA Se encargan de suministrar al ordenador los datos a procesar proce dentes del exterior, así como de sacar, en formatoadecuado, a los peri féricos del mundo real los resultados obtenidos en el proceso de infor mación. Se denominan periféricos los dispositivos que tienen la función de entregar o recibir información al o desde el ordenador. Entre los "peri féricos de entrada" típicos de los ordenadores, destacan los teclados, las unidades de lectura de discos y cintas magnéticas y cualquier tipo de sensor industrial, en general. Pueden citarse como "periféricos de sali da" las impresoras, monitores de vídeo y cualquier tipo de actuador industrial. 683 CAPITULO 14 Si un ordenador dispone de un teclado como periférico de entrada, cada tecla presionada genera una información binaria en código ASCII. El módulo adaptador del teclado decodificará las señales que recibe y las adaptará al formato que utiliza la UCP. De forma similar, los resul tados obtenidos en el ordenador, cuando se desea representarlos en una pantalla, hay que transformarlos adecuadamente al formato de infor mación que acepta el monitor de vídeo, trabajo del que se encargará el correspondiente Módulo de Salida. Fig. 14-18. BUS DATOS MODULO PANTALLA PERIFÉRICOS ADAPTADOR DE ^r- ENTRADA UCP Y SALIDA A CONTROL TECLADO BUS DE DIRECCIONES Fig. 14-18.- El Módulo Adaptador de Entradas y Salidas transforma la información que se transfiere entre los periféricos y el ordenador. Los módulos de entrada y salida adaptan la información que reciben de los periféricos, al formato que acepta el bus de datos del sistema y vi ceversa. Cada módulo adaptador responde a una dirección como si fuese una posición de memoria y funciona cuando el bus de direcciones trans porta el código de selección correspondiente. DIAGRAMA GENERAL POR BLOQUES DE UN ORDENADOR DIGITAL En la Fig. 14-19 se presenta un diagrama simplificado de la arquitectu ra de un microordenador digital, en la que se aprecia la interconexión 684 CAPITULO 14 de sus cuatro bloques fundamentales, a través de los buses de direccio nes, datos y control. El diagrama por bloques del ordenador permite un análisis elemental de la forma en que se realiza una instrucción cualquiera, por ejemplo, la correspondiente a una suma de dos operandos. El Contador de Progra ma comienza conteniendo la dirección de la Memoria Principal donde está almacenado el código binario de la instrucción de suma. Pasa el contenido del Contador de Programa a través del bus de direcciones hasta la Memoria Principal, donde se decodifica y se selecciona la posición que contiene el código binario de la operación. Dicho código "máquina" sale de la memoria por el bus de datos hasta el Registro de Instrucciones de la Unidad de Control, donde se deposita. Toda esta fase de localización del código de la instrucción comenta da, recibe el nombre de fase de búsqueda y es la misma para cualquier instrucción. Al recibir el Decodificador de Instrucciones el código de la instruc ción en curso, se encarga de seleccionar en la memoria de microinstrucciones, aquéllas que corresponden a dicho código. La llegada de las microinstrucciones al Secuenciador origina una serie de señales de con trol que regulan la ejecución de las diferentes etapas en las que se des compone la instrucción. En el caso de suma que se describe, uno de los sumandos ha de estar contenido, previamente, en el Acumulador, mien tras que el otro llegará al registro auxiliar, generalmente, desde la me moria de datos, cuya dirección correspondiente vendrá acompañando al código de la operación en la instrucción. La ALU efectuará la suma y el resultado se depositará en el Acumulador, al mismo tiempo que los bits señalizadores del Registro de Estado tomarán el valor correspondiente en función de las características del resultado. En resumen, las fases en las que se realiza una instrucción son dos: Ia Fase de búsqueda: El Contador de Programa deposita en el bus de direcciones, la dirección de la posición de la Memoria Principal, donde se encuentra el código de la instrucción a efectuar. Dicho código sale de la Memoria Principal por el bus de datos hasta la Unidad de Control, donde se graba en el Registro de Instruccio nes. Esta fase es igual para todas las instrucciones y se representa en la Fig. 14-20. 2a Fase de ejecución: Completada la fase de búsqueda, el código má quina del Registro de Instrucciones es tratado por el Decodifica- 686 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES UNIDAD DE CONTROL U NIDAD DE CONTROL MEMOR I A PRINCIPAL DIRECCIÓN CONTENIDO CONTADOR DE PROGRAMA REGISTRO DECODIDE FICAOOR DIRE DIRE CCIONES CCIONES REGISTRO DE 5A 1IOO 1100 1 1 1 1 1 8 / BUS DE DATO i E INSTRUCC 1 REGISTRO DE INSTRU- 1 Fig. 14-20.- Movimientos de información de los contenidos de las unidades que participan en la fase de búsqueda de una instrucción. dor de Instrucciones, que se encarga de localizar las posiciones de la memoria de microinstrucciones que corresponden. Dichas microinstrucciones van introduciéndose a.l Secuenciador a medida que se realizan. El Secuenciador con cada microinstrucción envía una serie de señales de control a los elementos del sistema que deben actuar. Ejecutadas todas las microinstrucciones que com ponen la instrucción, el Contador de Programa se incrementa una unidad y la máquina pasa al tratamiento de la instrucción siguien te del programa. Fig. 14-21. La fase de ejecución es diferente para cada instrucción. UNIDAD DE CONTROL MEMORIA DE MICROINSTRUCCIONES REGISTRO OE INSTRUCC. DECODIFI CADOR DE INSTRU CCIONES DIRECCIÓN CONTENIDO I CONTADOR DE PROGRAMA <•+ 1 ) m SEÑALES DE CONTROL A LOS ELEMENTOS DEL SISTEMA Fig. 14-21.- Expresión gráfica del comportamiento de la Unidad de Control durante la fase de ejecución de una instrucción. 687 CAPITULO 14 EXPERIMENTACIÓN PRACTICA: DISEÑO DE UNA UCP CON CIRCUITOS INTEGRADOS DIGITALES LA ORIENTACIÓN DIDÁCTICA DEL PROYECTO El objetivo del diseño de eta Unidad Central de Proceso (UCP) ha si do el procurar un acercamiento "natural" al funcionamiento del com putador para los conocedores de la Electrónica Digital. Teniendo en cuenta esta finalidad, se han elegido para su construcción, circuitos in tegrados clásicos y sencillos que han determinado las características fundamentales de la UCP y por cuyo motivo no está recomendada su aplicación a ningún caso real. Las hay mejores, integradas en un sólo chip, bajo la denominación de microprocesadores. Siguiendo la idea propuesta por von Neumann, la máquina universal o computador, se compone de tres bloques fundamentales que se pre sentan en la figura 14-22 y que se hallan interconectados entre sí, a través de unos colectores de líneas, llamados "busés". La Unidad Central de Proceso, se encarga de direccionar la memoria mediante el bus de direcciones y obtener las instrucciones y los datos por el bus de datos. El procesamiento de la información lo realiza en la Unidad de Control con el apoyo de los registros de trabajo y de acuer do con el significado de las instrucciones que provienen del programa. La Unidad de Control es la encargada de decodificar las instrucciones y enviar las diversas señales de gobierno a todos los elementos que in tervienen en una operación a través del bus de control. También es fun ción de la Unidad de Control cargar el bus de direcciones con el valor de la posición de memoria o de Entrada/Salida que se quiere leer o es cribir. Por último, la Unidad de Entrada/Salida procura una adaptación de la información que entra y sale de la máquina desde o a los periféricos exteriores. Todas las secciones que componen la UCP, desde 1971, se han podi do reunir en una sola pastilla de circuito integrado a la que se denomina microprocesador. 688 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES FUNCIONAMIENTO BÁSICO Para facilitar la comprensión del funcionamiento de la UCP se ha dise ñado un modelo, cuyo correcto funcionamiento ha sido ampliamente comprobado, utilizando circuitos integrados de pequeña y mediana es cala de integración y que, además, son muy populares. Las señales que controlan la operatividad de los circuitos integrados de la UCP se destinan a implementar la instrucción en curso de ejecu ción. Sin embargo, la complejidad de una'instrucción conlleva su ejecu- UNIDAD MEMORIA (DATOS E i ^ OPERATIVA ( ALU ) INSTRUCCIONES) ^1 N UNIDAD DE BUS DE DATOS CO NTROL \\W\ (SECUENCIADOR) PERIFÉRICOS DEL MUNDO EXTERIOR i1\ ENTRADAS SALIDAS J A BUS De DIRECCIONES A F" BUS DE CONTROL REGISTROS Fig. 14-22.- Estructura básica de un computador. ción en "pasos elementales", definidos por un reloj. Las partes elemen tales de una instrucción reciben el nombre de microinstrucciones, las cuales son conjuntos de 1 y 0 que se dirigen a las patitas de entradas de control de los circuitos integrados. Como quiera que las instrucciones máquina que admite una UCP defi nida son siempre las mismas, también lo serán las microinstrucciones; por lo tanto, los grupos de bits que conforman las microinstrucciones se graban de forma permanente en memorias no volátiles, tipo ROM, que en este caso se llaman Memoria de Control. De aquí surge el concepto de Secuenciador, que no es más que un mecanismo que se encarga de ir sacando, ordenadamente, de la Memoria de Control las microinstruccio nes correspondientes a la instrucción en ejecución. Figura 14-23. 689 CAPITULO 14 SECUENCIA DOR MEMORIA DE CONTROL ( ROM CON MICROINSTRUCCIONES ) SEÑALES DE CONTROL VARIABLES PARA CADA MICROINSTRUCCION Fig. 14-23.- El Secuenciador es un dispositivo encargado de sacar, ordena damente, de la Memoria de Control las señales que conforman las microinstrucciones que corresponden a la instrucción en curso. Las señales de control que genera el Secuenciador actúan, entre otros, sobre la Unidad Operativa, que suele ser una Unidad Lógico-Aritmética (ALU). Las instrucciones que admite la UCP están muy ligadas a las que puede efectuar la ALU. En este diseño se ha elegido la conocida ALU 74181, que maneja operandos de 4 bits, con lo que queda definido el tamaño de la palabra de trabajo de la UCP y el tamaño del bus de datos. Su esquema de conexio nado se muestra en la figura 14-24 y necesita 4 líneas (SO - S3) para la Io OPERANDO 2o OP SELECCIÓ DE OPERACIÓ LÓGICAS ó V ARITMÉTIC RESULTADO Fig. 14-24.- Esquema de conexionado de la ALU 74181. 690 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES selección de la operación que va a realizar. Además, la señal M seleccio na entre las 16 operaciones lógicas o las 16 operaciones aritméticas que puede efectuar esta ALU.M = 1: operaciones lógicas y M=0, operacio nes aritméticas. La tabla de la figura 14-25 muestra el conjunto de las 32 operaciones de la ALU. OPERA C 1 0 N E S LO G1 CAS ARITMETICAS F =T F = A MAS C (C: ACARREO) F = A -t- B F = fA+ B ) MAS C F • ~A • B F - (A+¥) MAS C F = 0000 F = 1111 MAS C F=AB F = A MAS A¥ MAS C F=¥ F = ( A + B) MAS A? MAS C F = A (+) B F = A MENOS B MAS C F • AT F : A¥ MENOS 1 MAS C F 7f+ B F : A MAS AB MAS C F = A0 B F * A MAS B MAS C F= B F - (A + T) MAS AB MAS C F = AB F =AB MENOS 1 MAS C F = 1111 F = A MAS A MAS C F = A+T F = ( A + B ) MAS A MAS C F= A+B F *(A+T) MAS A MAS C F=A F = A MENOS 1 MAS C Fig. 14-25.- Tabla que muestra las 32 operaciones, lógicas y aritméticas que puede,realizar la ALU 74181. Los 27 circuitos integrados que forman parte de la arquitectura de es ta UCP son de tipo estándar y disponibles, generalmente, en los comer cios del ramo. De ellos, 6 contienen simples puertas lógicas y los restan tes son de uso más específico: ALU, contadores, buffers, básculas-cerro jo, EPROM, etc). 691 CAPITULO 14 El estudio de la UCP se desglosa en tres grandes bloques que se pre sentan por separado: Io. - Bloque aritmético-lógico 2o. - Contador de Programa 3". - Secuenciador. BLOQUE ARITMETICO-LOGICO Esta parte de la UCP es la encargada de realizar las posibles operacio nes de procesamiento de datos de 4 bits. Se basa en la ALU 74181, que ya se ha explicado. En la figura 14-26 se muestra el esquema correspondiente a la Uni dad Lógico-Aritmética. La ALU dispone de dos entradas de datos de 4 bits, una procede, di rectamente, del bus interno de datos, mientras que la otra se recibe de una báscula-cerrojo de 4 bits, 74175, formada internamente por 4 flipflop tipo D. A este cerrojo se le llama Registro A y la información que guarda y entrega a la ALU proviene, también, del bus de datos interno de la UCP. Los flip-flop D del 74175 sé cargan mediante el flanco ascen dente que reciben por su patita de entrada de reloj (CK) y que procede de la línea EA controlada por el Secuenciador. Con objeto de, caso de ser necesario, enviar al bus de datos interno la información del registro A, la salida del 74175, también llamado Entra da A, se envía a una entrada de la ALU y a unbuffer triestado, modelo 74125, que traslada la información del registro A al bus interno de da tos, cuando desde el Secuenciador se activa (por nivel bajo) la señal SA (Salida A). Mientras el 74175 retiene la información permanentemente, el 74125 sólo transmite lo que recibe por su entrada, al activarse SA. De forma parecida la salida de la ALU se guarda en otra báscula-ce rrojo (latch) 74175, que recibe el nombre de Registro B. Otro buffer triestado 74125 (Salida B) se encarga de trasladar la información del registro B al bus interno de datos, cuando desde el Secuenciador se activa la señal SB. 692 CAPITULO 14 Cuando la ALU efectúa una operación, genera un acarreo de salida (Cn + 4), que representa el señalizador de acarreo C y que consiste en un flip-flop que también se emplea para introducir su contenido a la entrada previa de acarreo (n), antes de realizarse una operación. El flip-flop de acarro C, recibe dos señales desde el Secuenciador, una sir ve para ponerle a 1 (SEC) y la otra aO (CLC). La señal de reloj CK del flip-flop C se activa con la señal EB (Entrada B) que carga al registro B con el resultado de salida de la ALU. Un conjunto de 3 puertas lógicas examinan la salida de la ALU y con trolan el flip-flop D, en el que se almacena el estado del señalizador de cero (Z), el cual se pone a 1 cuando el resultado de una operación ha sido cero. Ambos señalizadores, C y Z, están integrados en el mismo cir cuito integrado 7474. Finalmente, la ALU necesita recibir 4 señales que seleccionan la ope ración, más otra (M) que determina si es de tipo lógico o aritmético. Las señales que seleccionan la operación proceden del código OP de la ins trucción que entra desde el bus externo de datos e instrucciones, el cual dispone de dos ^ircuitos integrados 74125 y 74126, que contienen 4 buffers de salida triestado y que^ actúan como entrada y salida de datos, respectivamente. La línea R/W del Secuenciador define si es entrada o salida de datos. Cuando por el 74125 se recibe un código OP, éste se carga en el cir cuito integrado 7475 (cuádruple cerrojo de flip-flop D), que funciona como un Registro de Instrucciones, y luego se aplica a las líneas de se lección de la ALU (SO - SI - S2 y S3). Mediante un circuito decodificador, a base de puertas lógicas, se comprueban las señales M4 -M5 -M6 y M7 y se obtiene el valor de M que define en la ALU si se trata de una operación lógica o aritmética. EL CONTADOR DE PROGRAMA Dentro de la Unidad de Control de la UCP, uno de los componentes fundamentales es el PC, que tiene la misión de proporcionar la dirección de la memoria en donde se encuentra la instrucción que hay que ejecu tar. El circuito del PC se ofrece en la figura 14-27. En la UCP que se describe, el PC puede funcionar de tres manera po sibles, que se comentan separadamente para hacer más sencilla su com prensión. 694 CAPITULO 14 Io. Forma Habitual En general, el PC se incrementa cada vez que se ejecuta una instruc ción. En la UCP presente, el Secuenciador incrementa al PC a través de la señal PC + 1. El PC está formado por dos contadores binarios, 74197, en serie, lo que sirve para proporcionar una dirección de 8 bits. Los contadores 74197 son de 4 bits y tienen la posibilidad de ser borrados con la señal CLEAR. El contaje del PC se carga en un buffer de salida triestado, implementado en el circuito 74244, que se compone de dos conjuntos de 4 líneas, que en este montaje actúan simultáneamente. La salida de este buffer, controlado por la señal G, carga el contenido del bus de direcciones. 2o • En modo de direccionamiento absoluto En este caso el bus de direcciones envía la posición de memoria en la que hay que cargar o extraer un dato, para que a continuación continué el PC en la siguiente posición a la que tenía previamente. Se trata de la aplicación en una instrucción del direccionamiento del operando del mo do "absolutQ" en el que se proporciona en la instrucción directamente la dirección en donde se encuentra el operando, que hay que leer o es cribir. En este procedimiento, se comienza cargando el Registro de Direccio nes, formado por dos básculas 7475 que se encargan de guardar los 4 bits de la parte alta de la dirección (DH) y los 4 de la parte baja (DL). Las básculas 7475 son activadas por dos señales procedentes del Secuen ciador y que se denominan DH y DL. Una vez cargados los 7475, su contenido pasa al buffer de 8 líneas 74241, que es activado por la señal ABS del Secuenciador, que al mis mo tiempo desconecta al buffer 74244, cuyas salidas quedan en estado flotante. 3o. Saltos Cuando en un programa se realiza un salto se pasa a la dirección co rrespondiente al salto y luego el PC continua incrementándose a partir de la misma. Este funcionamiento está en contraposición con el modo absoluto en el que se volvía a la dirección "previa del PC. 696 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES Dada la sencillez de la UCP no se la ha provisto con saltos con posibi lidad de retorno, en los cuales hay que'guardar el contenido del PC, pa ra recuperarlo posteriormente. Cuando se efectúa un salto se recibe, desde el Secuenciador, la ac tivación de una de las tres señales siguientes: JMP, JC o JZ. Entonces, por medio de un conjunto de puertas lógicas decodificadoras, se activa la señal LC de los contadores 74197 los cuales se cargan con el conte nido del Registro de Direcciones (7475 x 2). Luego el contaje continua a partir de la dirección cargada en el PC. SECUENCIADOR Este bloque de la UCP es el encargado del control de todo el sistema a través de sus líneas de salida. Su principal función consiste en recibir al código OP de la instrucción a ejecutar y generar una serie de microinstrucciones o pasos elementales que la realicen. Cada microinstrucción no es más que un conjunto de estados lógicos que salen por las líneas del Secuenciador hasta los elementos que participan én esa acción. Cada instrucción, según su complejidad, consta de un número variable de microinstrucciones que se ejecutan una detrás de otra. Figura 14-28. En el diseño que se comenta todas las microinstrucciones que cpmpo- nen el repertorio de instrucciones de la UCP se han grabado en un par de memorias EPROM, modelo 2716, que tienen una capacidad de 2K x 8 bits. Estas memorias disponen de 11 líneas para direccionar sus 2K po siciones, de 8 bits cada una. Como en esta aplicación el número de posi ciones a utilizar es inferior a 2K, sólo se emplean 8 de dichas líneas en cada EPROM, llevando a tierra las 3 restantes. Las dos memorias EPROM se direccionan en paralelo, con lo que se obtiene un total de 2 bytes de información, un byte de cada pastilla. Los 16 bits obtenidos en cada direccionamiento de la pareja de EPROM, constituyen las señales de salida del Secuenciador, que sirven para con controlar todo el sistema. Las salidas de las memorias 2716 pasan por 3 básculas, tipos 74174 y 74175, antes de salir al exterior conformando el bus de control. Los 8 bits que forman la dirección que sirve simultáneamente para las dos memorias, están distribuidos en dos conjuntos de 4 bits cada uno. Los 4 bits de más peso de la dirección (A4 - A5 - A6 y A7) corres ponden con los 4 bits del código OP de la instrucción, que proviene del Registro de Instrucción (7475). Los 4 bits de menos peso de la dirección proceden del circuito contador 74197, que recibe el nombre de Conta697 CAPITULO 14 SECUENCIAOOR INSTRUCCIÓN A Ia MICROINS. 2aMICROINS. 3 MICROINS. INSTRUCCIÓN B Ia MICROINS. < a 4 O 4 K 4 O. 4Z 52 21 MICROINS. CÓDIGO OP i CONTROL Si INSTRUCCIÓN P 1 MICROINS. Fig. 14-28.- Esquema ilustrativo del comportamiento del Secuenciador. dor de Microinstrucciones (CMI). El CMI se incrementa una unidad con cada impulso de reloj externo. De esta manera el código OP, fija el va lor de los 4 bits de más peso de la dirección de la pareja de memorias (sólo podrá haber un máximo de 24 = 16 instrucciones),. Seleccionada con los 4 bits de más peso el inicio de la posición de la instrucción a ejecutar, el CMI se va incrementando con cada impulso de reloj y va re corriendo hasta 16 posiciones de las memorias, al ir variando el valor de los 4 bits de menos peso de la dirección. En cada posición de memoria hay una microinstrucción y por lo tanto el mayor número de microins trucciones que puede t^^ner una instrucción será 16. En resumen el código OP más el CMI, que se incrementa al ritmo del reloj, van direccionando las dos memorias en paralelo. En cada ciclo de reloj se direcciona una posición de cada memoria y así se obtiene.una microinstrucción de 16 bits que salen por las líneas de control del Se cuenciador hasta los diferentes elementos. 698 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES S= u o u "2 oroaaao ? s o CE a. a o o e a o o 4 z IO z ce jsisi UI I4 • rz a T3 O •O 1 o 3 u a> CO •o o iirc o del 3 g ce rCM IM ^^ a. g |^ S x• <M, O " 4 I. IO 4 ^ s "B IO O o CL 3 __l SI o z ux KW ISIS 33. 699 CAPITULO 14 El CMI se incrementa en los flancos descendentes de reloj, mientras que las básculas de salida de las señales de cada instrucción recogen la información en los flancos ascendentes, para retener la información una vez pasado el tiempo de acceso a las memorias. CRONOGRAMAS DE FUNCIONAMIENTO Para iniciar el funcionamiento de la UCP se ha dispuesto un pulsador de RESET que pone a 0 el PC y así recoge el código OP que existe en una posición concreta de la memoria principal. También pone a 0 al CMI, para formar la dirección completa de la instrucción. Transcurridos 300 ns después de que se ha direccionado la primera instrucción, comienza a funcionar el reloj desde nivel bajo. En su primer flanco ascendente se cargan las básculas de salida de las señales de con trol y en el flanco descendente posterior se incrementa el CMI, con lo que se posiciona la siguiente microinstrucción. Cuando se llega a la úl tima microinstrucción, el mismo Secuenciador se encarga de poner a 0 el CMI y cargar el Registro de Instrucción con el siguiente código OP. En la figura 14-30 se presentan los cronogramas correspondientes a las señales de control para 2 instrucciones básicas: SEC : Poner a 1 el señalizador de acarreo C STA : Almacenar en memoria el Registro A. MODOS DE DIRECCIONAMIENTO Y REPERTORIO DE INSTRUC CIONES. Una de las características fundamentales de una UCP es su juego de instrucciones. Muchos de los componentes de la UCP se han incluido pa ra poder implementar instrucciones o microinstrucciones. Por eso, la ar quitectura física de un procesador está muy ligada con su sistema lógi co. Como ya se ha explicado, los modos de direccionamiento posibles en este diseño, son las diversas formas de trabajo del Contador de Progra ma, que son tres: Io . — Modo de direccionamiento absoluto 2. — Modo de direccionamiento relativo al PC. Saltos sin retorno. 3o. — Modo de direccionamiento inmediato. 700 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES SEC STA t (RELOJ) PC CONT SEC" CERR EA DL DH AÜ R/W SA Fig. 14-30.- Cronogramas correspondientes a las instrucciones SEC y STA. Respecto al repertorio de instrucciones, ya se ha comentado que esta ba restringido a un máximo de 16, puesto.que con los 4 bits del código OP sólo se podían alcanzar 16 combinaciones distintas. Además, cada instrucción puede constar de un máximo de 16 micro instrucciones, puesto que una vez definida la instrucción con los 4 bits del código OP, que eran los 4 bits de más peso de la pareja de EPROM, el Contador de Microinstrucciones (CMI) iba incrementando los 4 bits de menos peso de la dirección para ir sacando una microinstrucción en cada ciclo de re loj. Se describen las instrucciones que se han implementado con microins trucciones grabadas en la pareja de memorias tipo 2716. CPL Esta instrucción complementa el contenido del Registro A en la ALU y el resultado lo deposita en el Registro B. 701 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES Esta instrucción consta de dos microinstrucciones: Ia microinstrucción: El código OP es 00002 y actúa sobre la selección de la operación de la ALU. El secuenciador activa la señal correspon diente al próximo incremento del PC (PC + 1) y se activa el Registro A. 2a microinstrucción: Aquí se produce el incremento del PC y se activa la entrada del Registro B (EB) para recibir el resultado del complemen to del Registro A que ha realizado la ALU. El cerrojo (CER) que actúa como Registro de Instrucciones se activa para poder recoger el próximo código OP y la señal del Contador (CONT) pasa a 0 con lo que se borra el CMI, para comenzar la exploración de las microinstrucciones de la si guiente instrucción desde 0. Con esta instrucción los biestables de estado o señalizadores, pueden quedar afectados de la siguiente manera: a)Si C = 1, no se modifica sea cual sea el resultado de la operación. Z queda afectado por el resultado. b)Si C = 0, este señalizador se comporta inversamente del Z. SEC Esta instrucción, cuyo código OP es 116, pone a 1 el señalizador de acarreo C. Consta de dos microinstrucciones. La primera prepara el incremento del PC y activa la línea SEC. En la segunda se borra el CMI y se incre menta el PC. Se recomienda consultar las tablas de las figuras 14-32 y 14-33, en donde se han representado los códigos grabados en las memorias EPROM y la secuencia de las microinstrucciones que componen cada una de las instrucciones. CLC Sirve para poner el señalizador C a 0. El código OP es 216. En su primera microinstrucción el Secuenciador prepara el incremen to del PC y actuva la línea CLC. En la segunda borra el CMI y se produ ce el incremento del PC. 703 CAPITULO 14 JNOP No opera. Ocupa 4 ciclos de reloj sin afectar a ningún elemento ni rea lizar ninguna operación. Su código OP es 3i6. En sus tres primeras microinstrucciones mantiene preparado el incre mento del PC y en la cuarta se lleva a cabo el incremento, se borra el CMI y se prepara el cerrojo de instrucciones para poder cargar un nuevo código OP. JC Es una instrucción de salto condicional. Cuando el señalizador de aca rreo C está a 1 se produce un salto del PC a la posición de memoria que se especifica en el segundo y tercer operando que siguen al código OP de la instrucción. El código OP es el 416. En la primera microinstrucción se prepara el incremento del PC. En la segunda se produce el incremento y se carga la parte alta del Registro de Direcciones. En la tercera, se prepara el incremento del PC y se si guen cargando la parte alta del Registro de Direcciones. En la cuarta microinstrucción se incrementa el PC y se carga la parte baja del Regis tro de Direcciones. En la quinta se vuelve a preparar el PC, se activa la línea JC y si C = 1 se permite la carga del PC con el contenido del Re gistro de Direcciones que guarda la posición a la que se produce el sal to. El sexto ciclo máquina se prepara al PC y sirve para dar tiempo a que la memoria tenga acceso al dato (código OP). En la séptima microinstrucción se incrementa el PC, se borra el CMI y se prepara al cerro jo de instrucciones para recibir la siguiente instrucción. Si C=0, no se produce el salto y el programa sigue su secuencia nor mal. JZ Es un salto condicional a la posición de memoria especificada por el segundo y tercer operando que siguen al código OP, en el caso de que el señalizador Z = l.Si Z = 0, el programa sigue la secuencia normal. El código OPesel5i6. También consta esta instrucción de 7 microinstrucciones como JC y sólo difiere de esta última en la quinta microinstrucción, que en lugar de activar el secuenciador la línea JC, activa la JZ. 704 APLICACIÓN DE LA ELECTRÓNICA DIGITA^ A LOS COMPUTADORES SBC Con esta instrucción se resta al contenido del Registro A, el conteni do de la posición direccionada (direccionamiento absoluto) y el acarreo. El resultado de la operación queda almacenado en el Registro B y puede afectar a C y Z. El código OP es el 616. Consta de 6 microinstrucciones. En la primera prepara el incremento del PC. En la segunda se incrementa el PC y se carga la parte alta del Re gistro de Direcciones. En la tercera se prepara al PC y se sigue cargando la parte alta. En la cuarta se carga la parte baja del Registro de Direccio nes. En la quinta se prepara,al PC y se activa la línea ABS, con lo que la posición direccionada sale por el bus de direcciones. En la última microinstrucción, se incrementa el PC, el contenido del bus de datos pasa a la ALU donde se efectúa la resta y se activa la línea EB con lo que el re sultado queda almacenado en el Registro B. El CMI y el cerrojo o regis tro de instrucciones quedan preparados para recibir la próxima instruc ción. JMP Es un salto incondicional a la posición de memoria indicada en el se gundo y tercer operando que siguen al código OP (7j6). Consta de 7 microinstrucciones o ciclos máquina, que siguen la mis ma secuencia que en la instrucción JC, a excepción de la quinta micro- instrucción en la que el Secuenciador eri vez de activar la línea JC, acti va la JMP. LDA Carga el Registro A con el contenido de la posición de memoria direc cionada por el segundo y tercer operando que siguen al código OP, es de cir, de forma absoluta. Su código es 816. Consta de 6 microinstrucciones. La primera prepara al PC. La segun da incrementa al PC y se carga la parte alta del Registro de Direcciones. En la tercera se prepara el PC y se sigue cargando la parte alta. En la cuar ta, se carga la parte baja del Registro de Direcciones. En la quinta, se prepara el PC, se activa la línea ABS y se prepara la línea EA (se pasa a 0). La sexta incrementa el PC y el contenido del bus de datos pasa al R Registro A. Se incrementa el PC y se preparan el CMI y el cerrojo para la siguiente instrucción. 705 CAPITULO 14 ADC Se suma el contenido del Registro A con el contenido de la posición direccionada en la instrucción y el acarreo. El resultado queda almace nado en el Registro B y puede afectar el estado de los señalizadores. El código OP es 916 Consta de 6 microinstrucciones. En la primera se prepara al PC para su incremento. En la segunda se incrementa el PC y se carga la parte alta del Registro de Direcciones, en la tercera se prepara el PC y se sigue car gando la parte alta. En la cuarta, se carga la parte baja del Registro de Direcciones. En la quinta se prepara al PC y el Secuenciador activa la lí nea ABS, con lo que la dirección existente en el Registro de Direcciones sale por el bus de direcciones hacia la memoria; también se prepara en este ciclo máquina la línea EB. En la última microinstrucción, el conte nido del bus de datos (dato recogido de la memoria) pasa a la ALU que efectúa la operación de suma y al activarse la línea EB, el resultado que da almacenado en el Registro B. Se incrementa P y se preparan el CMI y el cerrojo para recibir un nuveo código OP. STA Transfiere el contenido del Registro A a la posición de memoria di reccionada por el segundo y tercer operando que siguen al código OP Consta de 6 microinstrucciones. Las cuatro primeras son iguales a las que se han comentado para la instrucción LDA. La quinta, prepara el PC, activa la línea ABS, activa la línea SA y coloca la señal R/W en mo do de escritura. En él último ciclo máquina se incrementa el PC y se pre paran el CMI y el cerrojo para recibir una nueva instrucción. AND Esta instrucción efectúa la operación lógica AND entre los bits del Registro A y el contenido de la posición de memoria direccionada por el segundo y tercer operando que siguen al código OP (Bi6). Consta de 6 ciclos máquina, que son semejantes a las restantes opera ciones lógicas o aritméticas que se realizan con la ALU. 706 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES STB El contenido del Registro B se transfiere a la posición de memoria direccionada por el segundo y tercer operando que siguen al código OP (Ci). Consta de 6 microinstrucciones similares a las quese han comentado para la instrucción STA, sólo en la quinta en lugar de activar el Secuenciador la línea SA, activa la línea SB. LDA # Es una instrucción de carga inmediata del Registro A. El segundo operando, que sigue al código OP (Di6) es el valor que se carga, de for ma inmediata, en el Registro A. Consta de 4 ciclos máquina. En el primero se prepara al PC. En el se gundo, se incrementa el PC y se prepara la línea EA. La tercera microins- trucción prepara al PC y activa EA. En la última microinstrucción se in crementa el PC y se preparan el CMI y el cerrojo. OR Realiza la operación lógica OR entre el Registro A y el contenido de la posición de memoria direccionada por el segundo y tercer operando. El resultado queda almacenado en el Registro B y su código OP es E16. Consta de 6 microinstrucciones semjantes a las anteriores instruccio nes de tipo lógico ó aritmético. MOV A,B Esta instrucción sirve para transferir el contenido del Registro A al Registro B, pasando por la ALU. Los señalizadores quedan afectados como en la instrucción de suma. El código OP es el Fi6. Consta de dos microinstrucciones. En la primera, se preparan al PC y la señal EB. En la última, se incrementa el PC, se activa EB y el cerrojo (registro de instrucciones) y el CMI (Contador de Microinstrucciones) quedan inicializados para recibir un nuevo código OP/. En las tablas de las figuras 14-32 y 14-33 han representado gráfica mente los microprogramas de las señales de control que salen del Se- 707 CAPITULO 14 INSTRUCCIÓN Y FUNCIÓN BUS DE CONTROL BUS DIRECCIONES C0DI30 3 z 1 CMI 0 w II 12 13 14 13 13 1 3 2 1 0 PC+1 DL DH Ii3 JME JZ JC n EB n EA ffüí m N/B CEA CON CPL 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 SEC CLC 0 0 0 0 1 NOP NO OPERA 0 0 1 1 0 |3 0 0 1 1 0 0 0 1 1 0 0 1 JC SALTO SI HAY C 0 1 0 0 0 O9C 1 0 0 0 1 1 0 0 0 1 0 0 0 OC9 1 0 1 JZ 1 0 1 0 SALTO SI Z=1(B0) 1 LDA MDA |8 1 1 1 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 1 99-9 1 1 1 0 1 1 1 1 1 1 0 1 0 0 0 0 1 0 1 1 99 O9O- O-oO 9-991 1 1 1 1 1 99 9| O9- 9| 9991 O| 9o- 0 1 0 1 0 1 0 1 0 0 0 1 9- • 1 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 1 1 1 0 0 1 1 0 0 0 O9<0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 SBC A-M-C—frB 0 1 0 1 0 1 0 1 0 1 999O 1 JMP 1 SALTO INCONDICIONAL 1 1 0 1 1 1 1 1 0 0 0 0 0 0 1 t 1 0 1 0 1 ' 0 0 0 1 1 0 0 0 0 1 1 1 1 0 1• I 0 0 0 1 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 9O9- 1 1 1 I 1 1 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 0 1 >99 0 0 0 0 0 0 9<O9 0 0 0 0 0 0 0 0 0 0 0 0 0 0 O9O 9O9 0 0 0 1 0 0 0 |999o 0 0 0 0 0 0 0 •o 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 t 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 I 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 I 1 1 1 1 1 I 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1. 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 O99-1 1 1 1 1 1 0 Fig. 14-32.- Tabla con el secuenciamiento de las señales de control en las microinstrucciones que componen las instrucciones del repertorio. 708 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES cuenciador y que conforman las microinstrucciones de cada instruc ción del repertorio. COOIIO 3 2 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 1 0 3 2 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 t 1 1 9 STA PM A ANO AAM P B Ib STB B-—M OR AVM ^ B |E 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 MOV A, B a —e |F 1 1 1 1 LDA # #PA 1 EP ROÍi 1 CMI 1 FC+1 1 0 1 0 1 0 1 0 1 0 ADC A + M+^ P B A BUS DE CONTROL BUS DIRECCIONES INSTRUCCIÓN Y FUNCIÓN 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 1 0 0 DL 0 0 0 1 0 0 0 0 0 1 DH 0 1 1 0 0 0 0 1 1 0 AIS 1 1 1 1 0 1 1 1 1 1 JMP 0 0 0 0 0 0 0 0 0 0 JZ 0 0 0 0 0 0 0 0 0 0 JC 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 1 1 1 0 1 0 0 0 1 0 1 0 1. 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 1 0 1 1 M 1 1 1 1 1 1 1 1 1 1 E PR 7M 2 io1 11 12 13 14 13 11 El 3X1 EA oc sn */ff CE* CON 1 1 1 1 I 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 0 Fig. 14-33.- Continuación de la tabla de microinstrucciones de la figura 11. 709 CAPITULO 14 DIAGRAMAS DE CONEXIONADO DE LOS CIRCUITOS INTEGRADOS EMPLEADOS EN LA CONSTRUCCIÓN DE LA UCP WWWUT 7402 7432 1 i-v ^ if Ti i Rftil ? 1 J yj 7408 7474 ENASLE 0 D -¡ 0 -0 O J 0 _ L O D- -D 0' 0| 0 ^j r 10 710 ID 20 ENA8LE VCC 34 7475 30 4D 40 APLICACIÓN DE LA ELECTRÓNICA DIGITAL A LOS COMPUTADORES E E iv [T *E E 2Y [T fe ^^ fe ^^ 3v E E 33* 74125 fe fe fe fe 3V 33A 74 126 ci.eAR[T ia[T iq[T io|T ñ\ vcc A / 3*Q i g^D Í7]3D E ]3a 3Q[7 3 ** ondE 74175 ^3 CtOC IIU1ijN Til TU 74181 711 CAPITULO 15 Circuitos digitales con tecnología MOS características de la tecnología mos En un capítulo anterior se ha expuesto la constitución y particulari dades de la tecnología MOS; se pretende ahora citar las características que la han hecho insustituible en su aplicación a los circuitos digitales y, entre ellas, quizá la más relevante es la de su propia naturaleza, que posibilita que los CI fabricados con tecnología MOS alcancen índices de integración muy altos, que ha producido dos efectos a nivel mundial: Io) la utilización masiva de los sistemas de ordenador y 2o) el desplaza miento de muchas partes del diseño de circuitos del fabricante de apara tos de aplicación al fabricante" de los CI. Como ya se indicó, hay dos tipos básicos de transistores MOS: los de canal P (PMOS) y los de canal N (NMOS), de los cuales se deriva la tec nología PMOS y la NMOS, según se emplee el primer tipo o el segundo. Los transistores MOS de canal P son más fáciles de fabricar que los de canal N, debido a que los iones contaminantes están cargados positiva mente y al encontrarse entre la compuerta y el sustrato, debido a la ten sión negativa que existe en la compuerta, son atraídos al extremo de la capa de óxido, y el canal queda de esta forma limpio; en cambio', en los de canal N, la tensión positiva de la compuerta hace que los iones que den entre la unión del óxido de silicio y el sustrato, lo que afecta al funcionamiento normal del transistor. Sin embargo, con la tecnología NMOS se alcanza una frecuencia de trabajo doble que con la PMOS, lo que favorece su aplicación en los ordenadores. Los transistores MOS basan su funcionamiento en las características que presenta la unión del silicio y el óxido de silicio, siendo una de las más importantes la de no precisar casillas de aislamiento, como sucede 713 CAPITULO 15 con los CI bipolares, lo que representa ocupar un espacio 25 veces me nor que éstos últimos. Por otra parte, las clásicas resistencias de elevado valor, que ocupaban mucha superficie, se sustituyen por transistoresMOS en los que se ha unido la compuerta con el drenador y que se compor tan como resistencia de carga de otros transistores MOS. Basándose en las dos características mencionadas, se puede integrar en la actualidad en un solo chip varias decenas de miles de transistores, por lo que se destina a la tecnología MOS principalmente, a la fabricación de elemen tos muy repetitivos y complejos, como pueden serlo los registros de des plazamiento, las memorias y los mi cropro cesad ores. La necesidad de más de una tensión de alimentación en los circuitos PMOS y NMOS se soslayó con la tecnología CMOS (MOS COMPLE MENTARIOS), que agrupa transistores PMOS y NMOS en el mismo cir cuito, caracterizándose por un menor consumo, mayor velocidad, ocu par más superficie en la integración y precisar una sola alimentación, comprendida entre 3 y 15 V. Los circuitos PMOS, NMOS y CMOS tienen dos inconvenientes, al compararlos con los diseñados con la tecnología TTL: Io) Son más lentos. 2o) Debido a las descargas de tipo electrostático, los CI MOS y CMOS pueden deteriorarse por destrucción de la capa aislante que hay debajo de la compuerta, aunque existen diversos procedimientos de pro tección colocando diodos en sus electrodos. Con objeto de aumentar la frecuencia de trabajo en la tecnología CMOS se emplea un sustrato aislante de zafiro, recibiendo esta nueva tecnología el nombre de SOS. EL TRANSISTOR MOS. FUNCIONAMIENTO En la figura 15-1 se presenta un corte transversal de un transistor MOS de canal N de "enriquecimiento". Sobre un sustrato de silicio de tipo P se han difundido, o creado por implantación iónica, dos zonas con impurezas tipo N, que reciben el nombre de surtidor (S) y drenador (D). Finalmente, y aislada del sustrato por una fina capa de óxido de si licio (SiO2) se halla situada, sobre fuente y drenador, una zona conduc tora de metal (aluminio) o polisilicio, que se denomina puerta o gradua dor (G). 714 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Cada uno de los tres electrodos del transistor MOS dispone de una tensión con respecto al sustrato, que se designa Vs, VD y VG. Cuando la tensión de la puerta es positiva, pero inferior a un determi nado valor de umbral VT0 , los huecos son repelidos de la zona existente entre el drenador y el surtidor, quedando solamente en ella los electro nes generados por la agitación térmica; a dicha zona se la llama canal. Como consecuencia de estas reducidas concentraciones de huecos y electrones, existe en el canal una elevada resistencia que impide el paso de corriente entre surtidor y drenador. G(PUERTA) ( SURTIDOR) S O D(DRENADOR) O Fig. 15-1. — Estructura de un transistor MOS de canal N, de enriquecimiento. Si la tensión positiva del graduador Supera a Vto , o sea VG > V^o, el campo eléctrico que produce actúa sobre el canal y aumenta considera blemente la concentración de electrones o portadores minoritarios del sustrato, al mismo tiempo que repele los huecos de dicha zona. De esta forma se rebaja la resistividad del canal tipo N, hasta convertirse en un conductor que comunica el surtidor con el drenador. Si con VG > Vro se aplica una diferencia de potencial entre surtidor y drenador, aparece una corriente electrónica entre dichos electrodos a través del canal N, conductor. El transistor MOS de canal N (NMOS) de ja pasar una corriente Ids > como si se tratase de una resistencia cuyo va lor varía proporcionalmente con VG . Figura 15-2. La corriente Ids que circula por el transistor es una función lineal de VG , en cuyo momento el campo eléctrico es insuficiente para mantener las concentraciones de portadores minoritarios en el sustrato y se es trangula el canal, permaneciendo constante Ids (saturación). Figura 15-3. 715 CAPITULO 15 D NMOS NMOS HC Fig. 15-2.- A la izquierda de la figura se muestran los símbolos usuales para represen tar al transistor NMOS. A la derecha, corriente que lo atraviesa cuando Vg > Vjo y se crea un canal V entré el surtidor y el drenador. V0, Fig. 15-3.- Cuando V^s alcanza un determinado valor, se estran gula el canal e Ip^ permanece constante. En la figura se muestran diversas curvas que corresponden con determinados valores de vG- Si Vb > Vs, la corriente Ids toma un valor que viene definido por la siguiente fórmula: Ids = 716 • (VG - VTO - (VD - Vs) CIRCUITOS DIGITALES CON TECNOLOGÍA MOS siendo: n: Movilidad de los electrones (m2 /voltio^.segundo) Qx: Capacidad por m2 del SIO2 (F/m2) W y L: Anchura y longitud del canal (m) Vro : Tensión de umbral (V) X: Coeficiente adimensional, del orden de 1,1 ó 1,2. La anchura W y la longitud L del canal corresponden a la distancia entre surtidor y drenador y con la anchura de las líneas de difusión de las capas N que constituyen el surtidor y el drenador. Figura 15-4. Fig. 15-4.- Representación gráfica de las magnitudes W y L, que defi nen al canal N. En la figura 15-5 se ofrece la construcción gráfica que delimita una superficie S de valor: ) vvTO rv (vD -vi vs) De acuerdo con el valor de S, se deduce que el valor Ids es : = ^ * Cox W La fórmula <2> indica que IDS es función de: Io) La tecnología (Qx) 2o) El diseño o las dimensiones del transistor (W/L) 3o) El valor de X y las tensiones que se aplican al transistor. 717 CAPITULO 15 VTO-M V ?V Fig. 15-5.- La superficie S es función de Vg,Vto> vDy\. La relación < 1> es válida mientras se cumpla: VD S (Vg - Vto) / X En el caso de que Vd ^ (Vg — Vto) / X, la corriente Ids alcanza su va lor de saturación: W al 2- X En la figura 15-6 se muestra la construcción gráfica correspondiente a sat .^ . W •>sat Finalmente, en la figura 15-7 se presenta la curva que relaciona la Ids y la \^^ , cuando Vg y Vg permanecen constantes. Los transistores PMOS de enriquecimiento se comportan de forma si milar a los NMOS, aunque el sustrato de su estructura es de tipo N y el drenador y surtidor de tipo P. También existe otro modelo de transistor MOS, llamado de empobre cimiento, en el cual se dopa con impurezas el canal durante el proceso 718 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS de fabricación. En el caso de ser NMOS, la eliminación del exceso de portadores minoritarios del canal se consigue aplicando una tensión ne gativa en Vg lo que supone que la tensión de umbral es negativa. Cuando VD<(VTo-VG)/X la corriente los alcanza el valor de saturación W . (Vro -Vg-X- Vs^ ^DS sat = A^ ' Q>: L2- X V 1 i Vr - ms^ i Fig. 15-6.- Construcción grá fica de Ij^s, en la que destaca el factor Ssat y ^^ i 1 VTO 1 1 1 1 1 Vs vG - vT0 T 1 i i l 1 i 1 1 l i i i vD b (A' 1DS,ot VG = Kt* I - Vto Fig. 15-7.- Representación gráfica de la relación entre cuando Vg y V^ permanecen constantes. (V) Y VD 719 CAPITULO 15 Los símbolos que más se usan para representar los transistores NMOS y PMOS se ofrecen en la figura 15-8. NMOS PMOS HCHC Fig. 15-8.- Símbolos usuales para la representación de los transistores NMOS y PMOS. CARGA Y DESCARGA DE UN CONDENSADOR A TRAVÉS DE UN TRANSISTOR MOS Las dos operaciones básicas que describen el comportamiento de un transistor MOS, son la carga y descarga de un condensador a su través. Ve * ( Ve - V-ro ) /A vCc HL Fig. 15-9.- Operación de carga del con densador C a través del transistor NMOS. ^os •+:• Supongamos que el condensador C, que aparece en la figura 15-9 en tre el surtidor de un transistor NMOS y tierra, está inicialmente descar gado por ser Vs = 0. Al conducir el transmisor una corriente IDs, C se va 720 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS cargando, al mismo tiempo que va subiendo el valor de la tensión V. Por lo tanto, la corriente de carga I va decreciendo hasta anularse cuan do Vs = (Vs -Vro)/X. Según el comportamiento del circuito de la figura 15-9, el condensa dor C no alcanz^rá a cargarse con la máxima tensión de alimentación V<x, como sucedería si en vez de circular la corriente a través de un transistor NMOS lo hiciese por una resistencia. Se propone examinar un caso práctico. Si Vcc = 5V,VTO=0,9V y X= 1,1, la tensión máxima de carga del condensador, que coincidirá con el valor de Vs será: -y -Vs _ 5-0,9 _^7^v 3,72 V En la figura 15-10 presenta el proceso de carga del condensador. -¥ t vc (vi VQ-VTO A -• t Fig. 15.10.- Proceso de carga de un condensador a través de un transis tor NMOS y valor máximo de la tensión que alcanza el condensador. 721 CAPITULO 15 La resistencia equivalente del transistor a través del cual se carga el condensador (dV/dl) va aumentando hasta alcanzar un valor infinito cuando el condensador ha completado su carga. Figura 15-11. w L "TO •? v vs Fig. 15-11.— La resistencia equivalente del transistor en la carga del condensa dor va aumentando hasta infinito. En la figura 15-12 se muestra el esquema para la descarga de un con densador C a través de un transistor NMOS. Al principio la corriente de descarga se mantiene constante e igual al valor de Ids at- Luego va decre ciendo hasta anularse, en el momento que el condensador se descarga vCc" r DS VTO -? V Fig. 15-12.- Proceso de descarga de un condensador a través de un transistor NMOS. 722 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS por completo (Vd = 0). Ahora la resistencia equivalente del transistor (dV/dl) decrece al desarrollarse el proceso de descarga del condensador. Figura 15-13. Fig. 15-13.- A medida que se descarga el condensador la resisten cia equivalente del transistor va disminuyendo. Del comportamiento del transistor NMOS ante la carga y descarga de un condensador se deduce: Io) El transistor NMOS presenta una resistencia equivalente en la carga del condensador creciente. Esto puede interpretarse como que el transistor transmite mal el nivel lógico alto. 2o) Al nivel lógico bajo, que es el que transmite el transistor durante la descarga del condensador, le ofrece una resistencia equivalen te decreciente. Es decir, el transistor NMOS transmite bien el nivel bajo. En el caso de tratarse de un transistor PMOS, el comportamiento se ría inverso al estudiado con el transistor NMOS. En la figura 15-14 se 723 CAPITULO 15 ofrece el comportamiento del transistor PMOS ante la carga del conden sador. La resistencia equivalente decrece en el transcurso del proceso. RESPECTO AL, SUSTRATO I r lDS 11- Cc i RESPECTO AL, 1 SUSTRATO ' Fig. 15-14.- Comportamiento del transistor PMOS en el proceso de carga del condensador C. En la figura 15-15 se muestra la representación gráfica correspon diente al comportamiento del transistor PMOS ante la descarga del con densador C. La resistencia equivalente cada vez es mayor, lo que signifi ca que este tipo de transistor transmite mal el nivel lógico bajo ó 0. = -Vcc vG/ \ r< \ ii vs \ 1 1 v ^—1 ^ i •DS x__^! 1 Fig. 15-15.- Representación gráfica del comportamiento del transistor PMOS ante la descarga del condensador. 724 -vG CIRCUITOS DIGITALES CON TECNOLOGÍA MOS En los circuitos con transistores CMOS o MOS complementarios, existen transistores NMOS difundidos en un sustrato P conectado a tie rra y transistores PMOS difundidos en pozos N conectados a V<x. Los transistores NMOS se dedican a transmitir el nivel lógico 0, o sea, se uti lizan en la descaiga de los nodos, mientras que los PMOS se emplean para la carga, es decir, en la transmisión del nivel lógico 1. MODELO LÓGICO En el diseño de circuitos lógicos se utiliza un modelo muy simple pa ra representar el comportamiento del transistor NMOS, que es similar al de un relé electromagnético. Dicho modelo es el de un interruptor que se cierra o se abre según el nivel lógico de la puerta; sigue las siguien tes reglas: Ia) El drenador y el surtidor de un transistor MOS están conecta dos cuando en su puerta se aplica un nivel lógico 1 (NMOS) o un nivel lógico 0 (PMOS). X IN OUT 0 0 0 1 z z 1 0 0 1 1 1 X IN OUT '0 0 0 0 I 1 1 0 1 1 z z NMOS OUT T 1 OUT Fig. 15-16.- El modelo lógico de los transistores MOS es similar al de un relé. En las tablas de la dad Z representa el estado de alta impedancia. El drenador y el surtidor están desconectados o en circuito abierto cuando a su puerta se aplica un nivel lógico 0,si es del tipo NMOS, o bien, un nivel lógico 1 si se trata del tipo PMOS. En esta situación, la salida del transistor adopta el estado de alta impedancia. Figura 15-16. 725 CAPITULO 15 Se pueden construir redes de transistores MOS gobernados por los ni veles lógicos aplicados a sus puertas, tales como los que se ofrecen en la figura 15-17. NM PMOS UTIN OUT OUT OUT IN Fig. 15-17.— Diversas redes implementadas con transistores NMOS y PMOS, cuyo comporta miento es función de los niveles lógicos aplicados a sus puertas. ADMITANCIA LÓGICA Es una variable lógica, cuyo valor binario depende de una función booleana de los niveles aplicados a las puertas de los transistores. La admitancia vale 1 cuando la entrada IN queda conectada a la salida OUT, mientras que vale 0 cuando la entrada y la salida están desconec tadas. En la figura 15-18 se presentan varias disposiciones de transistores MOS junto a sus correspondientes admitancias. INVERSOR CON TECNOLOGÍA MOS. CALCULO DE DIMENSIONES El inversor o puerta lógica NO tiene como circuito fundamental un transistor con una resistencia de carga. En el caso de que el transistor 726 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS ADMITANCIA out y (x,y ) = x-y out y (x,y) = x-7 ut y (x,y) = xty ut y(x,y,z )= x ( Fig. 15-18.- Diversas redes de transistrores NMOS y PMOS junto al valor de sus admitancias lógicas correspondientes. sea tipo MOS, la resistencia de carga tiene que ser mucho mayor que la resistencia del canal para conseguir que la tensión de salida a nivel bajo sea más pequeña que la tensión de umbral. En lugar de dicha resistencia de carga, es mucho más sencillo y ocupa mucha menos superficie inte grar un transistor MOS de empobrecimiento, con lo que el circuito del inversor es el de la figura 15-19. 727 CAPITULO 15 VCC C R CARGA X SALIDA r-C 'DS ENTRADA Fig. 15-19.- Circuito de un inversor con transistores MOS. En el esquema de la derecha se ha sustituido la resistencia de carga por un transistor MOS de empobrecimiento. Usando la tecnología CMOS el esquema del inversor lógico es el que se muestra en la figura 15-20 ENTRADA X X SALIDA HL Fig. 15-20.- Circuito del inversor lógico con tecnología CMOS. Si se desea calcular las dimensiones de un circuito, o sea, las magni tudes W y L de sus transistores, hay que considerar los valores que se desea que tomen otras características, tales como los niveles lógicos, los tiempos de respuesta, etc. 728 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Si se tratase de dimensionar el inversor formado por dos transistores NMOS, hay que considerar que cuando la entrada x = 0, la salida toma el valor V<x • Cuando x = V<x , la salida toma un valor Vl , que depende del tamaño de los transistores. Figura 15-21. V ** VTO Fig. 15-21.- El comportamiento del inversor depende de las dimensiones de los transistores que lo constituyen. En la figura 15-21 se debe cumplir: 11= ix • Cox Wl Ll SI, 12= M-COX W2 L2 S2, 11 = 12 S2 _ Wl/Ll SIW2/L2 Seleccionado el nivel Vl , ya se puede deducir del gráfico de la figura 15-21 el valor de SI y S2, con los que se puede determinar los valores deWl,W2,Ll yL2. PUERTAS LÓGICAS CON TECNOLOGÍA CMOS En la figura 15-22 se muestra el símbolo, la ecuación de salida y el circuito CMOS de una puerta ÑOR. 729 CAPITULO 15 Sólo en el caso de aplicar dos niveles lógicos bajos a las entradas XI y X2 del esquema de la figura 15-22, conducen los dos transistores PMOS y permiten el paso de VDD a la salida. Si cualquiera de las dos entradas recibe un nivel lógico alto conduce el transistor NMOS inferior corres pondiente y aparece en la salida la tensión de tierra o el nivel bajo. XI X1 ^ X2 = X X2 = X1-X2 Fig. 15-22.- Símbolo, ecuación lógica y circuito CMOS de una puerta ÑOR. Aplicando el mismo criterio de funcionamiento similar a un interrup tor a los transistores NMOS y PMOS de la figura 15-23, se comprueba que el circuito responde a una puerta lógica NAND. Finalmente, en la figura 15-24 se presenta el símbolo y el esquema de una puerta mixta ANDORI. MODELO GENERAL DE IMPLEMENTACIÓN LÓGICA CON TECNOLOGÍA CMOS Todas las puertas presentadas con tecnología CMOS se basaban en una red de transistores PMOS que permitían conectar la tensión de ali- 730 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS X1-X2 * X1 + X2 X1 + X2 Fig. 15-23.- Símbolo, ecuación lógica y cir cuito CMOS de una puerta NAND. VDD VDD + X2KX34X4) 731 CAPITULO 15 mentación VDD con la salida, y otra red de^^ransistores NMOS, que con trolaban la conexión de la salida con tierra. Figura 15-25. SALIOA Fig. 15-25.- La red de transistores PMOS permite la conexión de la salida con Vdd, mientras que la red NMOS lo hace con tierra. Si se llama Yp a la admitancia lógica de la red de transistores PMOS e Yn a la de los transistores NMOS, se puede deducir: Io) Si la admitancia lógica Yp (xl, x2, ..., xn) = 1, la salida del cir cuito queda conectada con la tensión de alimentación \t>D . 2o) Si la admitancia lógica Yn (xl, x2, ..., xn) = 1, la salida se co necta con tierra. El inversor de la figura 15-20 responde a las siguientes admitancias: Yp(x) = x Yn (X) = X La puerta ÑOR de la figura 15-22 adopta los siguientes valores para sus admitancias: Yp(xl,x2) = xT-x2 Yn (xl,x2) = xl +x2 732 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS La puerta NAND de dos entradas, presentada en la figura 15-23, tie ne como admitancias: Yp(xl,x2) = xT +x2 Yn (xl,x2) = xl • x2 Finalmente, las admitancias de la puerta ANDORI de la figura 15-24, toman los valores: Yp (xl + x3) • (x3 + ^3) Yn = xl • x2 + x3 • x4 Una condición que deben de cumplir, obligatoriamente, las dos redes de transistores para todas las combinaciones permitidas es: Yp (xl, x2,..., xn) • Yn (xl, x2,..., xn) = 0 Si esta ecuación no se cumpliese, se podría producir un cortocircuito entre la tensión de alimentación VD y tierra. Además de cumplirse la ecuación Yp • Yn = 0, también se cumple en todos los circuitos expuestos hasta ahora: Yp (xl,x2,...,xn) +Yn(xl,x2, ...,xn)= 1 Esta segunda condición no la cumplen algunos circuitos, como sucede con el amplificador triestado o buffer, que se muestra en la figura 15-26. Las admitancias lógicas correspondientes al amplificador triestado de la figura 15-26 son: Yp = x • EN Yn = x • EN El modelo basado en las dos redes de transistores tiene ciertos incon venientes cuándo se trata de implementar circuitos lógicos que soportan funciones complejas. MULTIPLEXORES Y DEMULTIPLEXORES El circuito de la figura 15-27 es un multiplexor de dos entradas de datos (yO, yl) y una de control (x). La salida w es igual a la entrada yO 733 CAPITULO 15 EN x en = i z en = o Fig. 15-26.- Circuito CMOS de un amplificador triestado. Si EN= 0, la salida adopta el estado de alta impedancia. cuando x = 0, y a la entrada yl cuando x = 1. El caso general corres ponde a 2m entradas de datos y m de control. plexor de dos entradas.X 734 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS El multiplexor de 8 entradas y 3 señales de control puede construirse con 7 multiplexores de 2 entradas, tal como se refleja en la figura 15-28. En general, un multiplexor de 2m entradas de datos puede implementarse con 2m — 1 multiplexores de 2 entradas. yo—^ yi— y^—*• y—^ y4—> y—^ ys— yr—^ xo Fig. 15-28.- Símbolo de un multiplexor de 8 entradas e implementación del mismo a base de multiplexores de 2 entradas. Se llama Y^ (xl, x2, ..., xn) a la admitancia lógica entre la entrada y¡ y la salida Wj. En el caso de la figura 15-28 sólo existe una salida wl y el valor de las 8 posibles admitancias será: Y01 =x2 • xT.-"x5 Yn =x2 • xT- xO Y71 = x2 • xl • xO El circuito del demultiplexor básico, con dos salidas de datos y una señal de control, es similar al del multiplexor de dos entradas. Figu ra 15-29. El demultiplexor general dispondrá de m entradas de control y 2m salidas. La salida w¡ se conecta con la entrada y cuando el código binario de las señales de control (xO, xl, ..., xm-1) coincida con el valor /. Las restantes salidas quedan en estado de alta impedancia. 735 CAPITULO 1S Fig. 15-29.- Símbolo y esquema del demultiplexor de 2 salidas. En la figura 15-30 se ofrece el circuito de un demultiplexor con 8 sa lidas, construido con 7 demultiplexores básicos. X2 XI XO Fig. 15-30.- Símbolo y circuito de un demultiplexor con 8 salidas, construido con multiplexores básicos de dos salidas. 736 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Así como la salida no seleccionada de los demultiplexores de las figu ras 15-29 y 15-30 quedaban en triestado, en la figura 15-31 se muestra el esquema de un demultiplexor de 2 salidas, en el que la salida no selec cionada saca un nivel bajo ó 0. x•y0 x -yl Fig. 15-31.- El demultiplexor se caracteriza por sacar un nivel bajo por la salida no seleccionada, mientras que por la otra que se ha seleccionado saca un 1. METODOLOGÍA PARA LA IMPLEMENTACION DE ECUACIONES LÓGICAS CON MULTIPLEXORES Toda ecuación lógica admite una expresión, con respecto a una cual quiera de sus variables, en la forma: f(xl,x2,...,xn) = xl ,..., xn) + xl • h(x2, ..., xn) donde g(x2,..., xn) = f(0, x2,..., xn) h(x2,..., xn) = f(l, x2,..., xn) En esta característica se basa el método de síntesis de funciones booleanas, con tecnología CMOS, que emplea multiplexores. Figura 15-32. Aplicando este método a una puerta EOR, la implementación de la misma con un multiplexor quedaría en la forma representada en la fi gura 15-33. 737 CAPITULO 15 g (X2,--- X-n.) / (Xl,X2,---Xn) h(X2,-" Xu) XI Fig. 15-32.- Obtención de una función lógica a partir de otras dos, usando un multiplexor. x-y+x-y T Fig._15-33.- Implementación de una puerta EOR mediante un multiplexor de 2 entradas. La puerta NEXOR, que recibe el nombre de función de identidad, responde a la ecuación x © y, y su implementación con un multiplexor se muestra en la figura 15-34. x-y + x-y Fig. 15-34.- Implementación de la función de identidad (puerta NEXOR) con un mul tiplexor. Un multiplexor de m entradas de control (xl, x2, ..., xm) es un mó dulo universal que permite materializar cualquier ecuación lógica de m variables, introduciendo en las 2m entradas los 2m posibles valores que puede tomar la función. Figura 15-35. Si, cuando se emplea un demultiplexor, su entrada se conecta a nivel 1, el circuito obtenido actúa como un decodificador de dirección. Fi gura 15-36. 738 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Fig. 15-35.- Materialización de una función lógica con un multiplexor al que se introducen por sus entradas los valores que pue de tomar la función. ^ ^1\. >^ f (XI, X2) / 1 TT XI ' 00 XI 01 ? XI • X2 ¥- 3TT- X2 10 ? XI • X2 11 ^ xi- X2 X2 Fig. 15-36.- Si la entrada del demultiplexor se conecta a 1, el circuito funciona como un decodificador de dirección. X2 METODOLOGÍA DE DISEÑO CON LÓGICA DINÁMICA Para la imple mentación de ecuaciones lógicas empleando la tecnolo gía CMOS, existe otro método que se basa en la descomposición del tiempo en dos fases que están controladas por dos señales de sincroniza ción: 01 y 02. Figura 15-37. r\ r\ r\ r\ Fig. 15-37.- Señales de sincronización 01 y 02 desfasadas. Durante la fase 01 se carga la capacidad de salida a través de un tran sistor PMOS, y en la fase 02 se descarga a través de una red de transis tores NMOS. En la figura 15-38 se muestra una puerta NAND de tres entradas, construida con este método. El valor correcto de la salida esta rá presente en la fase 02. 739 CAPITULO 15 W=X1X2X3 "C "C ¿ 02 XI- X2-X3 = XI +X2 + X3 Fig. 15-38.- Implementación de una puerta NAND de tres entradas con tecnología CMOS, usando el método de lógica dinámica. En la figura 15-39 se ofrece el circuito de un multiplexor de dos en tradas diseñado con lógica dinámica. 15-39.- Multiplexor construido con lógica dinámica. 740 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS La implementación de ecuaciones lógicas a base de dos redes de transistores, una PMOS que conectaba la alimentación con la salida y otra NMOS que conectaba tierra con la salida, se modifica tal como se representa en la figura 15-40, al aplicar el método de la lógica dinámica. ^RED PMOS -s-' 1 57 i (XI,X2,--- Xn.) y • RED NMOS T LÓGICA DINÁMICA ?y XI —— Xn XI RED NMOS y Fig. 15-40.— Modificación del circuito CMOS que empleaba dos redes de transis tores para conectar la salida con Vdd ó con tierra, cuando se utiliza la lógica dinámica. Igualmente, los esquemas usados en el diseño lógico que empleaban multiplexores con señales de entrada y señales de control, quedan mo dificadas tal como se muestra en la figura 12-41, al aplicar la metodolo gía de la lógica dinámica. 741 CAPITULO 15 XI Xm XI Xm 1-1 1-1 Ti o Vdd XI Xn XI Xm 1-11-1 Jü Ir ^ Fig. 15-41.- Los esquemas básicos de diseño con multiplexores quedan mo dificados como se muestra en la figura cuando se aplica el método de la lógica dinámica. Los circuitos concebidos con lógica dinámica tienen la ventaja de su poner un costo (superficie) menor con respecto a los circuitos estáticos. Sin embargo, el consumo suele ser mayor. En general, se puede decir que el consumo del circuito dinámico es k veces mayor, siendo k el coe ficiente por el que se divide la frecuencia máxima/del circuito estático para deducir la frecuencia media de trabajo del circuito dinámico. En cuanto al coste, el circuito dinámico es del orden de la mitad respecto al estático. 742 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS EJERCICIOS TEÓRICOS DE AUTO-TEST Poner una cruz en la respuesta correcta. 1)Frente a la familia TTL, la tecnología MOS tiene un gran inconveniente: a)Menor densidad de integración. b)Menos velocidad. c)Más precio. 2)En diseño de sistemas de ordenadores potentes, indíquese cuál es la mayor des ventaja de la tecnología PMOS, frente a la NMOS: a)Velocidad. b)Consumo. c)Necesita dos tensiones. d)Precio. 3)Frente a las tecnologías PMOS y NMOS ¿qué ventaja tiene la CMOS?: a)Densidad de integración b)Velocidad. c)Una sola tensión de alimentación. 4)La admitancia lógica vale 1 cuando: a)Las puertas de los transistores reciben nivel bajo. b)A la salida del circuito aparece nivel alto. c)La entrada del circuito está conectada a la salida. 5)El transistor NMOS transmite: a)Mal el nivel bajo. b)Bien el nivel alto. c)Bien el nivel bajo. 743 CAPITULO 15 DESCRIPCIÓN Y CARACTERÍSTICAS TÉCNICAS DE CIMOS INTRODUCCIÓN Con objeto de ofrecer una visión de las características de los compo nentes digitales más importantes de los fabricados con tecnología MOS, se explican a continuación algunos tipos característicos de memorias de la casa Rockwell. MEMORIA RAM ESTÁTICA DE TIPO MOS DE 1.024 x 4 bit. R 2114 El chip R 2114 es una memoria estática de 4.096 bit, distribuidos en 1.024 palabras de 4 bit cada una. Su diseño es de tipo estático, por lo que no se precisa para su funcionamiento de señales de reloj ni de refresco. Los objetivos más importantes que trata de cubrir el R 2114 son: alto rendimiento, bajo coste, gran capacidad de almacenamiento y fácil adaptación o interface. Es totalmente compatible con circuitos y señales TTL en todos los aspectos: entradas, salidas y alimentación única de 5 V. El R 2114 está encapsulado con 18 pines DIP y fabricado con tecno logía MOS de canal N, de implantación de iones. La configuración de sus patillas se muestra en la figura 15-42. (.9101 -(.870)(.490) (.400) nn nnn nr LQ '^iLJTJUUULfUI PIN NO, 1 IOENT. (.310) (.280) I Fig. 15-42.- Configuración de las patillas de la memoria R 2114. El diagrama por bloques de esta memoria se muestra en la figura 15-43. Cuando WE está alto, los buffers de entrada de datos se inhiben para evitar la escritura de datos incorrectos. Mientras WE permanece alto, 744 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Fjg. 15-43.- Diagrama por bloques de la memoria R 2114. los datos almacenados no pueden ser afectados por el direccionamiento, el selector de chip o los niveles lógicos de datos I/O, o las transiciones. Asimismo, el almacenamiento de datos, el direccionado o las puertas I/O, no pueden ser afectadas por WE, mientras CS esté alto. CS ó WE ó ambas pueden originar escrituras erróneas, debidas a transiciones de señal. El dato puede cambiarse sólo durante el tiempo de escritura definido por la superposición de CS bajo y WE bajo. Las direcciones se deben establecer correctamente durante el tiempo total de escritura más tWR. Los retrasos internos, como la decodificación de direcciones, que se propagan antes de la entrada de datos, no precisan tiempo para la pre- 745 CAPITULO 15 paración del direccionado. Si el tiempo de escritura precede al de direccionado, los espacios de los datos previamente dirigidos u otros, se pue den cambiar. Las direcciones permanecen estables durante el ciclo completo de escritura, pero las entradas de datos pueden cambiar al principio del ciclo. A continuación, en la figura 15-44, se muestran los diagramas de tiempo de los ciclos de lectura y escritura. CICLO DE LECTURA -t. 'RC (Dirección) CICLO DE ESCRITURA 'wc (Dirección) WE 'AW -^. D0UT XXXXXXXXXXX Fig. 15-44.- Diagramas de tiempo de los ciclos de lectura y escritura. En la figura anterior, los significados de las abreviaturas más destacables son los siguientes: Tiempo del ciclo de lectura (450 ns). tA : 746 Tiempo de acceso (450 ns). CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Tc0 :Salida válida de selección de chip (150 ns). tcx :Salida enable de selección de chip (0) tOxD •^e selección de chip (150 ns). t0HA :Salida mantenida desde el cambio de dirección (50 ns). twc :Ciclo del tiempo de escritura. Como especificaciones máximas absolutas: Temperatura de almacenamiento: -65 a 150 C Voltaje de cualquier patilla respecto a masa: -0,5 a + 7V Disipación de potencia: 1 w. Otras características significativas en ce, con una temperatura am biente entre 0 y 70C y una alimentación de +5V 5% son: Corriente máx. de entrada: 10 pA. Consumo típico de corriente: 80 mA. Voltaje de nivel bajo de entrada: entre -0,5 a +0,8 V Voltaje de nivel alto de entrada: entre 2 y 5 V Voltaje de nivel bajo de salida: 0,4 V de máximo. Voltaje de nivel alto de salida: 2,4 V de mínimo. MEMORIA ROM ESTÁTICA DE 2.048 x 8 bit. R 2316 A/B Los chip R2316AyR2316B son memorias de sólo lectura, ROM, organizados con 2.048 palabras de 8 bit cada una y con un acceso de tiempo comprendido entre 450 y 550 ns. Estas memorias se han diseñado para poder trabajar con cualquier microprocesador y aplicaciones similares de alto rendimiento, gran can tidad de bit a almacenar y facilidad de interface. Estos elementos ofre cen niveles TTL a la entrada y salida de los mismos, con una inmunidad al ruido de 0,4 V y un voltaje de alimentación de + 5 V. Los R 2316 A/B operan de forma totalmente asincrona y no precisan señales de reloj. Disponen de 3 entradas auxiliares para la selección de' chip cuando hay varios formando un conjunto (straps). En la figura. 15-45 se presenta el diagrama de configuración de sus patillas. Ambos tipos de chips se fabrican en versiones con encapsulado cerá mico o de plástico. 747 CAPITULO 15 A7 A8 A9 A10 AO A1 A2 A3 A4 A5 A6 GND 24 CZ 1 23 2 CZ 3 22 21 CZ 4 tz 5 20 cz 6 R2316A19 cz 7 18 Z 8 17 16 Z 9 15 CZ 10 14 cz 11 13 cz 12 ZJ VCC A7 CZ A6 CZ 01 A5 cz 02 A4 cz A3 cz =)O5 A2 cz ^3 06 Al cz ZJO7 AO cz 3O8 Oí cz Z3CS1 O2 cz Z) CS2 O3 cz ^CS3 GNO cz 1 2 3 4 5 6 R2316B 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 VCC ^3 A8 Z1A9 Z3CS3 Z)CS1 23CS2 ZO8 Z1O7 Z3O6 Z3O5 Fig. 15-45.- Diagrama de la configuración de los pines de R2316 A/B. El diagrama por bloques de esta memoria es el clásico, compuesto por el decodificador de direcciones (de filas y de columnas), el conjunto de células y el buffer de salida, que sólo actúa cuando los straps CS1, CS2 y CS3 reciben el código con el que se ha programado el chip (ver la figura 15-46). VCCGND AO A1 A2 A3 A4 A5 A6 0 _ •0 1CO O (N jid fiac 1del 01 Buff<sa er lidas 16,384 Bit ROM 8 Matriz Fig. 15-46.- Diagrama por bloques de la memoria ROM R 2316. Decodifica dor de sele cción de chip Decodificador de columnas (1 de 16) I I A7 A8 A9 A10 CS1 Los valores máximos absolutos de estos chips son: Temperatura ambiente: De O a 70C Temperatura de almacenamiento: De -65 a 150 C 748 O2 CS3 —01 02 03 04 OS 06 07 08 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Voltaje de salida: De -0,5 a + 7V Disipación de potencia: 1 W. Las tensiones que superen los valores máximos indicados pueden cau sar daños permanentes en el dispositivo. Por otro lado, el exponerlo durante largos períodos de tiempo a las condiciones máximas puede afectar a la fiabilidad del dispositivo. En la figura 15-47 se muestran gráficos de características. 700 600 500 400 TYP CALf 2316/ ^ 300 TYP CALF 2316E • e: 200 100 O 140 140 120 120 100 100 —\ yicA L • 60 í .i — — *— , 40 i 80 o 60 40 Vc 20 0 TA-25 c 1 TTLLO AD CL-100 pF 0 3.5 4.0 4.6 5.0 5.5 6.0 6.5 7.0 100 200 300 400 500 600 700 80 —1 0o 10 20 30 40 60 20 60 70 n 3.5 4.0 4.5 5.0 5.5 6.0 6.5 7.0 TA - AMBIENT TEMPERATURE - 0C Fig. 15-47.- Gráficos: A) Acceso de tiempo/Caiga capacitiva. B) Acceso de tiempo/alimenta ción. C) Consumo de corriente/Temperatura ambiente y D) Consumo de corriente/voltaje de alimentación. 749 CAPITULO 15 Instrucciones de programación Todas las memorias de sólo lectura ROM, de Rockwell, pueden ser grabadas en fábrica, de acuerdo con las indicaciones del usuario y con un precio tanto más bajo cuanto mayor sea la cantidad. En la graba ción se utilizan técnicas con ayuda de computador. El modelo de graba ción de bit que interesa, así como su direccionamiento, debe suminis trarse en tarjetas de computador de 80 columnas, tipo estándar y de formato específico. Deben definirse totalmente todo el direccionado y todo el programa dé grabación. Cada juego de tarjetas define un modelo de grabación y consiste en: 1) Cuatro tarjetas de títulos, 2) tarjeta con direccionado y programa de grabación. En todas las tarjetas de entrada se emplea la lógica positiva usando como nivel 1 al más positivo o alto y como nivel 0 al más negativo o bajo. MEMORIA ROM ESTÁTICA DE 4.096 x 8 bit. R 2332 El chip R 2332 es una memoria de sólo lectura, ROM, de 32.768 bit, organizados en 4.096 palabras de 8 bit cada una y con un tiempo de acceso típico de 250 ns. Es un elemento estándar de alto rendimiento, encapsulado con 24 patillas DIL y con versiones de recubrimiento cerámico o plástico, con un margen de temperatura operativo entre 0 y 70C. El R 2332 es compatible con todos los sistemas con microprocesador NMOS, incluida la familia R 6500. Ofrece niveles de entrada y salida TTL y una inmunidad al ruido de 0,4 V. En la figura 15-48 se muestra el diagrama por bloques. En la figura 15-49 se muestra el diagrama de configuración de los pines. El R 2332 opera de forma asincrona sin precisar de reloj. Tiene dos patillas auxiliares para poder programar y seleccionar uno de los 4 chips que se pueden poner en paralelo para ampliar la memoria. En la figura 15-50 se muestran las formas de las ondas de varias lí neas, cuyos símbolos son los siguientes: VOH : Voltaje de salida alto de 2,4 V mín. V0L : Voltaje de salida bajo de 0,4 V máx. 750 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS S1/S1/NCS2/S2/NC í í I I Entrada de se ecc ón de chip ROM Decodificador de selección t i . 12 8 lida o 256' 8 ter CQ O Decodificador de co umna i —OQO —O ai OO2 —O OQ1 OQ5 —OQ7 / / Á•8 Entrada de direcciones ITUlTiT XITT Fig. 15-48.- Diagrama por bloques de la memoria R 2332. tc0 : Retardo en la selección de chip (100 ns) tA : Tiempo de acceso (250 ns) tDF: Retardo de selección de chip (100 ns) Instrucciones de programación El fabricante puede grabar directamente en la ROM el programa que le indique el usuario. El programa de grabación y el direccionado se su ministra normalmente para tratamiento por computador en discos mini-floppy, en cinta perforada o tarjetas estándar. 751 CAPITULO 15 cz d A5 Id A4 d 4 21 S2/S2/NC1 A3 d 5 20 A2 d 6 d 7 S1/S1/NC I A10 A7 A6 A1 AO d i 24 2 23 A8 22 dlA9 3 8 9 I VCC (+5V) 2332 -t4 yK. ROM 19 18 17 I A11 I Q8 d d 10 16 15 Q7 Q3 •d 11 14 13 Q5 I Q4 Q1 Q2 Tierra d 12 Q6 Fig. 15-49.- Diagrama de la configuración de los pines del R 2332. Fig. 15-50.- Formas de ondas en diversas líneas de la memoria. MEMORIA RAM DINÁMICA DE 256 x 8 bit En la figura 15-51 se muestra el diagrama por bloques de esta memo ria RAM de tipo dinámico. Esta memoria se ha diseñado para hacerla compatible con el sistema microprocesador PPS-8 de Rockwell y con sus señales de reloj A y B. Es una memoria dinámica, con refresco lógico automático y un tiempo de acceso de 1,8 ^s Puede ser direccionada desde el microprocesador por medio de 14 líneas de direccionamiento que controlan hasta 16.384 palabras de 8 bytes, por lo que con ayuda de las líneas de straps para decodificación de chips se pueden poner hasta 64 de estos elemen tos en paralelo. 752 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS SYSTEM CLOCK AB ss v0 AÁL rW. ia, a.1 ij4 CLOCK OECODE A/B8A/B7A/B6A/B5A/B4 A/B3A/B2A/B1 - ADDRESS SELECT RECEIVERS READ INHIBIT(RIH) WRITE (W/IO) —* — ADDRESS — DECODE RAM 2S6 K 8 —• — — —• DRIVERS CHIP SELECT DECODE I/D8 I/D7 I/D6 INSTRUCTION I/D5 DATA I/D4 I/D3 BUS 1/02 I/DÍ ÍÍtÍtfÍ I^OIJR11I1.11/I30lail I INI I I - P4C^ ^ O 10 f^ ouoouo (flCrtW 01 (A (rt o W AODRESSSTRAPS Fig. 15-51.- Diagrama por bloques de una RAM dinámica de 256 x 8 bit. La memoria está contenida en una cápsula de 42 pines, como se muestra en la figura 15-52. ÍA^i^t'Á '.t Fig. 15-52.- Una visita de la memoria dinámica RAM de 256 x 8 bit. 753 CAPITULO 15 Como características más destacables de esta memoria: Voltaje de alimentación: -17 V 5 % (El nivel lógico 1 es el voltaje más negativo) Frecuencias de trabajo: 199 KHz ó 256 KHz. Potencia consumida: 350 nw. Temperatura de funcionamiento: De 0 a 70C. Tecnología LOCMOS Los laboratorios de investigación de Philips han desarrollado una téc nica de oxidación local, denominada LOCOS que aplicada en la fabrica ción de los circuitos integrados CMOS, posibilitó la reducción de la su perficie de integración así como una mejora sustancial de característi cas. Consecuencia de lo anterior es la serie LOCMOS 4000 de circuitos integrados digitales, que cubre la totalidad de la gama de elementos digitales como se puede comprobar en la relación que se cita posterior mente. A continuación recogemos los aspectos más interesantes de esta sub familia de las publicaciones técnicas de Copresa-Miniwatt. Para comprender la importancia de esta tecnología de la familia MOS se efectúa a continuación un repaso general de la misma. Los transistores de efecto de campo combinan las ventajas inheren tes de los dispositivos de estado sólido (pequeño tamaño, bajo consu mo de potencia y robustez mecánica) con una impedancia de entrada muy alta. A diferencia de los dispositivos bipolares en los que el fun cionamiento depende de la interacción de dos tipos de portadores de carga, huecos y electrones, los transistores de efecto de campo son dis positivos unipolares, es decir, su funcionamiento depende básicamen te de un solo tipo de portadores de carga, huecos en los dispositivos de canal P y electrones en los de canal N. Los primeros modelos de transistores de efecto de campo utilizaban una unión semiconductora polarizada en sentido inverso como elemen to de control. En los transistores de efecto de campo MOS, la "puerta" de control mecánica está separada del "canal" semiconductor por me dio de una capa de óxido aislante. Una de las principales características de la estructura metal-óxido-semiconductor es que la elevada resisten cia de entrada en los transistores MOS, a diferencia de los transistores de efecto de campo con puerta de unión, no es afectada por la polari dad de la tensión aplicada al electrodo de control (puerta). Además, 754 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS las corrientes de fuga asociadas con el electrodo de control (aislado del substrato) son prácticamente insensibles a las variaciones de la tempe ratura ambiente. Debido a sus propiedades, los transistores de efecto de campo MOS son particularmente apropiados para aplicaciones de conmutación digital, así como para amplificadores lineales de tensión y atenuadores controlados por tensión. El funcionamiento de los transistores de efecto de campo, puede explicarse mediante el concepto de control de cargas, figura 15- 53. El electrodo metálico de control (puerta) actúa como una placa de un con densador. Una carga situada en la puerta induce una carga igual pero de signo contrario en la placa, semiconductora, o canal, situada debajo de la puerta. Así, la carga inducida en el canal puede utilizarse entonces para controlar la conducción entre dos zonas, llamadas surtidor y drenador, situados en extremos opuestos del canal. (*substratosurtidor VGS 'DS puerta drenador Fig. 15-53.- Estructura física de un transistor MOS de canal N. El transistor de efecto de campo tipo MOS utiliza el electrodo metá lico (puerta) separado del material semiconductor mediante un aislante. Igual que la unión NP, este electrodo puede hacer variar el contenido de portadores activos en la zona del canal drenador-surtidor, si se apli- 755 CAPITULO 15 can adecuadas tensiones de polarización. Sin embargo, el electrodo ais lado de puerta puede aumentar tambié^ la conductividad del canal sin que aumente la corriente de entrada en reposo ni disminuya la ganancia de potencia. Los dos tipos básicos de transistores MOS son: —De canal enriquecido (normalmente bloqueado). —De canal empobrecido (normalmente conductor). En el canal enriquecido, la puerta debe de estar polarizada en sentido directo, respecto del surtidor, para producir portadores activos y permi tir la conducción a través del canal. Normalmente el canal no conduce si la polarización de puerta es cero. El transistor MOS enriquecido (al igual que el empobrecido) puede ser, a su vez, de dos tipos (figura 15-54): Canal NCanal P Tipo tnriquacinittnloTipo tnriquacimianto Fjg. 15-54.- Símbolos de transistores MOS; G: puerta, D: drenador, B: sustrato, S: surtidor. -De canal N. —De canal P. En el canal N la conducción se efectúa mediante electrones y en el canal P mediante huecos. Un transistor MOS del tipo enriquecido de canal N (la inversión de las regiones de tipo N y de tipo P produciría un transistor del tipo enri quecido de canal P) normalmente no condufce hasta que se aplica al electrodo de puerta una tensión suficiente de polaridad correcta. Si se aplica una tensión de polarización positiva a la puerta de un transis tor de enriquecimiento de canal N, atrae electrones hacia la región de canal situada debajo de la puerta. Si se aplica suficiente tensión, esta región de canal pasa de tipo P a tipo N y proporciona una vía de con ducción entre las regiones surtidor y drenador, ambas de tipo N. En un transistor de enriquecimiento de canal P, la aplicación de una tensión de polarización negativa atrae huecos hacia la región situada debajo de la puerta, de modo que esta región canal pasa de tipo N a tipo P y pro porciona una vía de conducción surtidor-drenador. 756 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Inconvenientes del FET-MOS: —Es muy sensible a la contaminación por impurezas (se deben tomar grandes precauciones durante su fabricación). Hasta hace poco la emigración de iones sodio había obstaculizado su desarrollo. —Es muy sensible a cargas electrostáticas debido a su gran impedancia de entrada. Esto se resuelve mediante la conexión, en paralelo, de un diodo en la entrada. Ventajas del FET-MOS —Mayor facilidad de integración. —Menor superficie ocupada en la pastilla de silicio. —Mayor densidad de integración. —Posibilidad de ser utilizado como carga activa para elevados valores de la resistencia drenador-surtidor. —Gran complejidad a bajo precio (en comparación con otras fami lias). —Consumo muy bajo. —Permite utilizar la capacidad de estructura puerta-sustrato como memoria, gracias a que las pérdidas de dicha capacidad son muy bajas. —Dispositivo simétrico, con lo que la corriente puede circular en am bos sentidos. CIRCUITOS LÓGICOS CMOS Los circuitos C-MOS utilizan transistores MOS complementarios de canal N y canal P dispuestos de forma simétrica. Estos transistores son del tipo enriquecido (normalmente bloqueados). El inversor C-MOS que se muestra en la figura 15-55 permite com prender de una forma simple el funcionamiento de los circuitos C-MOS en general.^ Entrada OQ Salida Fig. 15-55.- Circuito inversor de simetría complementaria que utiliza transistores. 757 CAPITULO 15 Si se aplica una tensión positiva a la entrada Vi (estado lógico "1"), el transistor de canal N pasa a conducción mientras que el transistor de canal P se bloquea, con lo que se consigue una tensión a la salida igual a 0 (estado lógico "0")- Si ahora la tensión de entrada se hace 0 ("0"), el transistor, de canal P pasa a conducción y el de canal N se bloquea, consiguiéndose una tensión a la salida igual a Vdd ("1")- Por tanto, los dos transistores MOS se comportan como conmutadores, y la corriente en el circuito está determinada por la muy débil corriente de fugas del transistor MOS bloqueado. La corriente tiene valor mayor sólo tempo ralmente, durante la conmutación cuando ambos transistores conducen por un corto período de tiempo, en cuyo momento se produce cierta disipación. Una ventaja de un circuito C-MOS sobre los MOS de canal N o P, es que los valores de la resisten^ia del canal pueden ser pequeños y por consiguiente la conmutación muy rápida. La corriente de reposo y por lo tanto el consumo de potencia en régimen estático es prácticamente igual a cero, debido a que siempre hay uno de los dos transistores de salida en estado de bloqueo. Otra ventaja de los circuitos C-MOS comparados con los circuitos MOS clásicos es la inmunidad frente a variaciones de la tensión de entrada o de la tensión de alimentación. La inmunidad frente a varia ciones de la tensión de entrada es aproximadamente igual a la mitad de la tensión de alimentación, mientras que la transición real tiene lugar en un margen muy pequeño de la tensión de entrada. También es fácil hacer que un circuito C-MOS sea compatible con otros circuitos lógicos, tales como los TTL. Características destacables de los circuitos lógicos C-MOS —Baja disipación de potencia. La corriente de reposo, que está determinada por la corriente de fu gas del transistor en estado de "bloqueo", es del orden de nanoamperios. Del mismo modo, en la conmutación se disipa poca potencia ya que ambos transistores a la vez sólo conducen parcialmente. Los circui tos lógicos C-MOS se emplean satisfactoriamente en aplicaciones del automóvil y control de procesos industriales, donde su funcionamiento no ha de ser afectado por la presencia de elevado ruido eléctrico. —Ancho margen de alimentación. En los circuitos C-MOS se puede utilizar una tensión de alimentación de 3 a 15 V. En aplicaciones industriales, esto significa que las costosas fuentes de alimentación, de reducida tolerancia de tensión de salida, 758 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS pueden sustituirse por una fuente de alimentación económica no estabi lizada. Como sustitución de los circuitos TTL, es bien sabido que los circui tos C-MOS son más económicos. Una característica no tan conocida de los circuitos C-MOS es su capacidad para funcionar a velocidades mayo res a medida que aumenta su tensión de potencia. En efecto, los circui tos C-MOS tienen un producto de potencia disipada por retardo de pro pagación menor que cualquier otra familia lógica. Operando con veloci dades cercanas a las de TTL, los circuitos integrados C-MOS de media o gran escala de integración, pueden efectuar las mismas funciones ló gicas que los circuitos TTL pero con la ventaja de menor consumo y elevada inmunidad a ruido. Sin embargo, al estar compuestos de estructuras complementarias los circuitos C-MOS requieren una región aislante adicional (separación de canales, figura 15-56). Como consecuencia, su densidad es sólo un ter cio de la de otros dispositivos MOS. Por eso se utilizan circuitos C-MOS en aplicaciones donde se desea una potencia extremadamente baja, donde pueda utilizarse integración a media escala, y donde no es esen cial gran velocidad (aplicaciones en el campo industrial y de comunica ción). AlS¡02 ^- ! [p+] [p+] [n+ SEPARACIÓN P+ [p+| OE N+l | N+l N+l [p+] [n+] 1 N+l 1 P + — [p+| P CANALES ' SUBSTRATO-N Fjg. 15-56.- Circuito integrado CMOS con puerta metálica. TECNOLOGÍA LOCMOS, PROCESO DE ELABORACIÓN En la técnica LOCOS, se reviste el sustrato de silicio con una capa de nitruro de silicio, la cual se utiliza como máscara en una oxidación pos terior de silicio cuando se forma una capa de óxido de silicio en los lu gares donde se ha eliminado el nitruro de silicio. La mayor parte de este óxido penetra en el silicio y da lugar a una buena separación entre las regiones de diferente dopado. Ocupa menos espacio que la difusión ais lante convencional. 759 CAPITULO 15 Ahora describiremos el proceso utilizado para la fabricación de cir cuitos CMOS mediante la técnica LOCOS a la que denominamos "tec nología LOCMOS". El material de partida es una placa de silicio de tipo N cuya superficie tiene la orientación "100". Una superficie con esta orientación generalmente tiene muy pocos estados de superficie, y se forma poca carga en el óxido desarrollado encima de ella; esto propor ciona una baja y reproducible tensión umbral. La placa se recubre pri mero con una delgada capa de nitruro de silicio, el cual seguidamente se elimina de los lugares donde ha de formarse el óxido aislante y entonces se oxida el silicio hasta que la capa de óxido tenga 1,8 /un de espesor. Figura 15-57 a). El paso siguiente consiste en suprimir el nitruro de los lugares donde tienen que formarse las islas P para los transistores de canal N. Después en estos lugares se producen regiones tipo P mediante una técnica es pecial. Figura 15-57 b). Fig. 15-57.- Primeras fases de fabricación con tecnología LOCMOS. En esta técnica, el silicio se dopa con boro de modo que la concen tración de boro en la superficie tenga el valor necesario para el buen funcionamiento del transistor MOS, mientras que el máximo de perfil de concentración se sitúa a unos 1,5 //m por debajo de la superficie. Esta disposición evita la formación de canales parásitos de tipo N a lo largo del óxido LOCOS. Con este método no hay necesidad de utilizar bandas de protección. Después de la difusión de tipo P, se elimina el resto del nitruro y se forma térmicamente una delgada capa de óxido. Entonces se aplica una capa policristalina de silicio. A continuación se dopa la capa policristalina con fósforo para hacer un conductor de tipo N y se efectúa una grabación para los electrodos y parte de las interconexiones; el dopa do es necesario para proporcionar una baja resistencia en serie a los con ductores y así una elevada velocidad de conmutación. Figura 15-58. El siguiente paso del proceso consiste en producir las regiones del sur tidor y drenador de tipo P por difusión de boro a través de ventanas previamente abiertas en la capa de óxido. Puesto que estos electrodos 760 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Fig. 15-58. son pequeños, las capacidades parásitas son pequeñas, lo que también contribuye a una elevada velocidad de conmutación. Después de la difusión de boro, se forma de nuevo una delgada capa de óxido en estas regiones. De forma similar se realizan seguidamente las regiones surtidor y drenador de tipo N con una difusión de fósforo. Después se deposita pirolíticamente una capa de dióxido de silicio, y se graban en éste aberturas que permitan el contacto entre los electro dos y el interconexionado. Finalmente, se aplica una capa de aluminio por evaporación al vacío y de ésta se obtiene mediante grabado la red de interconexión. En la figura 15-59 se muestra un circuito CMOS con puertas de me tal. Aquí, las bandas protectoras N+ y P+ rodean los canales P y N res pectivamente. Fig. 15-59.- Circuito integrado CMOS con puerta metálica. En la figura 15-60 la puerta de silicio aumenta el rendimiento debido al autoalineamiento de la puerta y a la reducida capacidad, pero las ban das protectoras requeridas limitan el ahorro de superficie. El resultado es una elevada densidad de encapsulado y una mayor velocidad interna. Una ventaja más de los procesos de puerta de silicio es la inherente facilidad de tener dos placas aisladas (polisilicio y alumi nio) para interconexiones. Se puede ver que el proceso LOCMOS es muy interesante para integración a gran escala. 761 CAPITULO 15 SiO2 | P+] | P + J | N+J | SEPARACIÓN P + j | P+j | N + l DE CANALES P+ _ —• | N+l | N + l [ P+| ^^ N+l N+l [ P+| P SUBSTRATO - N Fig. 15-60.-Circuito integrado CMOS con puerta de silicio. La tecnología LOCMOS combina una puerta de silicio oon oxidación local para reducir el área del chip, como se muestra en la figura 15-61, sustituyendo las bandas protectoras por óxido de silicio. Puesto que la re gión LOCMOS penetra en la placa de silicio, los huecos de contacto pue den solapar la región LOCOS sin miedo de que haya un cortocircuito con el sustrato Esto reduce el área de difusión necesaria, reduciendo de este modo la capacidad del drenador. La autoalineación de las difusiones ha ce innecesarias las separaciones especiales entre transistores N y P y el perfil de difusión especial obtenido en la región" P hace superfluas las zonas de aislamiento de canales. INTERCONEXIÓN PS Fig. 15-61.- Vista superior de un inversor en tecnología LOCMOS. La puerta de silicio con oxi dación local reduce la superficie del chip. DESVENTAJAS DE LOS DISEÑOS CON PUERTA CONVENCIONALES La figura 15-62 a) muestra una puerta ÑOR convencional de dos en tradas. Un transistor de canal N, conectado, a la tensión de alimentación 762 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS conducirá cuando cualquier entrada esté en ALTO, haciendo que la salida pase a BAJO a través de la resistencia del dispositivo. Si ambas entradas están en ALTO, ambos dispositivos de canal N pasan a con ducción, -dividiendo por dos la resistencia de conducción y haciendo que la impedancia de salida (y, por tanto, el retardo de propagación) sea una función de las variables de entrada. De forma similar los dispo sitivos de canal P pasan a conducción por señales BAJO; es decir, cuan do las dos entradas están en BAJO se produce conducción entre la tensión de alimentación V^d , y la salida. BO- SALIDA -O SALIDA B Fig. 15-62.- Puerta ÑOR de dos entradas, a la izquierda y puerta NAND de dos entradas a la derecha. Puesto que los dispositivos de canal P están, en serie, la superficie del chip debe aumentar para que su resistencia pueda disminuir y mantener la elevada impedancia de salida dentro de las especificaciones. Y, a me dida que el número de entradas de puerta aumenta, se requieren dispo sitivos de canal P de mayor superficie, provocando severas variaciones de la impedancia de salida según sean las conexiones a Vss • Pr ejemplo en la puerta NAND de dos entradas que se muestra en la figura 15-62 b) se intercambian las conexiones en paralelo y en serie de los transistores para conseguir la doble función lógica. La variación de la resistencia de 763 CAPITULO 15 salida afecta a los transistores de canal P conectados a Vdd mientras que los dispositivos de canal N, que están conectados en serie, deben aumentar en tamaño. Es superfino decir que esta sensibilidad de retardo de propagación con relación a la disipación de la entrada puede provo car toda clase de problemas misteriosos (por ejemplo, pueden presentar se errores sólo con ciertas clases de datos). Estos diseños, pues, tienen algunas desventajas: —Puesto que los transistores lógicos son también dispositivos de sa lida, deben ser suficientemente grandes para proporcionar toda la corriente de excitación de salida. —La impedancia de salida (y, por tanto, el retardo de propagación) es función de las condiciones lógicas de entrada. —El tiempo de transición de salida es función del tiempo de transi ción de entrada. —La inmunidad al ruido no es tan buena como la teóricamente posi ble. VENTAJAS FUNDAMENTALES DEL LOCMOS SOBRE EL CMOS En los circuitos C-MOS, bandas protectoras rodean y separan los dis positivos MOS (diodos, transistores y demás combinaciones de elemen tos MOS), interconectados a través de zonas de difusión comunes con el fin de evitar corrientes de fugas. Todos los dispositivos de canal P deben estar rodeados por una banda protectora continua de tipo N+, como túnel que facilita el paso de corriente desde la fuente de ali mentación extema Vdd , a través del sustrato de tipo N, a cada disposi tivo de canal P conectado a la alimentación extema. De la misma forma, bandas protectoras muy dopadas P* rodean todos los dispositivos de canal N, y facilitan el paso de corriente desde la alimentación externa Vss, a través de la región P, a cada dispositivo de canal N conectado a masa. El contacto al sustrato de tipo N puede hacerse a través de la banda protectora N+ y el retomo al terminal Vdd ; el contacto a la re gión de tipo P puede hacerse a través de la banda protectora P+ y el re torno al terminal de masa. Estas bandas de protección, representadas en la figura 15-56, sirven también para evitar canales parásitos, corrien tes de fuga, asegurando de este modo el estado de corte completo del dispositivo. En los circuitos LOCMOS, estas bandas de protección no son necesa rias gracias a la utilización de la técnica LOCOS (oxidación local). La tecnología LOCMOS combina la tecnología de puerta de silicio con la 764 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS de oxidación local para reducir el área del chip, sustituyendo las bandas protectoras por óxido de silicio. Puesto que la región LOCOS penetra en la placa de silicio, las zonas de contacto pueden solapar dicha región sin miedo de que haya un cortocircuito con el sustrato. Esto reduce el área de difusión necesaria, reduciendo así la capacidad del drenador. La autoalineación de las difusiones hace innecesarias las separaciones especiales jentre transistores N y P, y el perfil de difusión especial obte nido en la' región P hace superfluas las zonas de aislamiento entre cana les. Resumen de características LOCMOS citaremos: —Baja disipación de potencia en régimen estático. —Fuente de alimentación de 3 a 18 V, pudiendo sin grandes requi sitos utilizar baterías. —Gran inmunidad a ruidos, tanto estática como dinámica, La estáti ca es del orden del 45% de la tensión de alimentación. —Todos los componentes tienen salidas aisladas estandarizadas, con alta cargabilidad de salida (fan-out), con lo que se facilita el diseño de sistemas. —Cargabilidad de salida a TTL normal de una unidad sin circuitería intermedia. —Cargabilidad de salida a TTL de baja potencia de 10 unidades sin circuitería intermedia. —Interconexión simple con otras familias. —Velocidad media de operación similar a la de LPTTL (TTL de baja potencia). —Distribución de patillas iguales a la de LPTTL en elementos com parables. —Circuito con componentes LOCMOS y diseño simple del mismo. —Todas las entradas y salidas están protegidas contra tensiones elec trostáticas. —Alta impedancia de entrada y baja capacidad. —Margen de temperatura de trabajo elevado (desde -40 hasta 85). —Tiempos de propagación y transición relativamente pequeños, que disminuyen conforme se va aumentando la tensión de alimenta ción. 765 CAPITULO 15 A continuación se presenta la Tabla 15-1, que compara las caracterís ticas de la familia LOCMOS con otras importantes. Tensión de alimentación Tolerancia de tensión de aumentación Margen de temperaturas de trabajo Tiempo de propagación, desde qué aparece un 1 en la entrada hasta que aparece un 0 en la saUda Tiempo de propagación, desde que aparece un 0 en la entrada hasta que aparece un 1 en la saUda Tensión necesaria en la entrada para obtener un 1 en la saUda Uni Símbolo dades LPTTL (inversor) TTL (inversor) HNIL (inversor) LOCMOS (inversor) Vcc 5 5 15 3a 18 vcc T tPHL V 0,25 0,25 1,5 0a70 0a70 0a70 V C ns 31 8 150 tPHL ns 35 12 150 vil V 0,7 0,8 4,5 Tensión necesaria en la entrada para obtener un 0 en la saUda VIH V 2 2 7,5 Corriente máxima que puede entregar a la saUda en estado 0 IOL mA 0,51 18 18 Corriente máxima que puede entregar a la saUda en estado 1 IOH mA 0,2 6 10 Potencia que disipan (máxima) Ptot mW 1 10 30 CargabiUdad de salida (fan-out) - - 10 10 10 muy elevada -40 a 85 { { { { { (5V) 40 (10V) 20 (15V) 15 (5V) 45 (10V) 20 (15V) 15 (5V) 1,5 (10V) 3 (15V)4,5 (5V) 4,5 (10V) 3,5 (15V) 10,5 (5V)6 (10V) 10 (15V)22 (5V)1 (10V) 2,5 (15V) 4,7 (5V) 0,015 (10V) 0,050 (15V) 0,015 2 (con TTL) 16 (con LPTTL) 9 (con Schottky) 100 (con LOCMOS) Tabla 15-1.- Tabla de comparación del LOCMOS con otras familias lógicas. ACOPLAMIENTO^DEL LOCMOS CON OTRAS FAMILIAS DE CIRCUITOS LÓGICOS Debido a diversas razones, los equipos se construyen a menudo con circuitos integrados de diferentes familias lógicas. En un equipo elec trónico que use circuitos integrados LOCMOS interconectados con otras familias, el problema consiste, en todos los casos, en la utilización de los componentes apropiados para realizar el acoplamiento correcto. 766 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS En este apartado se describirán las combinaciones del LOCMOS con LPTTL, TTL y DTL. En los ejemplos de acoplamiento dados en este apartado, se utilizan puertas lógicas ya que las características de entrada/salida de éstas no difieren del resto de los elementos de cada familia lógica. Las puertas cuyas señales de salida son utilizadas para excitar a otras de diferentes tecnologías, no deben ser utilizadas como señal lógica en el sistema procedente. Tal como se verá más adelante, la inmunidad frente a ruidos del sis tema completo formado por circuitos de diferentes familias es básica mente el más bajo de todas las familias de elementos no perjudicándose ninguno de ellos por el acoplamiento. Cada parte conserva su caracterís tica propia frente a ruidos. El ruido en régimen estático se muestra en la figura 15-63 siendo: ^GL(máx): Máxima tensión aplicada a la entrada cuando por cualquier causa la salida conmuta de 1 a 0. VGH(m¿,^: Tensión mínima aplicada a la entrada cuando la salida con muta de 0 a 1. QL(máx): Máxima tensión de salida de puerta cuando está en estado 0. Mínima tensión de salida de puerta cuando está en estado 1. Mínimo margen de ruido con el nivel de entrada en 0, y se define como VGL(máx^ - VQL^náx^ • M H(mm.) • Mínimo margen de ruido con el nivel de salida en entrada y se define como VQH(mín) - VGH(mín) -Vp VOHImml,0,7 Vp .Q,3 VP Mu -ov. Fig. 15-63.- Ruido en régimen estático. 767 CAPITULO 1S Caso de tratarse de ruido introducido en una entrada del sistema se recomienda como norma general utilizar para esta entrada la familia de circuitos integrados, del conjunto de que se dispone, que tenga menores características frente a dicho ruido. Se consideran los siguientes acoplamientos: Acoplamiento LOCMOS a LPTTL LOCMOS Vp = 5 V LPTTL Vp = 5 V Mínimo margen de ruido en la interconexión estado 1 : 2,5 V estado 0 : 0,4 V Fig. 15-64.- Acoplamiento LOCMOS-LPTTL. o carga máxima 10 LPTTL Acoplamiento LPTTL a LOCMOS LPTTL Vp = 5 V LOCMOS Vp = 5 V Mínimo margen de ruido en la interconexión estado 1 : 1,5 V estado 0 : 1,1 V R^ está determinada por la corriente disponible de salida, las demandas dinámicas de la carga y la velo^idad. (Ordinariamente R, toma un valor de 3300 Í2). Independientemente del tipo de puerta LPTTL usada, R^ debe estar siempre conectada a la tensión Vp. Fig. 15-65.- Acoplamiento LPTTL-LOCMOS. - fan-out determinado por las demandas dinámicas 768 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS Acoplamiento LOCMOS a TTL LOCMOS Vp = 5 VTTL Vp = 5 V Mínimo margen de ruido en la interconexión estado 1 : 2,5 V estado 0 : 0,4 V O Fig. 15-66.- Acoplamiento LOCMOS-TTL. carga máxima i TTL Acoplamiento TTL a LOCMOS TTL Vp = 5 VLOCMOS Vp = 5 V Mínimo margen de ruido en la interconexión estado 1 :T,5 V estado 0 : 1,1 V R^ está determinada por la corriente disponible de salida, las demandas dinámicas de la carga y la velocidad; ordinariamente R^ toma un valor de 1 Kí2. Independientemente del tipo de puerta TTL usada, R, debe estar siempre conectada a Vp. Vp Fig. 15-67.-Acoplamiento^___^|_|"'I<J TTL-LOCMOS.I V, T ^ 'fan- out determinado por las demandas dinámicas Acoplamiento LOCMOS a DTL LOCMOS Vp = 6 V (5 V)DTL Vp = 6 V Mínimo margen de ruido en la interconexión estado 1 : 3,7 V (2,7 V) estado 0 : 0,4 V (0,4 V) 769 CAPITULO 15 Fig. 15-68.- AcoplamientoI LOCMOS-DTL.I V, J carga máxima 1 DTL Acoplamiento DTL a LOCMOS DTL Vp = 6 VLOCMOS Vp = 6 V (5 V) Mínimo margen de ruido en la interconexión estado 1 : 1,5 V estado 0 : 1,1 V Rx está determinada por la corriente de salida disponible, las demandas dinámicas de la carga y la velocidad. (Valor ordinario de R^ és 1 Kí2). Si la puerta DTL tiene un pull-up pasivo, Ri no es necesaria. JVp LOCMOS Vp '"'' Fig. 15-69.- Acoplamiento DTL-LOCMOS. - fan-out determinado por las demandas dinámicas CARACTERÍSTICAS DE LA SERIE HEF 4000 SELECCIÓN DE TIPOS POR FUNCIÓN Y EQUIVALENCIAS La serie HEF4000 es una familia de circuitos lógicos elaborados con tecnología LOCMOS. Sus características son las que se dan a continua ción: —Menor superficie de chip, permitiendo la incorporación de etapas de acoplamiento. —Elevada inmunidad a ruidos. —Tensión de alimentación de 3 a 15 V. —Consumo de potencia en régimen estático por puerta es de unos 10 juW. —Alimentada a una tensión de 5 V, cada puerta puede entregar, como mínimo, 400 /t A. —La impedancia de salida y el retardo de propagación son indepen dientes de las características del circuito de entrada. 770 CIRCUITOS DIGITALES CON TECNOLOGÍA MOS A continuación se presenta la tabla 15-2 en laque se incluyen todos los tipos de CI de la serie LOCMOS 4000 clasificados por las funciones lógicas que realizan. Finalmente en la tabla 15-3 se describe una guía de equivalencias de esta familia con otras importantes. Fundón PUERTAS NAND Cuádruple punta NAND da 2 mirada Dot^ puarta NAND da 4 entrada* Tripla punta NANO da 3 entrada Punta NAND da 8 entrada* PUERTAS AND HEF407SBTripla puerta AND da 3 entrada* HEF4061S -Cuadrupla puana AND da 2 entrada* HEFÜ0S2BDobla punta AND de 4 entrada* PUERTAS ÑOR DoWa puerta ÑOR de 3 Cuádruple puarta ÑOR de 2 entradas DoWe puma ÑOR da 4 entradas Tripla puarta ÑOR da 3 entradas Puerta ÑOR da 8 entradas PUERTAS OR HEF4071BCuadrupla pitarla OR de 2 entrada* HEF4072B Dobla puerta OR da 4 antradaa HEF4076B Tripla puerta OR da 3 * INVERSORES Y ACOPLADORES Dobla pv complementario a ímerear Cuadrupla acoplador directo a Intmo Séxtupla Invaraor con acoplamiento Séxtupla nonnuaraor con acoplamiento Séxtupla ¡menor Séxtupla invanor con acoplamiento a inhibición • HEF400B7B Séxtupla no-inaareorOOn acoplamiento da 3 añado* HEF400MB Séxtupri'imersor con acoplamiento da 3 añado* PUERTAS COMPUJAS HEF4030B Cuédrupia puarta OREXCLUSIVO HEF4070B Cuádruple puarta OREXCLUSIVO Cuádruple puarta NOR-EXCLUSIVO Dobla puerta 2ANDNOR Puana 4AND-NOR BIESTABLES HEF4013B Dobla bieatable tipo D HEF4O27SDobla bieetabl tipo J-K HEF4078BCuádruple blattablt tipo D con salidm da 3 n HEF40174B Séxtupla biaatabla tipo D HEF1O17SB Cuadrupla Westable tipo O CONTADORES HEF4017BContador Johrwon da 6 etapa* HEF401SBContador pramlaoclonobla divisor por n HEF4020BContador bimrio de 14 atapa* HEF4022BContador Johnton da 4 etapa* divitar por 8 HEF4024BContador binario da 7 e^pa HEF4029BContador síncrono bidiraccional binar ¿o/dad mel HEF4O40BContador binario de 12 etapa* HEF4610BContador BCD bidirtccíonal HEF461SBContador binario bidJroccio nai HEF4618BDobla contador BCD HEF4620BDobla contador binario HEF4621BDiv^^or da frecuencia da 24 tapa* HEF4622BContador BCD de 4-biU praaalaccionable divrior por n HEF4626BContador binario da 4 bit* prtteleccionable diviwr por n HEF4634BContador de 5 década* HEF4637BCuádruple década contador, astática HEF401BOBContador decimal síncrono do 4 bit* oon borrado incrono HEF40161BContador binario síncrono da 4 bits con barrado asincrono HEF40162BContador decimal ifncrano da 4 bit* con borrado incrono HEF40163BContador binarioifncrono da 4 bit* con borrado ifncrono REGISTROS Registro da dafpla o de 18 ... .mj^ . . • . o*. ^o mt* fc ._ nagmro o* oasprizamiento Dobla ragritro da datplazamianto aatético da 4 bita Registro da desplazan éanto da B bita Regiatro da daaptanmianto astático da 64 atapaa Ragritro da daaplazamianto univaraal da 4 bit* Rapritro da datplaiamianto de 8 atapa* o Dobla ragritro da desplazami^nto aatético de 64 bits Regiatro da daepianmrinto wriabla da 1 harta 64 bit Cuádruple ragritro da desplazamiento enético de 64 bita Ragritro da daaprizamrinto bi ida* jniva •I da 4 bit* DECOD1FICADORES HEF402BBDacodifkodor 1 da 10 HE F 46118 Dacodiffcador/éxcitador/riuh da BCD a 7 segmento. HEF46146Daoodif icador/damultiprixor 1 de 16 con latctws da entrad* HEF4616BDaoodif icador/damoltiprixor 1 da 16 con latcha* da entrada HEF4643BDacodif k^dor/éxcitador/íatch da BCD • 7 segmento* para cristal** liquido* HEF4B66BDoW* daoodif icador 1 da 4 con taüdai activos m aatádo ALTO DoWa dtoodificador 1 da 4 con ^idas activaa an astado BAJO MÚLTIPLE XORES DIGITALES HEF4019BCuédrupl* muKlplexor de 2 antrada* HEF4B12BMWtiptoxor da 8 entradas con nuda* da 3 asido* HEF4619BCuadrupla multiptoxor da 2 entrada* HEF4S3BBDobla multiprixor de 4 entrada* CONMUTADORES ANALÓGICOS Y MULTI FLEXOR Cuadrupla conmutador bilateral Muftiprixor/damultiprixor analógico da 8 canaria DoW* múltiplaxor/demultiprixor analógico da 4 canal** Tripla multíplaxor/damultiprixor analógico da 2 canela* Cuédrupl* conmutador bilateral Multiptexor/demultiprixor analógico da 16 canales CIRCUITOS CERROJO (LATCHESI HEF4M2BCuádruple ritch D HEF4O43BCuádruple ritch R/S con talida* de 3 astado* HE F4O44BCuédrupl* latch R/S con salidM de 3 astados HEF4B08BDobri ritch da 4 bits HEF4724BLatch diraccionabla d* 8 Wtt TRASLADADOR Cuadrupla trasridador da tensión baja a tensión alta con salida da tras astados MEMORIAS HEF4606BRAM da 84 bits. 1 bit por palabra HEF4720BRAM da 256 bits, 1 bit por palabra HEF4721BRAM de 1024 bits. 4 bits por palabra HEF4738BRAM de 1024 bits. 1 bit por palabra MULTIVIBRADORES HEF4047B Multívibrador monoetti HEF462BB Dobri multívibrador monomabri CIRCUITOS ARITMÉTICOS Sumador binario total da 4 bits HEF4631B Generador da paridad de 13 entradas HEF4632B uooiTicaoor pnontarxi ^^ o entrases HEF46B6B Comp^ador da magnitud da 4 bits DISPARADORES DE SCHMITT Cuidrupri NAND drifrirador da Schmitt d* 2 Dobri disparador da Schmitt Séxtupla inversor disparador de Schmitt PHASE LOCKED LOOP Phase-locked loop da micropotantía FUNaONES ESPECIALES Circuito da voltímetro digital HEI HEF4014B HEF4016B HEF4021B HEF4O31B HEI HEF4617B HEF4667B HEF4731B HEF401B4B HEF401K4 Tabla 15-2.- Tipos de circuitos integrados LOCMOS 4000, clasificados por funciones. 771 CAPITULO 15 Taxaa Solld State Natloaal FalrchUd Motorola RCA HB UwOf laatnimanta Sclaatlflc MrtaaAorB tfpm TP4000 SCL4O00 MC14000 i KBF400GP CD400QA TP4001 SCL4O01 CD4001 F4001 MC14001 HBF400V CD4001A TP4OO2 SCL4002 CD4OO2 F4OO2 MC 14002 HBP4002P CO4002A SCL4006 CD4006 F4006 MC 14006 CD4006A HBP400 TP4007 SCL40O7 CO4007 F4OO7 MC 14007 CD4007A HBF4007P TP4008 SCL4OO8 MC 14008 F4O08 CD4OO8A HBF400 _ TP4011 SCL4011 CD4011 P4011 MC 14011 CD401U HBF401V TP40U SCL4012 CD4012 F4012 MC 14012 HBF4O12P CD4012F TP4013 5CL4013 CD4013 F4013 MC 14013 CD4013A HBP4O13P SCL4014 TP4014 CD4014 F4014 CD4014A MC 14014 HBP401* TP401S SCL4015 CD4015 F4015 MC 14015 CD4015A HBF40UP TP4O16 SCL4016 CD4016 FÍO 16 MC 14016 CD4016A HBF4O16P SCL4O17 TP4017 CD4017 FÍO 17 MC 14017 HBF4O17P CD4017A TP4018 SCL4018 CD4018 F4018 HBF401* CD401IA _ TP4019 SCL4019 CD4019 F4019 HBP4O19P CD4O19A TP4O2O SCL4O20 CD4020 F4O2O MC 14020 HBF4OH* CD4O2OA TP4O21 SCL4O21 CD4O21 P4021 MC 14021 CD4021A HBF402V TF4022 SCL4O22 CD4022 MC 14022 F4Q22 CD4O22A HBF40Q TP4O23 SCL4O23 CD4O23 MC 14023 F4CQ3 HEF4O23P CD4O23A TP4024 SCL4O24 CD4O24 P4024 MC 14024 CD4024A HBF4O2 TF4O25 CD4025 SCL4O25 P4O25 MC 14025 CD4025A HHF4O2 TP4O27 CD4Q27 SCL4O27 P4027 MC 14027 HBP4O27P OM027A TP4O28 CD4028 SCL4O28 F4028 MC 14028 HEP402* <3M028A TP4029 CD4O29 SCL4029 F4029 HBF4029T CD4029A TP4030 SCL4030 CD4030 F4030 HBP4O3CP 0340306 CO4031 F4031 CD4O31A HBF4O31P TP4O35 SCL4035 CD4035 MC-14035 F4035 CD4O3SA HEF4O3SP TP4040 SCL4040 CD4040 F4040 MC 14040 CD4O4QA HEF4O4QP TF4O41 SCL4041 F4041 CD4041A HBF4O4V _ TP4042 SCL4O42 CD4O42 F4O42 MC 14042 CD4042A HBF4O42P SCL4043 TP4O43 CD4O43 F4O43 HBF4O4* CD4O43A TT4O44 CD4044 SCL4O44 F4O44 CD4044A HEF4044P _ F4046 MC 1404$ CD4046A HBF4O46P _ F4O47 CD4047A _ HBF4O47P _ _ TF4049 CD4O49 SCL4O49 MC 14049 F4049 CD4049A HEF4O49P TP4O50 SCL4050 CD4050 MC 14050 F4050 CD40S0A HBF4O50P TP4051 CD4051 F4051 CD4051A HEF40S1P _ TP4O52 CD4052 F4052 CD4O52A HEF4OS2P _ CD4053 SCL4053 TP4053 P4053 MC_14053 CD4053A HEF405 CD4066 F4066 HEF4066P CD4066A F4067 HBF4O67P CD4067B _ _ _ F4068 HBF4O68P CD406B _ CD4069 F4069 CD4069B HEF4069P _ CD4O70 F4070 MC14507 CD4O7QB HEF4O7CF F4071 CD4071B HEF407IP F4072 HBF4O72P CD4O72B _ _ _ F4073 CD4O73B HBF407 _ _ F4075 HBF4075P CD4075B _ _ F4078 HBF4O7JP CD4078B • _ _ _ F4081 CD40Í18 HEF4081P F4082 HEP4OB2P CD4O^2B _ _ _ F4O85 HBF4OI5P CD4O8SB _ _ F4086 HBF40MP CD4086B _ _. CD4O93B HBF409 _ _ _ F4104 HBF41O4P SCL4510 F4510 HBP4510P CD4510B MC 4510 _ _ CD4511 SCL4511 F4511 CD4911B MC 4511 HBF4S11P _ TP4514 SCL4514 F4514 MC 4514 HEF4514P CD4514B TP4515 SCL4515 F4515 HEF4515P CD4515B MC 4515 _ SCL4516 F4516 HBF4516P CD45166 MC 4516 TP4518 SCL4518 F4518 MC 4518 HEP451 CD4S1S TP4519 F4S19 HBF4S19P 4519 MC _ _ _ SCL452O TP4520 F4520 HBF4S2QP MC 4520 CD452CB _ SCL4528 F4528 HBF4S28P MC 4528 _ _ TP4539 F4539 MC 4539 HBF4539P F4555 HBF455S CD4S55B MC 4555 _ _ _ F4556 HBF45S6P CD4S54B MC 4556 _ _ _ F4720 HEF4720P CD4061A *) _ _ _ HBF4721P _ _ _ _ F4724 HEF4724P CD4O99B*) CD40097 HBP40097P F40097 _ _ CO40098 HEF4009V F40098 _ _ CD40174 HEP4O174P F 40174 MC14174 _ CD40175 F40175 HEF4017SF MC 14175 _ _ CD40192 F40192 HEP40192P CD40192B CD40193 HBF4O193P F40193 CD40193B _ _ _ HEF40194P CD40194B MC14194 F40194 _ _ _ CD40195 HEF4O195P F40195 *) Igual función, diferente conexionado. Tabla 15-3.- Equivalencias de los circuitos integrados LOCMOS 4000, con los de otros fabricantes. 772 APÉNDICE I Solución a los ejercicios teóricos propuestos en cada capítulo Capítulo 1 l)a - 2)b - 3)c - 4)b - 5)b Capítulo 2 1)1011112) = lx25 +0x24 + Ix23 + Ix22 + 1 x: 21 + 1 x 2o = = 32+0+ 8+4 + 2 + 1 =471Q) 2)En un principio se pasa a binario la parte entera: 27 I2 2710) = 11011 A continuación se pasa a binario la parte fraccionaria 0,025 x 2 = 0,050 0,050x2=0,100 0,100x2 = 0,200 0,2 =2 = 0,40,O2510, =0,0000011... 0,4 x 2 = 0,8 0,8 x2 = l,6 0,6 x 2 = 1,2 (Se puede seguir sacando más números fraccionarios) 773 APÉNDICE 1 Luego en conjunto la transformación queda de la siguiente forma: 27,025i0 = 11011,00000112) 3)Bit de signo positivo: 0 Exponente: 1, puesto que 3.0Q0.000 = 300.000 x 101 Mantisa 300.000 Resultado: 01300000 4)a) 1 0 1 1 0 1b) 1 0 0 0 1 + 1011- 1 1 1 1 1 10000 10 10 b) 1 0 1d) 1 1 0 1 0 1 I 101 xll00110 —00110 l_ 101 sPl^ 1010,1 10"l 1111 5) 1 0 1 1 - 1 0 0 0 Complemento a 2 de.l 0 0 0 = Complemento al + l=01 1 1 + 1 = 1000 101 1 + 1000 10011 Despreciando el acarreo el resultado es 1011 - 1000 = 11 6) El número 3 CBi6)se descompone en los 3 dígitos siguientes: 3:0011 C: 11003CB1fi^ =0011 1100 1011 B: 101116) 7)3 8 1| 16 6123 | 16 v 13^ ^j A,3 8 1im =17D, _'16) 774 SOLUCIÓN A LOS EJERCICIOS TEÓRICOS PROPUESTOS EN CADA CAPITULO Capítulo 3 l)b - 2)c - 3)b - 4)c - 5)b - 6)b - 7)b - 8)a - 9)b - 10)a - ll)b - 12)b lo Problema A B c D M 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 1 0 0 1 1 1 0 1 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 0 La ecuación que cumple el problema a partir de la tabla de la verdad será: M = A.B.C.D + A.B.C.D + A.B.C.D + A.B.Ci) 2) El esquema eléctrico es el que se muestra en la figura Ap 1-1 Fig. Ap-I-l.- Esquema eléctrico. 3) M = A.B.C.D + A.B.C.D + A.Í.C.D + A.B.CD 775 APÉNDICE 1 Fig. Ap-I-2.- Esquema electrónico lógico. 2o Problema F = A.B.C + A.B (B + C) Fig. Ap-I-3 - Esquema electrónico lógico. 3o Problema F = A.B.C + A.B.C + A.B.C + A.B.C El diagrama de Karnaugh para 3 variables, indicando las cuatro cuadrículas en que se cumple la ecuación F se muestran en la figura Ap-I-4. La suma de los lazos, proporciona la ecuación reducida que es la siguiente: F = A.C + B.C + A.B 776 SOLUCIÓN A LOS EJERCICIOS TEÓRICOS PROPUESTOS EN CADA CAPITULO A -C \ N \ 1 1r i 1 1 1 / 7 \ BC Fig. Ap-I-4.- Diagrama de Kamaugh. Capítulo 4 l)b - 2)b - 3)c - 4) a - 5)b - 6)b - 7)b Capítulo 5 l)c - 2) a - 3)b - 4) a - 5)b - 6) a Capítulo 6 E b) Ver la figura Ap-I-5 1) a)A=B.C.D + Fig. Ap. 1-5.- Diagrama lógico Dc B 1\E^ ^ I /B.CD + E c) Ver la figura Ap-I-6 E^^>^•^o^ 1 / BCD J^/B C D + E ) /BCD + E Fig. Ap-I-6.- Diagrama lógico. 111 APÉNDICE 1 2) El 7410 - 3) El LS 10 - 4) Puerta A.O.I. de 4 x 2 entradas - 5) 2 mW - 6) De tres estados - 7) 0,8 V Capítulo 7 l)c - 2)b - 3)b - 4)a - 5)b - 6) a Capítulo 8 l).c - 2)b - 3) c - 4)b - 5) c - 6) a Capítulo 9 l)c - 2)b - 3) a - 4) a - 5) b Capítulo 10 l)b - 2)c - 3) c - 4)b - 5)a - 6) c Capítulo 11 1) b - 2) b - 3) c - 4) a - 5) b Capítulo 15 1) b - 2) a - 3) c - 4) c - 5) c 778 APÉNDICE Solución de las cuestiones prácticas propuestas en los capítulos Capítulo 6 l)b - 2)c - 3)a - 4)d - 5) Verla figura Ap-II-1 Fig. Ap-II-1.- Solución a la 5a cuestión de prácticas del capítulo 6. Capítulo 7 Referidas al primer ejercicio práctico: Báscula RS. 1) b - l)c - 3) a - 4)c Referidas al segundo ejercicio práctico: báscula D y flip-flop D. l)c - 2) a - 3)b - 4) a Referidas al tercer ejercicio práctico: Flip-flop JK l)d - 2)a - 3)b - 4)b - 5)b 779 APÉNDICE 2 Capítulo 8 Referidas al primer ejercicio práctico: Registros de desplazamiento. 1) a - 2) c - 3) b - 4) b Referidas al segundo ejercicio práctico: Contadores asincronos. 1) c - 2) c - 3) b - 4) d Referidas al tercer ejercicio práctico: Contadores síncronos. 1) c - 2) c - 3) c - 4) a Capítulo 9 Referidas a la primera práctica: Codificadores y decodificadores. l)b-2)c-3)b-4)b Referidas a la segunda práctica: multiplexores y demultiplexores. 1) b - 2) b - 3) a - 4) a, d Capítulo 10 Referidas a la primera práctica: Sumadores 1) b - 2) b - 3) d - 4) a Referidas a la segunda práctica: Restadores l)b-2)a-3)b-4)b Referidas a la tercera práctica: La ALU 1) b - 2) a - 3) d - 4) b Capítulo 11 Referidas a la primera práctica: Memorias ROM 1) b - 2) b - 3) a - 4) d Referidas a la segunda práctica: Memorias RAM l)e-2)a-3)d-4)b 780 APÉNDICE Diagramas de conexionado de los circuitos integrados empleados en las experiencias prácticas (Cortesía de Texas Instruments Incorporated) 781 APÉNDICE 3 7420 7400 DUAL 4 INPUT POSITIVE-NAND GATES QUADRUPLE 2-INPUT POSITIVE-NAND GATES pofitivt loflicr Y-AB 7420 7400 7430 8-INPUT POSITIVE-NAND GATE 7402 OUAORUPLE 2 INPUT POSITIVE ÑOR GATES Y • ABCDEFC WWWÜT popitivp loi Y-A^B 17430 7AO2 7432 OUADRUPLE 2-INPUT POSITIVE OR GATES 7404 poptiv. lofic: Y - A+B HEX INVERTERS positiva togk: V=Á 7432 7404 7442 INPUTSOUTP BCD-TODECIMAL DECODER 7400 QUADRUPLE 2-INPUT POSITIVE ANO GATES poutivp Iggic: Y- AB níljJlLfliJliíliJlLflir .012 3 45 0, GND OUTPUTS 7442 7408 7451 7410 DUAL 2-WIOE 2-INPUT AND-OR INVERT GATES TRIPLE 3-INPUT POSITIVE NANO GATES positiva loyc: Y = ABC 7410 782 MAKf NO IXTINNIU. COIIIHETICN 7461 DIAGRAMAS DE CON^XIONADO DE LOS CIRCUITOS INTEGRADOS 7474 DUAL DTYPE POSiTIVE-EDGE-TRIGGEREO FLIP-FLOPS WITH PRESET AND CLEAR FUNCTION TABLE INPUTS PRESET CLEAR CLOCK I L H X H L X L L X h h r H H t H H L OUTPUTS Q Q H L L H H* H" H L L H Qo Qo ^jjiijTiiTijiirLirLLr 10 747S QUADRUPLE D TYPE LATCH FUNCTION TULE lEach Latch) iNPun OUTPUTS D G Q 5 L H L H H H H L X L Qo Qo H - hi^h laval, L - low laval. X - Irralavant Qq - tha laval of Q bafora tha high-to-low transltlon of G 30 L 0 DG rÓ 20 ^i"" 0D 30 -0 Q LQ 10 1 40 L-i •D 0 G 0 D 6 0 iourjorro^j I—' H r 10 ID 2O ENABLE Vcc 34 , 7475 3D 40 40 7476 DUAL J-K FLIP FLOPS WITH PRESET AND CLEAR FUNCTION TABLE OUTPUTS INPUTS SET CLf AN CLOCK J K o a ti H 11- JT JT JT JT o0 Qo 7476 TOGGLE 7466 OUADRUPLE EXCLUSIVE-OR GATES : Y-A©B-AB*AB ?83 APÉNDICE 3 7490 DECADE COUNTERS BCD COUNT SEOUENCE COUNT Qd OUTPUT Qc Qb a 0 L L L L L L 2 L L H 3 L L H L H L 5 6 7 8 H L L 9 7492 DIVIDE-BYTWELVE COUNTER COUNT 0 I 2 3 5 6 7 8 9 10 7493 74121 784 OUTPUT Qp Oc Qb Qa L L L L L L L L L L H L L L COUNT SEQUENCE OUTPUT COUNT Üp QC C B Qa 0 L L L 1 L L H 2 L L L 3 L L H a L H L 5 L H H 6 L H L 7 L H H 8 H L L 9 H L H 10 H L L 11 H L H 12 H H L 13 H H H 14 H H H C 15 H H H H 4-BIT BINARY COUNTERS MONOSTABLE MULTIVIBRATORS RESET/COUNT FUNCTtON TABLE RESET INPUTS OUTPUT R0(1l R0(2t R9(l) R9(2( Üp Oc QB QA L L L L H H X L L L L L X X H H H L L H COUNT X L X L L X L X COUNT L X X L COUNT COUNT X L L X Al L X X H H 1 1 L X FUNCT1ON TABLE 1 JPUTS OUTPUTS A2 B Q Q X H L H L H L H X L L H H X L H i H JI i_r H H JT. i_r i H _TL t_t X t n. u L t s\ "LT RESET INPUTS R0(1l R0|2l Qp L L X L 7493 OUTPUT QC QB Qa L L L COUNT COUNT DIAGRAMAS DE CONEXIONADO DE LOS CIRCUITOS INTEGRADOS 74164 8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS FUNCTIONTABLE INPUTS OUTPUTS CLEAR CLOCK A B ÜA QB -.. Qh L L X X L L X X X Qao Qbo Qho H L H H H QAn QGn t H t QGn L X L QAn H QGn H f X L L QAn 74181 ARITHMETIC LOGIC UNITS/ FUNCTION GENERATORS SERIAL INPUTSOUTPUTS rR--R-fl¡1433Wíitnjvi_r TI 1T I 1 1 1 I r s ELECTION LOGIC SJ SI SI SO FUNCTlONS 15 ^ aTb *8 *í aQb Ag AB ACTIVE HICH DATA M - L, ARITHMETIC OPCRATIONS Cn-L Co-M i^ttiCarrvl lusaB LUS AB lus a • ia . si plus i - IA • II PLUS 1 - Z€AO - IA • 81 PLUS A| PLUS 1 Al A PLUS AB PLUS 1 A PLUS S PLUS 1 t 111 ACTIVE LOW DATA M • L. ANITHME TIC OPEAATIONS Cn-L Iw OiwitI Inocanyl SELECTION LOGIC SI S7 SI SO FUNCTlONS L L L H f a F AOM.NUS. F AB F - Z BO • II PLUS 1 LUS A- A ^INLJS 1 4 -Each bit is shiltod to tho noxt moro tignificont poi Ji F A . F-A plus ia-bi plus i • BIPLUS 1 F-A PLUS A PLUS 1 F A 785 APÉNDICE 3 74194 4-BIT BIDIRECTIONAL UNIVERSAL SHIFT REGISTERS L H H H H H H H MdOE Si So X X X X H H L H L H H L H L L L X L t t t t t X FUNCTION TABLE OUtFUTS INFUTS SERIAL FARALLEL QC 0 LEFT RIOHT A B c D A B X L L L X X X X X L X X X X X Qao Oro Oco Qoo X X X d b a b c d a c H X X X X H Oah Oba Ca X L X X X X L Qa.. Ba OCa X H X X X X X den Ca OOa H L X X X X X Br Oca QOa L X X X X X X ao Qbo Oco ooo 7300 NUMERIC DISPLAY INPUT A 7300 NUMERIC DISPLAY INPUT A 786 SHIFT OND ^IGHT '•——.'••. ••v——"'—"' LEFT SERIAL PARALLEL INPUTS SERIAL INPUTINPUT 74194 APÉNDICE IV Diseño y fabricación electrónica asistida por computador INTRODUCCIÓN AL CAD, CAE Y CAM Se puede definir al CAD o "Diseño Asistido por Computador", como la técnica, que basándose en el uso del computador junto a los progra mas adecuados, se encarga de facilitar el diseño de un producto. El CAD se utiliza en Mecánica, Electrónica, Arquitectura, Química, Electricidad, Confección, Cartografía, etc. En este apéndice se hace referencia al que se aplica a la Electrónica. Figura Ap IV -1. El CAM o "Fabricación Asistida por Computador" está destinado a simplificar el control de los procesos de fabricación usando al computa dor y métodos informáticos. En su aplicación a la Electrónica se orienta hacia el desarrollo de los planos de las tarjetas de circuito impreso y de la información requerida para la fabricación de circuitos integrados a medida. Como consecuencia del aumento de prestaciones de los microcompu- tadores personales y su reducción de precio, los conjuntos de programas o paquetes de CAD/CAM se están popularizando y su empleo propor ciona una importante disminución del coste y del tiempo dedicado al diseño y, por lo tanto, un notable incremento de la competitividad. En la actualidad, además de existir fabricantes de sistemas integrados de CAD/CAM, o sea, que ofertan el equipo físico o computador y el equipo lógico o programas (Computervision, Hewlett Packard, Digital, GE/CALMA, IBM, Intergraph, Prime, etc), hay importantes empresas que se dedican a desarrollar sistemas CAD/CAM para computadores y microcomputadores comerciales (Mentor Graphics, Applicon, Daisy Sys tems, P-CAD, Me Donell Douglas, etc.). 787 APÉNDICE 4 Fig. Ap IV-1. — El CAD emplea al computador, junto a programas específicos, para ayudar en el diseño. Cortesía de P-CAD. Existen áreas que requieren computadores de altas prestaciones para la aplicación del CAD/CAM, pero cada vez es mayor el número de siste mas que pueden ser soportados por microcomputadores personales, en especial, tipo PC, XT y AT. En la figura Ap IV - 2 se muestra una foto grafía de los elementos que componen un sistema CAD/CAM para mi crocomputadores PC/XT y PC/AT de la casa P -CAD. La máquina debe disponer de un mínimo de 640 K de RAM, un disco flexible de 360 K, un disco duro de 10 M, un canal de comunicación serie RS - 232 y un ratón. La técnica de ayuda por computador en el diseño y fabricación elec trónica distingue entre el concepto CAD y el CAE (Ingeniería Asistida por Computador). Normalmente, en Electrónica el CAD es el conjunto de herramientas informáticas destinadas a dibujar o "capturar" el esque ma electrónico que se desea construir. Este bloque dispone de librerías con las características de los componentes disponibles y salidas de do cumentación para obtener resultados gráficos y textuales, por plotter, impresora y otros periféricos. El CAE se reserva a las herramientas in formáticas encargadas de comprobar el funcionamiento del esquema ob tenido con el CAD. También el CAE ofrece diferentes posibilidades pa788 DISEÑO Y FABRICACIÓN ELECTRÓNICA ASISTIDA POR COMPUTADOR Fig. Ap IV-2.- Fotografía de los elementos de un sistema CAD/CAM electrónico, que puede ser soportado por un microcomputador personal. Se compone de un interfaz electrónico, ra tón, discos con programas y abundante documentación. Cortesia de P-CAD. ra obtener la información adecuada sobre el comportamiento de los cir cuitos, tales como tablas de verdad, oscilogramas, diagramas de tiempo, análisis analógico y digital de señales, etc. Finalmente, el CAM proporciona los recursos precisos para el desarro llo práctico del esquema probado. En la figura Ap IV-3 se presenta un esquema por bloques de las partes fundamentales que conforman las téc nicas de ayuda por computador. Una de las mayores aportaciones del CAD-CAE-CAM es la compatición de recursos, librerías y desarrollos por parte de varios usuarios in dependientes, que realizan diversas labores relacionadas con un proyec to. La figura Ap IV -4 muestra, de forma gráfica, esta posibilidad. 789 APÉNDICE 4 AYUDA POR COMPUTADOR EN ELECTRÓNICA \r CAD Captura y dibujo del esquema ' electrónico < LIBRERÍAS Componentes V características ir 1 CAE CAM Simulación del funcionamiento del circuito Asistencia en la fabricación 11 |1 DOCUMENTACIÓN Diagramas de tiempos oscilogramas gráficos de funcio namiento etc. Construcción de circuitos impresos 1 1 DOCUMENTACIÓN Dibujos definición elementos precios listas de material etc. Construcción de circuitos integrados a medida Control de máquinas herramientas Fig. Ap IV-3.— Diagrama general por bloques de las técnicas de ayuda por computador, aplicadas a la Electrónica. 790 DOCUMENTACIÓN Planos fases de trabajo programas especificaciones finales DISEÑO Y FABRICACIÓN ELECTRÓNICA ASISTIDA POR COMPUTADOR S-S i •O -9• ^ P P I -8 &-8^S OO is 81 a 3" a2 <a •il 791 APÉNDICE 4 CAD PARA ELECTRÓNICA Hay muchos computadores comerciales de propósito general, y esta ciones de diseño lógico específicas, como la que se muestra en la figura Ap IV- 5,.capaces de soportar CAD electrónico y diseñar esquemas con suma facilidad. En la mayoría de los casos, se emplea masivamente el ratón para mover el "cursor" en la pantalla, que es un signo gráfico que posiciona la zona en la que se desea dibujar o borrar un componente. Fig. Ap IV-5.- Fotografía de una estación de diseño lógico, dotada de un ratón que facilita el posicionamiento del cursor en la pantalla. Cortesía de Hewlett Packard. El uso del ratón unido al empleo de menús, prácticos y sencillos, que aparecen en la pantalla con el fin de que el usuario escoja la opción que 792 DISEÑO Y FABRICACIÓN ELECTRÓNICA ASISTIDA POR COMPUTADOR le interese, hace que los modernos diseñadores no precisen de conoci mientos informáticos especiales. La mayor parte de las labores de edición de esquemas sólo exige el desplazamiento del ratón y apretar alguno de sus botones. El teclado queda reservado para introducir nombres de com ponentes y referencias o comandos especiales. Para la creación de los esquemas el paquete CAD hace uso de librerías, que son grandes almacenes de información que contienen todas las ca racterísticas de los posibles componentes que pueden usarse y colocar se sobre la pantalla. En esta fase dichas características son eminentemen te de tipo gráfico y geométrico. Así, hay librerías de las familias TTL, CMOS, ECL, componentes discretos, microprocesadores, células están dar, gate arrays, etc. El CAD dispone de un editor con el cual se pueden crear nuevos componentes y guardarlos en las librerías para su posterior uso. Una flexible organización y partición de la pantalla del computador permite crear complejos esquemas. Figura Ap IV - 6. Igualmente, el CAD permite representar los circuitos con diferentes niveles de precisión, tal como se aprecia en la figura Ap IV - 7. Fig. Ap IV-6.- El CAD proporciona grandes posibilidades de edición de esquemas compiejos. Cortesía de O-CAD. 793 APÉNDICE 4 Fig. Ap IV-7.- Los sistemas pueden diseñarse desde el nivel de bloques funcionales hasta el de talle riguroso de los componentes que lo forman. Una vez efectuado el dibujo del circuito, el CAD permite obtener una extensa documentación de salida, que puede recogerse en plotter, impre sora u otro terminal gráfico. Se pueden obtener listados de componen tes, listado de conexiones, listado de precios, planos acotados, perfiles, etc. Figura Ap IV-8. CAE PARA ELECTRÓNICA El CAE se encarga de efectuar una completa simulación del esquema capturado en la fase anterior (CAD). Existen paquetes de programas que pueden realizar simulación analógica y otros, en general independien tes, simulación digital. El CAE comprueba el funcionamiento de un circuito, en todas las cir cunstancias posibles, sin necesidad de montar un prototipo. Se pueden introducir las condiciones iniciales de cada componente y variar a lo lar go del tiempo las señales de entrada para obtener gráficamente las seña- 794 DISEÑO Y FABRICACIÓN ELECTRÓNICA ASISTIDA POR COMPUTADOR -^ Fig. Ap.IV-8.—Con el CAD se obtiene una abundante información sobre el esquema electró nico diseñado. Cortesía de P-CAD. Fig. Ap. IV-9.- El CAE permite obtener diagramas de tiempo que visualizan el comportamien to de los esquemas capturados, sin necesidad de montar un prototipo. Cortesía de P-CAD. 795 APÉNDICE 4 les de salida correspondientes. También se pueden obtener copias duras de los gráficos de las señales del circuito por impresoras gráficas y plotter, que documenten con todo detalle el proyecto. Figura Ap IV-9. CAM PARA ELECTRÓNICA El CAM facilita la implementación física de los esquemas electró nicos diseñados y simulados en las fases previas de CAD-CAE. El CAM puede estar dirigido a tres áreas principales: Ia. Diseño de circuitos impresos Mediante la aplicación del CAM se optimiza el trazado de las pistas de las tarjetas de circuito impreso. Elimina pistas innecesarias, relocaliza pistas, alarga, estrecha o ensancha las pistas, etc. A veces, el diseña dor puede definir ciertos trazados, dejando al CAM su verificación y acabado final. Figura Ap IV -10. Fig. Ap IV-10.- El CAM realiza, automáticamente, el trazado de las pistas de circuitos im presos en diferentes capas. 796 DISEÑO Y FABRICACIÓN ELECTRÓNICA ASISTIDA POR COMPUTADOR 2a. Fabricación de circuitos integrados Existen estaciones que ofrecen la información necesaria para la cons trucción de circuitos integrados a medida, los cuales contienen los esque mas electrónicos diseñados. 3a. Fabricación de circuitos impresos Los buenos sistemas CAM disponen de salidas directas a fotoplotter, máquinas de inserción automática de elementos, taladradoras, etc. Finalmente, hay estaciones de trabajo, como el modelo HP 3056 de Hewlett Packard, que transfiere automáticamente datos sobre el diseño físico al sistema de prueba de tarjetas acabadas, mejorando la producti vidad y la fiabilidad. 797 APÉNDICE V Diseño de circuitos integrados "a la medida" En este apéndice, que ha sido cedido por la empresa española DECISA, y elaborado por Neil A. De Bella, de Mentor Graphics Corp., se ofrece, de forma sencilla y agradable, una visión sobre la historia del diseño de circuitos integrados a medida del usuario y la evolución que se ha producido en el transcurso del tiempo, de los métodos que se han empleado. El invento del transistor hace aproximadamente 40 años, supuso el desarrollo del computador digital, creando un enorme mercado poten cial para este nuevo componente electrónico, recién aparecido. Se puede considerar al transistor como a la espoleta que azuzó a los diseñadores una insaciable tendencia hacia la "miniaturización". A pesar de la inherente compatibilidad entre la microelectrónica y los computadores, los esfuerzos iniciales de reducir el tamaño de los componentes electrónicos no fueron motivados por los ingenieros de computadores. El increíble potencial de los computadores digitales no fue advertido de inmediato: ¡incluso los propios diseñadores del primer ordenador creían que cuatro computadores, más o menos, satisfarían las necesidades computacionales de todo el mundo! De todos modos, varios proyectos militares de satélites y misiles cla maban por sistemas electrónicos complejos, con severas restricciones de tamaño, peso y consumo de energía. De este modo, el esfuerzo hacia la miniaturización fue capitaneado por las Agencias militares y del espa cio. Para empezar a entender los procedimientos de diseño de circuitos integrados, es preciso comprender las innovaciones tecnológicas que les precedieron. Durante los años cincuenta. Texas Instrument, Fairchild Semiconductor y otras compañías desarrollaron el proceso litográfíco de fabricación de transistores sobre silicio cristalino. 798 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" El proceso litográfico (litografía fotográfica u óptica) es aquél por el cual todos los entramados que constituyen un circuito integrado son transferidos a la superficie de una pequeña pastilla de silicio, técnica que será explicada progresivamente a lo largo de este apéndice. Para comprender estos procesos, debe saberse que cada transistor y sus interconexiones con el resto del circuito, que aparecen de un modo simbólico en un esquema, en última instancia se deben transformar en formas y dimensiones físicas^ predeterminadas, a muy pequeña escala, sobre la superficie de una oblea de silicio. El trabajo del diseñador de circuitos es convertir el esquema eléctrico del circuito en una serie de patrones y entramados geométricos, por me dio de los cuales determinados materiales son añadidos o retirados de la superficie del silicio durante el proceso de fabricación. La estructura de un circuito integrado es compleja, tanto en la topo grafía de su superficie como en su composición interna. Cada uno de los elementos que componen estos dispositivos, es una intrincada estructura de tres dimensiones que se debe reproducir exac tamente en todos los circuitos. El entramado geométrico de cada una de las estructuras del circuito está formado a partir de varias capas de ma terial; algunas de estas capas quedan enterradas bajo la superficie del silicio original y otras son añadidas sobre dicha superficie. El proceso de fabricación de un circuito integrado consiste en crear las diferentes capas en la secuencia adecuada, con una gran precisión y siguiendo el plan trazado por el ingeniero de diseño de circuitos inte grados. A pesar de que la descripción física de un circuito integrado es suma mente compleja, el diseñador sólo necesita realmente conocer unas po cas cosas para llevar a cabo su trabajo. En primer lugar debe ser capaz de entender un esquema eléctrico y saber cómo trasladarlo a las formas geométricas que constituyen los pa trones de fabricación (máscaras). Debe conocer asimismo las dimensio nes exactas de cada transistor dentro del proceso de fabricación elegido (normalmente el ancho y la longitud de las zonas de puerta). Finalmente, puesto que el objetivo del diseñador de circuitos integra dos es conseguir que cada circuito cumpla la función deseada en el mí nimo espacio posible (puesto que cuanto menor sea el tamaño menos silicio se consume), necesita conocer a fondo las "reglas de diseño" del proceso de fabricación a usar. Estas reglas son datos de las dimen siones mínimas que deben tener ciertas distancias, separaciones, exten siones y sobremontajes de las distintas formas geométricas. 799 APÉNDICE 5 Las reglas son suministradas fundamentalmente por los ingenieros de fabricación, titulados en física y química y especializados en la fabrica ción de circuitos integrados. Dichas reglas no se separan demasidado de los códigos de fabricación que son necesarios para la producción real de los integrados de fábrica. Si alguna de las reglas no se sigue totalmente, el ingeniero puede estar seguro de que el circuito no va a funcionar adecuadamente; en el caso de descubrirse un fallo debe ser corregido antes de que el diseño pase a producción sobre silicio. Hay diferentes procesos de fabricación que se pueden aplicar a una determinada tecnología como CMOS, NMOS, Bipolar, etc. Para enten der mejor la diferencia entre lo que es un proceso de fabricación y una tecnología de fabricación puede ser interesante recurrir a una analogía. Empecemos por la tecnología; si un constructor va ha hacer una casa, debe determinar qué materiales va a usar (cemento, madera, ladrillo, cristal, etc). Ciertas condiciones climáticas, sísmicas, etc. le pueden de cidir en un sentido o en otro. Similarmente el ingeniero de diseño, debi do a ciertas consideraciones como son la velocidad de proceso, el con sumo, etc. debe elegir entre usar una tecnología u otra. Una vez que se ha determinado la tecnología, el ingeniero debe deci dir qué proceso de fabricación va a usar (NMOS de 3 mieras, NMOS de 5 mieras). La analogía en este caso es con el constructor que elige el tipo de madera a usar, una vez decidido por este material. Existe una colección de normas de diseño diferentes para cada pro ceso de fabricación, dentro de cada tecnología. Puede haber literalmen te cientos de reglas de diseño dentro de un proceso de fabricación, pero normalmente se reducen a un número más manejable, entre 40 y 50 de las usadas más comúnmente. Cuando un ingeniero de diseño usa un proceso determinado, realmen te lo que esto implica es un modo diferente de dibujar los patrones de los transistores y sus interconexiones. Un ejemplo sería el del arquitec to que prepara los planos para la construcción de una casa en España y de la misma casa en Inglaterra, usando los diferentes códigos de mate riales y las diferentes reglamentaciones de cada uno de los países. Ambas casas son esencialmente iguales, pero su aspecto exterior e interior pue de ser ligeramente diferente. Vayamos ahora a una pequeña historia del diseño total de circuitos integrados. ¿Cómo se llevan a la práctica esas formas geométricas que constituyen los transistores y sus interconexiones? Inicialmente, cuando los circuitos integrados estaban en su infancia, se usaban láminas de mylar verde cuadriculado como medio, sobre las que se dibujaban las lí800 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" neas, con lápiz, escuadra y cartabón, a una escala muy grande, típica mente 1000 veces mayor que el tamaño real (éste es todavía el método en algunas compañías). Cualquier error o revisión era corregido a mano, borrando las lí neas y trazándolas de nuevo. El nombre "Diseñador de Patrones" (Layout Designer) viene de esa época. Estas personas eran generalmente muy creativas e ingeniosas en sus intentos para conseguir un diseño tan compacto como fuera posible, que respetara no obstante las estrictas normas de diseño. Incluso teniendo en cuenta que las líneas están prácticamente limi tadas a horizontales y verticales (a veces se admiten ángulos de 45 gra dos) todavía existe un número casi infinito de modos de implementar un diseño. Los circuitos integrados enteros eran dibujados en una sola hoja de mylar de cerca de dos por dos metros. Aparte de los problemas creados por la violación involuntaria de un par de reglas de diseño en el momento más inesperado, surgió el terri ble fenómeno de las REVISIONES DE INGENIERÍA. El ingeniero electrónico venia muy a menudo al diseñador y, admirando su maravi llosamente compacta creación, preguntaba sin piedad: "¿Piensa usted que se podrían meter uno o dos inversores más en esta zona?" Este era parte del último desafío. Borrar, repintar, etc., ésa era la vida del dise ñador de circuitos integrados. A veces la lámina de mylar se borraba y repintaba tantas veces que llegaba a romperse (supongo que apreciarán mejor la comodidad de los modernos sistemas CAD desde este momento). De todos modos siem pre parecía haber un modo de meter en el circuito los dos inversores extra, incluso si ello significaba muy a menudo negociar con los ingenie ros la violación de algunas reglas menores de diseño. Figura Ap V-l. No hay dos diseñadores que creen la misma parte de un diseño de la misma manera. Así como los artistas se pueden identificar por su es tilo y el tipo de sus pinceladas, los diseñadores totales de circuitos inte grados tenían un estilo perfectamente identificable de trabajar. Hubo y todavía hay una gran competitividad entre diferentes diseñadores, con el fin de conseguir el trazado más pequeño e imaginativo posible. De este modo, un pequeño grupo de élite, de gentes de la alta tecno logía, empezó a emerger en la comunidad electrónica. En aquel tiempo había una clara distinción entre el ingeniero diseñador de circuitos in tegrados y el ingeniero electrónico que hacía el esquema. Este último entregaba su esquema al diseñador y muy a menudo no tenía el coraje o la ambición de intentar el trazado por sí mismo. 801 APÉNDICE 5 ESPACIADO DIÓFNUSI CAPAS POOISILCL MEALT CLAVE ANCHO MÍNIMO SOLAPE MÍNIMO OE CONTACTOS DIFUSIÓN 3 1 X 5 2 POLISILICIO 1 3 X 4 2 METAL X X 4 3 1'5 X X X 2 X CONTACTO H Fig. Ap V-l. - Representación gráfica de algunas reglas típicas utilizadas en el diseño de circui tos integrados. 802 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" El siguiente paso en el diseño del circuito, una vez que todas las revi siones de ingeniería se habían incorporado y no se detectaban más erro res, era el transferir los dibujos a un material plástico rojo denominado "RUBYLITH". Esto se hacía montando el mylar en una gran mesa lu minosa y poniendo encima el rubylith. A continuación, un operario re cortaba la lámina de rubylith por medio de un pantógrafo reproducien do las superficies que había dibujado el diseñador del circuito integrado. Esta etapa era complementada por medio de una cuidadosa inspec ción visual. Este procedimiento se debía repetir para cada una de las diferentes capas de material que constituyen el circuito integrado, típi camente de 6 a 15 (en el proceso NMOS son precisas sólo dos capas pa ra representar un transistor: difusión y polisicio). El resultado de cada una de estas manipulaciones era la obtención de una "MASCARA DE RUBYLITH". Frecuentemente el diseñador de circuitos era llamado "di señador de máscaras". El proceso de diseño continuaba; cada máscara de rubyüth se reducía ópticamente para formar máscaras fotolitográficas o retículas. Una re tícula es simplemente una lámina de cristal de alrededor de 5 x 5 cm., con una emulsión sensible a la luz, similar a un negativo fotográfico. El procedimiento seguido por varias "casas de máscaras" para conseguir transferir la máscara a la placa de cristal consistía en montar la primera sobre una mesa luminosa vertical, situada en un extremo de una habi tación, y hacer una foto de la misma sobre la lámina de cristal desde el otro extremo de la habitación, aplicando una fuerte reducción de tama ño. Típicamente la retícula es "sólo" diez veces mayor que el circuito real. Ampliaciones de estas retículas se obtenían luego con el fin de efec tuar una última inspección visual de las mismas. Finalmente, las retícu las eran reducidas fotográficamente a la décima parte sobre una nueva máscara de cristal. La retícula maestra se reproducía cientos de veces, una al lado de la otra, sobre una máscara final capaz de actuar sobre una oblea de silicio completa. Un conjunto de máscaras correctas es el objetivo final de todo el trabajo de diseño total de circuitos integra dos. Conforme el tiempo pasaba, el número de componentes por circui to integrado se duplicaba cada año (ley de Moore). Esto incrementaba tanto la complejidad del diseño, que a finales de los años 60 las másca ras de rubylith empezaron a ser más grandes que los suelos de los labo ratorios de diseño. Incluso haciendo los dibujos más pequeños, las lá minas de rubylith no cabían en las mesas luminosas y no había un mé todo de crear las retículas por los medios fotográficos tradicionales. 803 APÉNDICE 5 Como consecuencia, estos métodos empezaron a reemplazarse por sistemas automáticos de generación de máscaras. Estos'sistemas son si milares a proyectores de luz dotados de una mesa móvil para el objeto a tratar, de un sistema de diafragmas rectangulares variables y orientables y de una fuente de luz, todo ello controlado por un ordenador. Fi gura Ap V-2. Estas máquinas necesitan la información de las diferentes formas geo métricas codificadas digitalmente, con lo que las láminas de mylar son transferidas a medios magnéticos usando digitalizadores electromecániGENERACION DE RETÍCULAS RETÍCULA A ESCALA 10:1 ILES Fig. Ap V -2. - Esquema simbólico de la utilización de las diferentes aperturas que exponen directamente la ret^cula. Escala 10:1. 804 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" cos. Los antiguos cortadores de rubylith ahora tienen el titulo de "digitalizadores". Una vez nacido el sistema de digitalización, la siguiente etapa natural era la representación en una pantalla de las máscaras, con lo que surgie ron los primeros sistemas interactivos de diseño total de circuitos inte grados. Aparecieron durante los primeros años de la década de los 70, a través de casas como Computervisión, Calma o Aplicon. La gran potencia de los sistemas interactivos fue más evidente para circuitos con zonas altamente repetitivas, como circuitos de memoria, y para ahorrar horas e incluso días de trabajo en las modificaciones de ingeniería. Quedaron atrás los días de llegar al punto de hacer agujeros en la lámina de mylar a base de borrar y repintar una y otra vez, o de los desastres causados por fumadores descuidados. Fue una transición difícil para la mayor parte de los expertos en diseño, ya que pensaban que su creatividad desaparecía con la máquina. Nuevamente fue la lucha de los hombres contra las máquinas, pero la máquina ganó inevitablemente. Aquellos ingenieros que fueron su- fucientemente flexibles para adaptarse a las máquinas de CAD compro baron que los computadores eran una extensión de sí mismos que, en vez de restringir, ampliaban su creatividad. Debido a la facilidad con que las formas geométricas se podían mover y modificar, se intentaban más variaciones a la hora de buscar la solución a un problema, mejoran do las soluciones finales. Puesto que ahora era el computador el que disponía de los datos del circuito, la inspección visual se podía ampliar por medio de programas de comprobación de reglas de diseño (Design Rule Checking) que de tectaban con facilidad las violaciones de anchura, separaciones, etc. Asimismo se podían hacer modificaciones muy fácilmente antes .de llegar a la fabricación de las máscaras finales. Otras comprobaciones que se pudieron hacer desde ese momento fueron las de las normas eléctricas de diseño (Electrical Rule Checking), a través de programas con capaci dad para efectuar anáüsis eléctricos teniendo en cuenta las formas y di mensiones de los componentes, las capacidades distribuidas, cortocircui tos o circuitos abiertos y hasta de comprobar que el diseño geométrico se correspondía con el eléctrico. Los sistemas automáticos de generación de máscaras, debido a las li mitaciones de sus aperturas ópticas rectangulares, introdujeron otra eta pa más en el proceso de diseño. Una vez que las formas eran digitalizadas, los datos electrónicos debían ser convertidos a un formato apto pa ra los generadores automáticos de patrones (Pattern Generators o PG files) antes de ser enviados a las fábricas de máscaras. 805 APÉNDICE 5 Los ficheros "PG" contienen una secuencia de apuntes, cada uno de ellos describiendo un rectángulo, de modo que las diferentes máscaras son descompuestas en múltiples rectángulos, cada uno caracterizado por su anchura, longitud, lugar y ángulo de rotación. Estos rectángulos se ordenan en una secuencia de flashes, de modo que cuando se alimentan estas secuencias a la máquina una luz se dispara, exponiendo directa mente la superficie de la emulsión fotográfica depositada sobre la retí cula de cristal de escala 10 a 1. La mesa se desplaza luego a la siguente zona a exponer, se reajustan las aperturas, se dispara el flash y así una y otra vez. Como en el caso anterior se duplican luego las máscaras elementales, para conseguir las retículas maestras que se usan en el proceso real de fabricación. Figura Ap V-3. GENERACIÓN DE RETÍCULAS RETÍCULA MAESTRA LUZ CULA A ESCALA 10 = UCTORAS 10:1 MESA MÓVIL \ ^ys,' \* \ \ \ Fig. Ap V-3. - La retícula maestra se emplea para reproducir retí culas una junto a otra. 806 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" Los más pequeños detalles que se pueden formar por medio de la fo tolitografía convencional están limitados por la propia longitud de onda de la luz utilizada. En las tecnologías actuales es posible reproducir de talles de unas pocas mieras; el límite parece estar alrededor de las 0.5 ó 1 mieras. Los cañones de electrones, por el cQntrario, tienen una longi tud de onda en el rango de los nanómetros, de modo que los circuitos integrados pueden ser comprimidos aún más por medio de la litografía de rayo de electrones (Electron Beam). Los sistemas modernos de rayo de electrones se parecen mucho a los microscopios electrónicos de barrido. Un fino rayo de electrones barre la oblea, con el fin de exponer una emulsión sensible a los electrones dispuesta sobre la retícula. Con la ayuda del rayo de electrones, es posi ble eliminar la retícula de escala 10 a 1 y exponer directamente la oblea. Los programas de control de las máquinas de barrido de electrones son muy diferentes de las anteriores, controlados según el formato PG, de modo que normalmente siguen sus propios protocolos. En todo ca so hay al menos un protocoló estándar, que casi todos los fabricantes de máquinas de CAD soportan, el Electron Beam Exposure System (EBES). La diferencia entre los dos formatos se ilustra en la figura Ap V-4, que muestra un polígono fraccionado según los dos procedimientos. (a) (b) (c) Fig. Ap V-4. - Generación de polígonos: a) Polígono original; b) Generado por fotolitografía; c) Generado por máscara de electrones. Debido a que el sistema PG usa aperturas rectangulares, no puede acometer directamente ángulos agudos; la máquina de rayo de electro nes, al barrer horizontalmente la película consigue los ángulos agudos por medio de figuras trapezoidales, y no tiene problemas. Por fin hemos llegado al final del proceso de fabricación. La produc ción de circuitos integrados necesita de un método para formar con pre cisión las diferentes figuras geométricas sobre la oblea de silicio. El inte807 APÉNDICE S grado es fabricado capa a capa, por medio de cada una de las diferentes retículas maestras descritas ya en este apéndice. Veamos cómo se efectúa la fabricación. El fabricante de los circuitos compra las obleas preparadas y listas para la primera etapa de fabrica ción (DOW y Monsanto son dos fabricantes de obleas). El silicio natural es extraído de su propio óxido, el ingrediente principal de la arena co mún. Una serie de procesos químicos permiten purificarlo hasta una pu reza superior al 99.9999999^. Determinadas impurezas necesarias, denominadas dopantes, se aña den al silicio mientras éste está fundido, con el fin de dotarle del adecua do grado de conductividad. De aquí viene el nombre de semiconductor. Así como el agua desionizada no conduce la electricidad, el silicio es un aislante casi perfecto cuando está puro; la habilidad que tiene un semi conductor (silicio con impurezas) para conducir la electricidad, está a medio camino entre un conductor (como un metal) y un aislante (co mo la goma). Un gran cristal único de silicio (7 a 10 centímetros de diámetro y cer ca de un metro de largo) se hace crecer del silicio fundido insertando una "semilla" de cristal en él y haciéndola girar lentamente mientras se va tirando de ella hacia fuera. La superficie exterior del cristal, confor me va creciendo, va adoptando una forma circular de un diámetro es tándar, típicamente alrededor de los 10 cm. Este gran monocristal es luego introducido en una herramienta que lo corta en rodajas por medio de una delgada cuchilla de diamante de alta velocidad. Cada una de las obleas así obtenidas son lijadas por las dos caras y pulidas por una de ellas. Una oblea típica tiene alrededor de medio milímetro de espesor. Las etapas finales de acabado se efectúan en una sala perfectamente limpia con el fin de que las obleas no tengan absolutamente ningún defecto, tal como pueden ser los de pulido, roturas, impurezas químicas o partícu las de suciedad. Las etapas por las que las formas geométricas son transferidas a la su perficie de la oblea es muy similar para cada una de las capas. El proce so entero se puede entender mejor si nos concentramos en una sola de ellas. Después se ilustra la secuencia de capas usada en la fabricación de un circuito integrado NMOS. En casi todos los procesos, una etapa común es la creación de una ca pa de diqxido de silicio (aislante) en la superficie de la oblea, para luego retirar selectivamente zonas del óxido, de modo que quede visible el si licio que hay debajo. La etapa empieza con una oblea de silicio pulido, tal como se ve en sección en la figura Ap V-5a. La oblea se expone a 808 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" una atmósfera de oxígeno a alta temperatura con el fin de hacer crecer una fina y uniforme capa de dióxido de silicio en su superficie (fig. Ap V-5b). A continuación la oblea se enfría y se recubre de una capa de re sina orgánica (fig. Ap V-5c). Después, la resina es completamente seca da y comprobada para garantizar su continuidad, con lo que la oblea está lista para el primer proceso de grabado. Una retícula maestra (máscara), con las formas deseadas, se pone muy cerca de la oblea, tal como se indica en la figura Ap V-5d. Las áreas de sombra producidas por las figuras opacas de la máscara se colocan sobre las zonas en las que interesa dejar el óxido de silicio; las zonas transpa rentes marcan los lugares en los que es necesario quitar el óxido de sili cio. Una vez que la máscara está correctamente alineada con la oblea, se la expone a una intensa radiación ionizante, tal como rayos X de baja energía o luz ultravioleta. Dicha radiación es detenida por las zonas osSi a) b) SiO, RESINA 5i Si 11 RADIACIÓN RETÍCULA \ MASCARA d> Si yx/Ys/y/////// MASCARA RESINA SiO; H Fig. Ap V-5. - a) Corte en una oblea virgen de Si; b) Corte de una oblea oxidada; e) La oblea oxidada se recubre de resina; d) Radiación ionizante a través de la máscara. 809 APÉNDICE S curas, llegando sólo a la resina, el óxido de silicio y al silicio mismo en las zonas transparentes de la máscara. Mientras que la radiacción no ha ce ningún efecto en el óxido y en el silicio, rompe la estructura molecu lar de la resina. Hay dos tipos de resinas en uso: las positivas y las nega tivas. En las figuras se ilustra el proceso con una resina positiva en la que la protección queda íntegra en las zonas de sombra. Ap V-6. Una vez que se ha expuesto el conjunto a la radiación, la oblea pre senta las características indicadas en la figura Ap V-6a. En las zonas ex puestas, la resina presenta una estructura más blanda y frágil que en las zonas no expuestas a la radiación. Gracias a esto es posible disolver las zonas expuestas, por medio de disolventes, sin afectar a las zonas no ex puestas. La resina se retira o "revela" sumergiendo las obleas en líqui dos disolventes adecuados (fig. Ap V-6b). En este momento, las formas geométricas de la máscara se han trans ferido a las zonas con resina o sin resina en la superficie del dióxido de silicio. Es posible ahora eliminar el óxido de silicio exponiendo la oblea a determinados materiales que atacan éste, respetando la resina y el si licio puro. El ácido fluorhídrico se usa normalmente para esta tarea. Los materiales orgánicos como la resina son muy resistentes a este áci do, que tampoco ataca el silicio puro. El resultado de la eliminación del óxido se puede ver en la figura Ap V-6c. A continuación se retira el resto de la resina. Hay tres métodos para hacerlo: ácidos fuertes, ácidos orgánicos fuertes y oxigeno atómico, que oxidan los materiales orgánicos. Una vez retirada la capa de resina, el as pecto de la oblea es como en la figura Ap V-6d. Ahora se ha transferido la figura original desde la máscara al óxido de silicio. Un proceso similar se lleva a cabo para grabar cada una de las capas que forman un circuito integrado. Las etapas se diferencian en el tipo de disolventes utilizados y en el tipo de materiales a los que se expone la superficie del silicio con el fin de modificar su estructura conduc tora. No es necesario para el lector comprender en detalle todos los pasos, sino entender cómo las formas que hay en las máscaras se pasan al material que forma cada una de las capas. Como ejemplo se describen las secuencias necesarias para fabricar un circuito integrado NMOS. En la figura Ap V-7 desde el apartado a la f se ilustra brevemente una simple, pero completa secuencia de los pasos ne cesarios para la consecución del circuito integrado. La figura sólo repre senta un inversor básico, pero en realidad todos los componentes son fa bricados a la vez, en el mismo proceso. La parte de arriba de las figuras Ap V-7a a Ap V-7f presentan la vista en planta del inversor, conforme se va formando; la parte inferior presenta el corte por la línea de flechas. 810 DISEÑO DE CIRCUITOS INTEGRADOS "A LA MEDIDA" RESINA VIRGEN \ Si RESINA \ RESINA EXPUESTA :sm^^ Si 02 ^TZ^Z^^ ^si p2 Si RESINA \ yyy//////Av//////////\.s¡ q. Si si )\/(^^~ Fig. Ap V-6. - a) La resina expuesta a la radiación cambia sus características; b) Mediante el revelado se elimina la resina expuesta; c) Ataque mediante óxi do; d) Eliminación total de la resina virgen. El proceso de fabricación termina con la verificación eléctrica de los circuitos. Cada uno de los circuitos integrados de que se compone la oblea es probado por separado con el fin de asegurarse de que funciona correctamente. Todos los que son defectuosos son marcados con un punto de tinta. La comprobación se efectúa por medio de una herramienta especial controlada por un ordenador, que incluso pone el punto de tinta en los defectuosos sin necesidad de intervención humana. Asimismo mantiene estadísticas sobre el número de circuitos buenos por oblea, su situación y la incidencia relativa de los diferentes tipos de fallos. Estos datos se pueden usar luego para buscar métodos de mejorar el porcentaje de cir cuitos buenos. El circuito terminado debe sufrir todavía una última operación, el encapsulado. El circuito debe ser metido en algún tipo de cápsula protec tora. Antes de esto, la oblea es cortada para obtener los integrados indi viduales, normalmente marcando las líneas de corte con un diamante y rompiendo por esa línea, de un modo similar al que se usa para cortar un cristal de ventana. 811 APÉNDICE 5 T d) a) T b) e) T O f) Fig. Ap V-7. - a) Fase de grabación del silicio; b) Implantación de iones; c) Fase de grabación del polisilicio; d) Fase de grabación de las difusiones; e) Orificios para los contactos; f) Fase de grabación de las capas de metal. Los circuitos buenos son pegados a la cápsula y conectados a sus pati llas por medio de finos hilos que se sueldan, de un lado a los contactos metálicos del integrado y del otro a las patillas del encapsulado. Este es luego sellado (típicamente en plástico o en cerámica) y el componente está listo para la prueba final. El circuito pasa una serie de comprobacio nes eléctricas y de ambiente para estar seguros de que funciona perfec tamente y que seguirá haciéndolo por muchos años. Con esto se culmina el largo camino que comenzó con un ingeniero que dibujaba el esquema de lo que luego sería el circuito integrado. 812 DNICA DIGITAL MODERNA ^ventajosas características de la Electrónica Digital han conducido a su empleo masivo, atisbando un futuro aún más prometedor, dada la enorme investigación y los descubrimientos que se producen cada día en este campo de la técnica. Este libro expone los fundamentos en los que se basa la teoría digital, así como los elementos electrónicos que implementan sus funciones, o sea, los circuitos integrados. Los temas que se tratan son asequibles a los técnicos electrónicos y a los especialistas en Informática que posean los conocimientos básicos de Electrónica. Al final de cada lección teórica o práctica hay una serie de ejercicios de autotest para que el lector pueda comprobar personalmente el grado de comprensión de los temas estudiados. También se proponen una serie de experiencias prácticas, con materiales muy comunes, que ayudan extraordinariamente a comprender el comportamiento de todos los dispositivos que se estudian. ISBN 84-283-1717-8 Magallanes, 25 - 28015 Madrid 9"788428 317177