Bolsa 15/10491-7 - Nanoeletrônica, Nanofios

Processo:	15/10491-7
Modalidade de apoio:	Bolsas no Brasil - Doutorado
Vigência (Início):	01 de dezembro de 2015
Vigência (Término):	31 de maio de 2018
Área do conhecimento:	Engenharias - Engenharia Elétrica - Materiais Elétricos

Pesquisador responsável:	Marcelo Antonio Pavanello
Beneficiário:	Bruna Cardoso Paz

Instituição Sede:	Centro Universitário FEI (UNIFEI). Campus de São Bernardo do Campo. São Bernardo do Campo , SP, Brasil

Bolsa(s) vinculada(s):	16/06301-0 - Caracterização elétrica e simulação tridimensional de nanofios transistores MOS, BE.EP.DR

Assunto(s):	Nanoeletrônica Nanofios
Palavra(s)-Chave do Pesquisador:	Nanoeletrônica \| Nanofios \| Temperatura \| tensão mecânica \| Transistor MOS \| Materiais e Componentes Semicondutores
Resumo A crescente miniaturização dos dispositivos eletrônicos tem dificultado a utilização de transistores MOS planares em tecnologias extremamente submicrométricas devido à presença de efeitos de canal curto. Transistores MOS com múltiplas portas melhoram sensivelmente o controle das cargas na região de canal, reduzindo a ocorrência de tais efeitos. Portanto, estes dispositivos têm sido considerados bastante promissores para tecnologias futuras. Diversos transistores de múltiplas portas, tais como os FinFETs de porta dupla ou tripla, têm ganhado bastante atenção da comunidade científica graças ao seu bom desempenho em aplicações digitais. Outra estrutura de múltiplas portas, desenvolvida recentemente, que tem apresentado resultados promissores são os nanofios transistores MOS.Estas estruturas possuem seção transversal de poucos nanômetros, possibilitando excelente controle eletrostático e minimizando os efeitos indesejáveis encontrados em transistores MOS com comprimentos de canal da ordem de 10 nanometros. Neste projeto de pesquisa de doutorado deseja-se estudar, por meio de simulações numéricas e medidas experimentais, os efeitos da temperatura sobre as propriedades elétricas de nanofios transistores, procurando identificar o comportamento dos dispositivos com a sua física de funcionamento. Serão estudados os efeitos da temperatura sobre as características elétricas dos nanofios transistores, considerando a ação ou não de tensão mecânica no Si, assim como a adoção ou não de rotação no substrato. Com o intuito de se alcançar os objetivos propostos, serão realizadas simulações numéricas tridimensionais em nanofios transistores de canal curto em função da temperatura. Os nanofios transistores a serem estudados foram e serão fabricados no CEA-Leti, França. (AU)

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Publicações científicas (16)

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Study of silicon n- and p-FET SOI nanowires concerning analog performance down to 100 K. Solid-State Electronics, v. 128, n. SI, p. 60-66, FEB 2017. (15/10491-7)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Low temperature influence on performance and transport of Omega-gate p-type SiGe-on-insulator nanowire MOSFETs. Solid-State Electronics, v. 159, n. SI, p. 83-89, SEP 2019. (15/10491-7)

MOLTO, ALLAN ROBERTO; PAZ, BRUNA CARDOSO; PAVANELLO, MARCELO ANTONIO; IEEE. Influence of fin width and back bias on the low-frequency noise of long channel SOI nanowires. 2019 LATIN AMERICAN ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., 2019-01-01. (15/10491-7)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Methodology to separate channel conductions of two level vertically stacked SOI nanowire MOSFETs. Solid-State Electronics, v. 149, p. 62-70, NOV 2018. (15/10491-7)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Low temperature influence on performance and transport of Ω-gate p-type SiGe-on-insulator nanowire MOSFETs. Solid-State Electronics, v. 159, p. 7-pg., 2019-09-01. (15/10491-7)

BERGAMASCHI, F. E.; RIBEIRO, T. A.; PAZ, B. C.; DE SOUZA, M.; BARRAUD, S.; CASSE, M.; VINET, M.; FAYNOT, O.; PAVANELLO, M. A.; IEEE. Carrier Mobility Variation Induced by the Substrate Bias in Omega-gate SOI Nanowire MOSFETs. 2019 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S), v. N/A, p. 3-pg., 2019-01-01. (15/10491-7)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO; IEEE. New method for individual electrical characterization of stacked SOI nanowire MOSFETs. 2017 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S), v. N/A, p. 3-pg., 2017-01-01. (15/10491-7, 16/06301-0)

CERDEIRA, A.; ESTRADA, M.; PAVANELLO, M. A.. On the compact modelling of Si nanowire and Si nanosheet MOSFETs. Semiconductor Science and Technology, v. 37, n. 2, FEB 1 2022. (15/10491-7)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Electrical characterization of vertically stacked p-FET SOI nanowires. Solid-State Electronics, v. 141, p. 84-91, MAR 2018. (15/10491-7, 16/06301-0)

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO; IEEE. Back bias impact on effective mobility of p-type nanowire SOI MOSFETs. 2018 33RD SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO), v. N/A, p. 4-pg., 2018-01-01. (15/10491-7)

PAZ, BRUNA CARDOSO; PAVANELLO, MARCELO ANTONIO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; SARAFIS, P; NASSIOPOULOU, AG. Performance and Transport Analysis of Vertically Stacked p-FET SOI Nanowires. 2017 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS 2017), v. N/A, p. 4-pg., 2017-01-01. (15/10491-7, 16/06301-0)

BERGAMASCHI, FLAVIO ENRICO; BARRAUD, SYLVAIN; CASSE, MIKAEL; VINET, MAUD; FAYNOT, OLIVIER; PAZ, BRUNA CARDOSO; PAVANELLOA, MARCELO ANTONIO; IEEE. Impact of substrate bias on the mobility of n-type Omega-gate SOI nanowire MOSFETs. 2019 34TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO 2019), v. N/A, p. 4-pg., 2019-01-01. (15/10491-7)

MOLTO, ALLAN ROBERTO; PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO; IEEE. Low-Frequency Noise Investigation in Long-Channel Fully Depleted Inversion Mode n-type SOI Nanowire. 2018 33RD SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO), v. N/A, p. 4-pg., 2018-01-01. (15/10491-7)

PAZ, BRUNA CARDOSO; DORIA, RODRIGO TREVISOLI; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO; IEEE. Non-linearity Analysis of Triple Gate SOI Nanowires MOSFETS. 2016 31ST SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO), v. N/A, p. 4-pg., 2016-01-01. (15/10491-7)

PAZ, BRUNA CARDOSO; PAVANELLO, MARCELO ANTONIO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; GAMIZ, F; SVERDLOV, V; SAMPEDRO, C; et al. Cryogenic Operation of Omega-Gate p-type SiGe-on-Insulator Nanowire MOSFETs. 2018 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., 2018-01-01. (15/10491-7)

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