DDVHDL 22ej Tareas A1 (Et)
DDVHDL 22ej Tareas A1 (Et)
DDVHDL 22ej Tareas A1 (Et)
CON VHDL
TAREAS
ENERO - JUNIO
2022
1
Índice de contenido
Tareas A1 3
Tareas A2 8
Tareas A3 16
Tareas A4 20
2
DISEÑO DIGITAL
CON VHDL
TAREAS
ENERO – JUNIO
2022
AVANCE 1
3
Elementos del lenguaje
8. Para interpretar vectores de bits como "011", números binarios con o sin signo, se usan
operadores relacionales, pero no están en el paquete ieee.std_logic_1164.all, entonces
¿en qué paquete están? R: En el paquete std_logic_arith
Objetos
4
ejecuta de manera secuencial es decir en un orden determinado y por lo tanto no
concurrente.
25. Determine cuáles son las unidades de diseño necesarias para realizar un
programa en VHDL.
5
31. Declare la entidad para el siguiente circuito.
32. Declare la entidad para el circuito que se muestra en la figura, utilice vectores.
R:
library ieee;
use ieee.std_ogic_1164.all;
entity Promedio is
end Promedio;
36. Declare la entidad del circuito multiplexor de 4:1 mostrado en la figura siguiente,
utilizando la librería: ieee.std_logic_1164.all;
37. Declare la entidad del multiplexor de 4:1 mostrado en la figura del ejercicio
anterior, si cada entrada está formada por un vector de 4 bits.
6
38. Declare la entidad del multiplicador mostrado en el ejercicio utilizando vectores y el
paquete std_logic_1164.
7
FIN