Dispositivos lógicos programables (PLD)

Los dispositivos lógicos programables (o PLD, o PLD para abreviar) hacen más fácil la
integración de aplicaciones y desarrollo lógico al englobar soluciones en circuitos
integrados. El resultado es un espacio físico reducido dentro de la aplicación. Es decir,
son dispositivos fabricados y modificados que se pueden personalizar desde el exterior
mediante diversas técnicas de programación. El diseño se basa en una biblioteca y un
mecanismo de mapeo de funciones específicas, y su implementación solo requiere la fase
de programación del dispositivo que el diseñador suele ejecutar en unos segundos.

En la actualidad, el diseño de ASIC (circuitos integrados desarrollados para aplicaciones

específicas) domina las tendencias en el desarrollo de aplicaciones a nivel de
microelectrónica. Este diseño presenta varias opciones de desarrollo, como se observa en
la tabla 1.1. A nivel de ASIC los desarrollos full y semi custom ofrecen grandes ventajas
en sistemas que emplean circuitos diseñados para una aplicación en particular. Sin
embargo, su diseño ahora sólo es adecuado en aplicaciones que requieren un alto
volumen de producción; por ejemplo, sistemas de telefonía celular, computadoras
portátiles, cámaras de video, etcétera

Los dispositivos FPGA y CPLD ofrecen algunas características de los ASIC, solo que con
un costo más reducido. El costo de producir un ASIC es más alto que el de un PFGA o un
CPLD, pero con la diferencia de que ambos circuitos son reprogramables, se les puede
modificar o borrar una función programada si cambiar el funcionamiento del circuito

Estructura Interna de un PLD

Los dispositivos PROM, PLA, PAL y GAL se componen de matrices o arreglos fijos o
programables, mientras que CPLD y FPGA se componen bloques lógicos configurables. Y
celdas de alta densidad La arquitectura básica de PLD consta de puertas AND y puertas
OR conectadas a la entrada y salida del dispositivo. El propósito de cada uno se describe
a continuación.
Matriz AND. Consiste en múltiples puertas "AND" interconectadas por cables, y cada
punto de "intersección" tiene un fusible. Esencialmente, la programación del arreglo
implica fundir o cerrar el fusible para eliminar las variables que no se utilizarán. Observe
cómo en cada entrada de la puerta AND, el fusible que conecta la variable seleccionada a
la entrada de la puerta sigue siendo el mismo. En este caso, una vez que el fusible se
funde, no se puede reprogramar
Arreglo OR. Consiste en un conjunto de puertas OR conectadas a una matriz programable
que contiene un fusible en cada intersección. Este tipo de disposición es similar a las
compuertas Y discutidas en el punto anterior, en que se programa de la misma manera
soplando los fusibles para eliminar las variables no utilizadas. La Figura 1.2 muestra la
disposición del quirófano programado y no programado.

Arreglo Lógico Genérico (GAL)

GAL (Generic Array Logic), Generic Array Logic en español, es un tipo de circuito
integrado de la marca Lattice Semiconductor que fue desarrollado con el propósito de
reemplazar la mayoría de PAL mientras se mantiene la compatibilidad de sus terminales.
En su lugar, se utiliza una matriz de memoria EEPROM para que se pueda programar
varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable,
una matriz OR fija y una lógica de salida que se puede programar mediante una macro
célula. Esta estructura permite implementar cada función lógica como la suma de
productos con un número definido de términos

Estructura Interna de un PLD

Los dispositivos PROM, PLA, PAL y GAL se componen de matrices o arreglos fijos o
programables, mientras que CPLD y FPGA se componen bloques lógicos configurables. Y
celdas de alta densidad La arquitectura básica de PLD consta de puertas AND y puertas
OR conectadas a la entrada y salida del dispositivo. El propósito de cada uno se describe
a continuación.
Matriz AND. Consiste en múltiples puertas "AND" interconectadas por cables, y cada
punto de "intersección" tiene un fusible. Esencialmente, la programación del arreglo
implica fundir o cerrar el fusible para eliminar las variables que no se utilizarán. Observe
cómo en cada entrada de la puerta AND, el fusible que conecta la variable seleccionada a
la entrada de la puerta sigue siendo el mismo. En este caso, una vez que el fusible se
funde, no se puede reprogramar.

Arreglo OR. Consiste en un conjunto de puertas OR conectadas a una matriz programable

que contiene un fusible en cada intersección. Este tipo de disposición es similar a las
compuertas Y discutidas en el punto anterior, en que se programa de la misma manera
soplando los fusibles para eliminar las variables no utilizadas. La Figura 1.2 muestra la
disposición del quirófano programado y no programado.

Arreglo Lógico Genérico (GAL)

GAL (Generic Array Logic), Generic Array Logic en español, es un tipo de circuito
integrado de la marca Lattice Semiconductor que fue desarrollado con el propósito de
reemplazar la mayoría de PAL mientras se mantiene la compatibilidad de sus terminales
En su lugar, se utiliza una matriz de memoria EEPROM para que se pueda programar
varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable,
una matriz OR fija y una lógica de salida que se puede programar mediante una macro
célula. Esta estructura permite implementar cada función lógica como la suma de
productos con un número definido de términos.

Arquitectura de un dispositivo GAL

El GAL básicamente está formado por una matriz AND reprogramable y una matriz OR fija
con configuración programable de salidas y/o entradas
Las estructuras GAL son estructuras PAL construidas con tecnología CMOS y
comercializadas por primera vez por Lattice Semiconductor en 1984. Como ya se
mencionó, se pueden borrar y programar eléctricamente. Son reprogramables y más
flexibles. En la salida de la matriz AND / OR hay un circuito más complejo con selectores y
flip-flops con los que se pueden implementar ecuaciones más complejas. Existen
diferentes arquitecturas según la versión del fabricante.

Dispositivos Lógicos Programables de alto nivel de integración

Existen PLD de alto nivel de integración y estos se crearon para adjuntar cantidades más
grandes de dispositivos en circuito. Tienen la ventaja de contar con espacio y costos de
producción reducidos, además de que ofrecen una mejora sustancial al diseño de
sistemas más complejos dado a que incrementan la velocidad de frecuencias de las
operaciones. Aparte, brindan a los diseñadores oportunidad de enviar productos al
mercado con mayor velocidad y les permiten realizar cambios en el diseño sin afectar la
lógica, agregando periféricos de entrada/salida sin consumir mucho tiempo, dado que los
circuitos son reprogramables dentro del campo de trabajo.

Dispositivos lógicos programables complejos (CPLD)

El circuito CPLD está compuesto por una matriz de múltiples PLD, que se agrupan en
bloques en el chip. Estos dispositivos a veces se denominan EPLD (Enhanced PLD:
Enhanced PLD), Super PAL, Mega PAL, etc. Tienen altas capacidades de integración
porque su capacidad es equivalente a aproximadamente 50 PLD individuales. En su
estructura básica, cada CPLD contiene múltiples bloques lógicos (Similar a GAL22V10)
Conecta a través de señales canalizadas de la interconexión programable (PI). La unidad
PI es responsable de interconectar el bloque lógico y el bloque de entrada / salida del
dispositivo. En la red apropiada

Un bloque lógico (también llamado unidad generadora de funciones) está formado por un
conjunto de términos de producto que implementan el producto elaborado por una puerta
AND, y el esquema de asignación de términos permite la creación de una suma de
productos de "AND" y por macro celdas similares a las incorporadas en la GAL22V10
contenida en GAL22V10. Las unidades de E / S a veces se consideran parte del bloque
lógico, aunque la mayoría de los fabricantes las consideran externas. Cabe mencionar
que el tamaño del bloque lógico es muy importante porque determina cuánta lógica se
puede implementar en el CPLD. Es decir, establece la capacidad del dispositivo.

Un bloque lógico (también llamado unidad generadora de funciones) está formado por un
conjunto de términos de producto que implementan el producto elaborado por una puerta
AND, y el esquema de asignación de términos permite la creación de una suma de
productos de "AND" y por macro celdas similares a las incorporadas en la GAL22V10
contenida en GAL22V10. Las unidades de E / S a veces se consideran parte del bloque
lógico, aunque la mayoría de los fabricantes las consideran externas. Cabe mencionar
que el tamaño del bloque lógico es muy importante porque determina cuánta lógica se
puede implementar en el CPLD. Es decir, establece la capacidad del dispositivo.

Estos dispositivos se basan en arreglos de coni puertas, los cuales consisten en parte de
la arquitectura que contiene 3 elementos configurables: bloques lógicos configurables,
bloques de entrada y bloques de salida y canales de comunicación. A diferencia de los
CPLD, los FPGA se establecen en cantidades equivalentes a cierto número de
compuertas. Por adentro, un FPGA está formado por arreglos de bloques lógicos
configurables (CLB), que se comunican entre ellos y con las terminales de entrada/salida
(E/S) por medio de alambrados llamados canales de comunica' ción. Cada FPGA contiene
una matriz de bloques lógicos idénticos, por lo general de forma cuadrada, conectados por
medio de líneas metálicas que corren vertical y horizontalmente entre cada bloque

se puede observar una arquitectura FPGA de la familia XC4000 de la compañía Xilinx.

Este circuito muestra a detalle la configuración interna de cada uno de los componentes
principales que conforman este dispositivo.