Sistemas Digitales

INTRODUCCIN A
LOS
DISPOSITIVOS
LGICOS
PROGRAMABLES
(PLDS).

Jaime Armando Almeyda Rueda
Trminos
ROM: Memoria de solo lectura
PLD: Dispositivo Lgico Programable
PLA: Arreglo Lgico Programable
PAL: Lgica de Arreglos Programable.






Los dispositivos lgicos programables son
circuitos integrados digitales que no
tienen una funcin predefinida por el
fabricante. Su funcin puede ser
definida (o programada) por el usuario.
Los dispositivos actuales (CPLD y FPGAs)
tienen una capacidad lgica de hasta
millones de compuertas, incluyen
interfaces programables para varios
estndares de interface elctrica y
tienen bloques de funciones especiales
embebidos entre la lgica programable
tales como memoria, multiplicadores o
CPUs completas.
Diseo Lgico Hoy Da
La mayor parte de los diseos de nivel de sistema
incorporan diversos dispositivos, como son las
memorias RAM, ROM, controladores, procesadores,
etc., que se interconectan mediante gran cantidad
de dispositivos lgicos de propsito general,
frecuentemente denominados lgica de unin ("glue
logic"). En los ltimos aos, los dispositivos PLD
(Programmable Logic Device) han comenzado a
reemplazar muchos de los antiguos dispositivos de
unin, SSI y MSI.

Ventajas de los PLDs
El uso de dispositivos PLD proporciona una
reduccin en el nmero de circuitos integrados. Por
ejemplo, en los sistemas de memoria de las
computadoras, los PLD pueden utilizarse para
decodificar direcciones de memoria y generar
seales de escritura en memoria.

En muchas aplicaciones, los PLD y, en concreto, las
matrices lgicas programables (PAL, Programmable
Array Logic) y las matrices lgicas genricas (GAL,
Generic Array Logic) pueden emplearse para
reemplazar dispositivos lgicos SSI y MSI,
consiguiendo con ello una reduccin de etapas y de
los costos.


El diseo con PLDs seala las
siguientes ventajas en relacin a la
lgica cableada:
Economa.
Menos espacio en los impresos.
Se mantiene la reserva del diseo.
Se requiere tener menos inventarios que
con circuitos estndar SSI, MSI.
Menos alambrado.

Posibilidades en Diseo Digital
1.- C.I. normalizados o estndar de funcin fija

De funcin fija y en diferentes escalas de integracin
SSI: puertas, MSI: codificadores, decodificadores, contadores, ...
LSI: Unidad Sncrona Asncrona de Recepcin Transmisin ,...

2.- Circuitos Digitales Configurables

Se puede modificar su funcin mediante la configuracin de las
interconexiones internas existentes

3.- Circuitos de Aplicacin Especfica

Realizacin a medida de la aplicacin:

Totalmente a medida (Custom)
Empleando elementos o procesos estndar (Semicustom)
Circuitos Digitales Configurables (CDC)
frente a la lgica cableada clsica
Reduccin del tamao del circuito global

Reduccin de costes

Diseos flexibles y adaptables

Proteccin del diseo

Menores retardos de propagacin: ms velocidad

Diseo mediante herramientas software

Se pueden configurar con equipos de bajo coste
CDC de Altera
Circuitos Digitales Configurables (CDCs)
Recursos lgicos (bloques)



Interconexiones configurables
Qu
tienen?
Tendencias y tipos:

Las interconexiones estn concentradas y en una organizacin
matricial: Dispositivos Lgicos Programables
(Programmable Logic Devices: PLD)

Las interconexiones estn distribuidas: Conjuntos Configurables
de Puertas (Field Programmable Gate Arrays: FPGA)
CDC (I): Dispositivos Lgicos Programables
MATRIZ
DE
INTERCONEXIN
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
.
.
.
.
.
.
........... ...........
Bsicos
Tipos de PLDs: Avanzados
Complejos

CDC (II): Conjuntos Configurables de Puertas (FPGAs)
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
Bloque
Lgico
ANTECEDENTES: PLA, PAL Y PROM
Planteamiento inicial: combinacionales como suma de productos

Se pueden configurar las entradas a las puertas AND y/o las de
las puertas OR:


Configurables las entradas de las AND y de las OR:
PLA FPLA (Field Programmable Logic Array)

Configurables las entradas a las AND y fijas las entradas
a las OR:
PAL (Programmable Array Logic)

Fijas las entradas a las AND (todos los productos posibles)
y programables las entradas a las OR:
PROM (Programmable Read Only Memory)
Con fusibles:

Irreversibles y no reconfigurables
Fueron los primeros en aparecer

Con transistores MOS reconfigurables (no voltiles)

Borrables y reconfigurables:
Borrables mediante luz ultravioleta
Borrables elctricamente

Con transistores MOS y memoria activa esttica (voltiles)

Se configura cada conexin mediante un biestable
Al dejar de alimentar el circuito se pierde la configuracin


CONFIGURACIN DE LAS INTERCONEXIONES
CONFIGURACIN MEDIANTE FUSIBLES
Inicialmente todos los fusibles intactos

Eliminar la conexin: quemado del fusible

No se puede recuperar la situacin inicial
3 Entradas
Configurables
entradas a AND
(disponibles
entradas y negadas)
Configurables
entradas a OR
3 Salidas
(funciones distintas)
No hay 2
n
puertas AND
para todos los posibles
trminos de la 1 forma
cannica
PROGRAMMABLE LOGIC ARRAY: PLA
Notacin empleada en las conexiones:

Slo para hacer ms simples y reducidos los esquemas
No es una lnea comn a todas
las entradas de la puerta
Esquema normal convencional
Esquema equivalente
PLA
El PLA es un PLD formado por una matriz
AND programable y una matriz OR
programable. La PLA ha sido desarrollada
para superar algunas de las limitaciones de
las memorias PROM.
El usuario especifica todas las
conexiones.
Esto produce cualquier suma de
productos.
Representacin
simplificada
equivalente
PLA: REPRESENTACIN SIMPLIFICADA
PAL
La PAL es un PLD que se ha desarrollado para
superar ciertas desventajas de la PLA, tales como
los largos retardos debidos a los fusibles
adicionales que resultan de la utilizacin de dos
matrices programables y la mayor complejidad del
circuito.
La PAL bsica est formada por una matriz AND
programable y una matriz OR fija. Esta estructura
permite implementar cualquier suma de productos
lgica con un nmero de variables definido, sabiendo
que cualquier funcin lgica puede expresarse como
suma de productos.
PROGRAMMABLE ARRAY LOGIC: PAL
Conexiones
programables
entradas AND
Entradas circuito
Conexiones fijas
entradas OR
No hay 2
n
puertas AND
para todos los posibles
trminos de la 1 forma
cannica
Salidas circuito
(hasta 4 funciones)
PROM
La PROM est formada por un conjunto fijo (no
programable) de puertas AND conectadas como
decodificador y una matriz programable OR.
El arreglo de AND es un decodificador que consiste
de 2
n
compuertas.
El usuario slo especifica las conexiones a las
compuertas OR, produciendo as una solucin en
forma de minitrminos.
La PROM se utiliza como una memoria direccionable
y no como un dispositivo lgico.

PROGRAMMABLE READ ONLY MEMORY: PROM
Conexiones fijas
entradas AND
Conexiones
programables
entradas OR
Hay disponibles
2
n
puertas AND
con todas las
combinaciones
posibles de las
entradas
Salidas circuito
(hasta 4 funciones)
Entradas circuito
PLA:
Configurable la matriz AND y OR
Mayor nmero de conexiones a programar
Mayor flexibilidad en la realizacin del circuito

PAL:
Configurables la matriz AND y fija la OR
Menos conexiones a realizar
La salida no es flexible
Ocupan menos rea de Silicio y tienen menos retardo de
propagacin

PROM:
Configurable la matriz OR y fija la AND
Estn disponibles todas las combinaciones de las seales
de entrada en su estado natural o complementado
Se puede realizar cualquier circuito combinacional
Se emplean para almacenar datos
LAS DIFERENCIAS
Ms usadas
PAL (1975...)
GAL (1984)
EPLD (1984)
FPGA (1984)
EVOLUCIN DE LOS CIRCUITOS
DIGITALES CONFIGURABLES
PAL: Programmable Array Logic
Marca registrada por Monolithic Memories Inc. (MMI)
compaa ya desaparecida

Circuitos bsicos con conexiones configurables con
diodos y fusibles (bipolares)

Inicialmente combinacionales y posteriormente se
introducen salidas con biestables D (registros)

Es posible la realimentacin de las salidas hacia las
zonas de conexiones
PAL Combinatoria
PAL Secuencial
Biestable D
16L8 en encapsulado DIP20
16R8 en encapsulado DIP20
Ejemplo de diseo:
Puertas de distintos tipos
con una misma PAL
CPLDs
Los CPLDs son dispositivos que
combinan varios bloques lgicos
similares a las PAL o GAL con
una matriz de interconexin
programable.

Estos dispositivos se fabrican
con distintas capacidades para
adaptarlos a las necesidades
del usuario. Como ejemplo, la
familia MAX7000 de alto
rendimiento de Altera se
manufactura en versiones
desde 32 hasta 512
macroceldas, con 36 a 212
entradas/salidas segn el
dispositivo y empaquetamiento
que se elija.
Estructura general CPLD Altera
Estos dispositivos incluyen adems de las macroceldas, un arreglo de
interconexin programable (PIA), una red de distribucin de reloj dedicada y
bloques de entrada salida que permiten interfaces compatibles con diferentes
estndares elctricos.
Los bloques lgicos AND y OR estn ambos incluidos en la macrocelda del
dispositivo.
GAL: Generic Array Logic
Marca registrada por Lattice Semiconductor en 1984

Son de tecnologa CMOS borrables elctricamente
y reprogramables (MOS de puerta enterrada)

Inicialmente eran PAL: configurable matriz AND

Evolucionaron hacia PLA: matriz de AND y de OR config.
con macroceldas de entrada, salida y ocultas

Bsicas similares a PAL: GAL EE V SS
Entradas Salidas
EPLD: Erasable Programmable Logic Devices
Introducidos por Altera en 1984

Son de tecnologa CMOS, reprogramables; inicialmente
eran borrables con luz UV actualmente tambin
incluyen las que se borran elctricamente

Son PAL evolucionadas: mayor nivel de integracin y
mayor velocidad

En la red configurable estn disponibles seales de
entrada, de salida y de macroceldas
Mayor nmero de macroceldas

Se distribuyen las zonas de interconexin:

Buses locales
Bus global

Macroceldas locales:
Slo pueden reinyectar sus salidas al bus local

Macroceldas globales:
Pueden reinyectar las salidas al bus global
EPLD de ALTERA: Aumenta nivel de integracin
FPGA: Field Programmable Gate Arrays
Introducidos por Xilinx en 1984, le siguieron Actel
Corporation y Altera

Red de puertas programables in situ con la idea de
reducir conexiones prestablecidas y distribuirlas por
el circuito integrado

Tipos de conexiones:

*Borrables y configurables elctricamente con SRAM
(LCA: Logic Cell Array)
*No borrables (de antifusibles): Texas Instr. (1991)

Bloques Lgicos Internos (CLB): realizacin de
funciones lgicas, de complejidad muy diversa, desde
inversores hasta memorias de acceso aleatorio.

Bloques Lgicos de Entrada y Salida (IOLB):
enlace entre los bloques lgicos internos y terminales
de entrada y salida externos

Recursos de Interconexin: conjunto de lneas e
interruptores programables para conexin entre
bloque internos y de entrada/salida
ELEMENTOS DE UNA FPGA
Entrada/Salida
Bloque
Lgico
Canales hor.
Intercon.
vertical
BL BL BL BL BL BL BL
BL BL BL BL BL BL BL
BL BL BL BL BL BL BL
ES ES ES ES ES ES ES
ES
ES
ES
ES
ES
ES
ES ES ES ES ES ES ES
BL
BL
BL
BL
BL
BL
BL
BL
BL
ORGANIZACIN EN UNA FPGA
Tipo terraza
Tipo cuadrcula
BL BL BL BL BL BL BL BL
Tipo mar de puertas
PLD Bsicos (BPLD)

-Adicin de elementos lgicos a los PAL combinatorios y secuenciales
-Macroceldas con ms elementos

PLD Avanzados (APLD)

-Nuevas arquitecturas con recursos asignables a diferentes celdas
-Estructuras segmentadas: varias matrices de interconexin
-Ecuaciones lgicas ms complejas y con menor retardo
-Varias lneas de reloj independientes: varios secuenciales

PLD Complejos (CPLD)

-Macroceldas complejas
-Arquitecturas evolucionadas de BPLD y APLD
PANORAMA ACTUAL DE LOS PLDs
* Altera (EEUU 1983): http://www.altera.com
* Lattice Semiconductor (EEUU 1984): http://www.latticesemi.com
* Xilinx (EEUU 1984): http://www.xilinx.com
* Cypress (EEUU 1982): http://www.cypress.com
* Philips (Holanda 1972): http://www.semiconductors.philips.com
* Texas Instruments (EEUU 1971): http://www.ti.com
PRINCIPALES FABRICANTES DE PLDs
B
P
L
D

C
P
L
D

A
P
L
D

Familia Arquitectura Macrocelda Caractersticas
Classic
EP220-224
EP610-910
-Una matriz de
interconexin
(bus global)
Un biestable
Una realimentacin
-16 Macroceldas
-Borrables por luz UV (OTP)
-DIP20 y DIP24
Classic
EP312-324
-Una matriz de conex.
-Distribucin de sumas
Un biestable
Doble realimentacin
-De 12 a 24 Macroceldas
-Borrables con luz UV
Classic
EP1810
-Segmentada
-Dos matrices con.
Un biestable
Una realimentacin
-48 Macroceldas (900 puertas)
-68 pines (PLCC PGA)
-Borrables con luz UV
MAX5000 -Segmentada
-Puertas NAND expans.
Un biestable
Doble realimentacin
-De 32 a 192 Macroceldas
-Borrables con luz UV
MAX7000 -Segmentada
-Puertas NAND expans.
-Distribucin de sumas
Un biestable
Doble realimentacin
-Hasta 512 Macroceldas
-De 44 a 208 pines
-Borrables elctricamente
MAX3000 -Segmentada
-Puertas NAND expans.
-Distribucin de sumas
Un biestable
Doble realimentacin
-Hasta 256 Macroceldas
-De 44 a 256 pines
-Borrables elctricamente
MAX9000 -Segmentada
-Puertas NAND expans.
-Distribucin de sumas
Un biestable
Doble realimentacin
-Hasta 560 Macroceldas
-De 84 a 356 pines
-Borrables elctricamente
FLASHlogic -Segmentada
-Bloques log.conf.
(SRAM y PLD avanz.)
-Recursos adicionales:
comparador 12 bits
Un biestable
Doble realimentacin
-De 80 a 160 Macroceldas
-Hasta 20480 bits SRAM
-Basado en SRAM (voltiles)
PLDs de Altera
Arquitectura Interna

BPLD:
Contadores, mquinas de estado, interfaz de MPUs,...
n de entradas, biestables, macroceldas, productos asociados?

APLD y CPLD:
Procesadores grficos, controladores de teclado, comunicaciones,...
puertas lgicas equivalentes, recursos lgicos adicionales?

Frecuencia mxima de trabajo

Depende de la tecnologa y de la arquitectura

Tecnologa

Actualmente MOS, los EEPLD (ISP) sustituyen a los EPLD
OTP (EPLD sin ventana) tienen bajo coste

CRITERIOS TCNICOS (I)
Verificabilidad (Testability)

Facilidad para desarrollar una secuencia de pruebas que
permitan comprobar el funcionamiento
ISP (In System Programmable) permiten grabar y comprobar
en el propio circuito

Fiabilidad (Reliability)

En condiciones de temperatura, tensin de alimentacin, etc.

Proteccin del cdigo

Que no sea copiable el diseo

CRITERIOS TCNICOS (II)
Herramientas de CAD

Disponibilidad, coste y facilidad de manejo
Suelen ser especficas de cada fabricante
Hay herramientas universales: OrCAD y Logisim.

Servicio tcnico del fabricante

Ayuda al diseo
Documentacin, pgina web, tutoriales,etc.
CRITERIOS DE DISEO
CRITERIOS COMERCIALES
Costes fijos: herramientas, programacin y aprendizaje

Costes variables: coste unitario y de incorporacin en el sistema

Disponibilidad: facilidad para conseguir PLD, distribuidores, etc.

Estabilidad en el mercado: evolucin o desaparicin
DIP Dual In Line Package (max 64)
(dos filas de terminales)
PGA Pin Grid Array (max 600)
(matriz de terminales)
SOIC Small Outline Integrated Circuit (250)
(versin DIP para montaje superficial)
ENCAPSULADOS
QFP Quad Flat Package (250)
terminales planos en los 4 lados
LCC Lead Chip Carrier (100)
terminales doblados en 4 lados
BGA Ball Grid Array (1000)
matriz de puntos de soldadura