Circuitos Lógicos - Sumador 5 Bits

ASIGNATURA
CIRCUITOS LÓGICOS
Sumador de 5 bits
INGENIERÍA ELECTROMÉDICA
SEMESTRE 4
DOCENTE
KEVIN ARNOLD RODRÍGUEZ VARGAS
NOMBRE DEL ALUMNO

Ilse Adriana Morales de la Rosa
Regina Ontiveros Flores
Diego Nieves Mora
GÓMEZ PALACIO, DGO. 18 DE FEBRERO DE 2024

Introducción
El sumador binario es uno de los componentes fundamentales en la aritmética digital y se
utiliza ampliamente en una variedad de aplicaciones, desde procesadores de computadoras
hasta dispositivos embebidos. Su función principal es realizar la suma de dos números
binarios, generando la suma correcta y llevando a cabo cualquier acarreo necesario.
En este informe, se documenta el proceso de diseño, simulación e implementación en una

FPGA de un sumador binario de 5 bits. Este proyecto se divide en dos fases principales: la
simulación utilizando el software LTSpice para comprender el comportamiento del sumador
a nivel de circuito, y la implementación en hardware utilizando Gowin FPGA Designer para
obtener una implementación física del sumador en una FPGA.
La simulación inicial en LTSpice nos permite comprender los principios fundamentales del
funcionamiento del sumador binario y validar su correctitud a nivel de circuito. Se utilizan
puertas lógicas como base para construir el módulo del sumador de 1 bit, y luego se
extiende este diseño para crear un sumador de 5 bits. Se incluirán diagramas de tiempo de
la simulación, tablas de verdad y ecuaciones booleanas relevantes para describir el
comportamiento del sumador.
Posteriormente, el diseño del sumador se implementa en una FPGA utilizando Gowin FPGA
Designer. Se garantiza que el diseño respete los operadores bit a bit utilizados en prácticas
anteriores y se sintetiza para su carga en la FPGA. Se detallarán los algoritmos
implementados en la FPGA y se realizarán pruebas para verificar su correcto
funcionamiento.
El informe también incluirá un video narrado que mostrará la conexión de la protoboard con
las entradas y salidas del sumador binario de 5 bits a la FPGA. Se llevarán a cabo
operaciones binarias distintas para demostrar la funcionalidad del sumador, utilizando LEDs
para visualizar correctamente las salidas.
A través de este proyecto, se espera profundizar en la comprensión de los conceptos

teóricos y prácticos relacionados con los circuitos digitales, la simulación de circuitos
electrónicos y la implementación en hardware utilizando FPGA.
Objetivos
1. Comprender los principios fundamentales de la aritmética binaria y la operación de
suma en sistemas digitales.
2. Diseñar y simular un sumador binario de 1 bit utilizando puertas lógicas en el

software LTSpice.
3. Extender el diseño del sumador de 1 bit para crear un sumador de 5 bits y simular su
funcionamiento en LTSpice.
4. Analizar y documentar el comportamiento del sumador de 5 bits mediante la
creación de diagramas de tiempo de la simulación, tablas de verdad y ecuaciones
booleanas.
5. Implementar el diseño del sumador de 5 bits en una FPGA utilizando Gowin FPGA
Designer, asegurando el cumplimiento de los operadores bit a bit.
6. Sintetizar el diseño y cargarlo en la FPGA para su implementación física.
7. Verificar la funcionalidad del sumador de 5 bits en la FPGA mediante pruebas

exhaustivas, incluyendo la realización de al menos tres operaciones binarias
distintas.
8. Elaborar un informe detallado que incluya los resultados de la simulación en

LTSpice, el proceso de implementación en la FPGA, las pruebas realizadas y
cualquier otro aspecto relevante del proyecto.
9. Crear un video narrado que presente la conexión de la protoboard con las entradas y
salidas del sumador binario de 5 bits a la FPGA, demostrando su funcionamiento
mediante la realización de operaciones binarias.
Desarrollo
Fase 1: Diseño y Simulación en Software de Simulación de Circuitos
Descripción: En esta etapa inicial del proyecto, se diseñó y simuló el sumador binario de 5
bits utilizando un software de simulación de circuitos. Se emplearon puertas lógicas como
base para construir el sumador y se realizaron simulaciones para verificar su correcto
funcionamiento.
Actividades:
Diseñar el sumador binario de 5 bits utilizando puertas lógicas en el software de
simulación.
Verificar la corrección del diseño mediante simulaciones que cubran diferentes
combinaciones de entrada.
Optimizar el diseño según sea necesario para mejorar la eficiencia y la velocidad de
operación.

Resultados:
● Diagramas esquemáticos del sumador binario de 5 bits.
● Resultados de simulación que demuestran el correcto funcionamiento del sumador.
Fase 2: Implementación en FPGA Designer
Descripción: En esta fase, se llevó a cabo la implementación del diseño del sumador binario
en una FPGA utilizando el software FPGA Designer. Se garantiza que el diseño respetará
los operadores bit a bit y se sintetizó para su carga en la FPGA.
Actividades:
Transcribir el diseño del sumador binario a FPGA Designer, asegurando la correcta
implementación de las funciones lógicas.
Sintetizar el diseño y generar un archivo de configuración compatible con la FPGA.
Cargar el diseño sintetizado en la FPGA para su implementación física.

Resultados:
● Archivo de configuración para la FPGA.
● FPGA programada con el diseño del sumador binario.
Fase 3: Pruebas y Verificación en la FPGA
Descripción: En esta fase, se realizaron pruebas exhaustivas en la FPGA para verificar el
correcto funcionamiento del sumador binario de 5 bits. Se probaron diferentes
combinaciones de entrada y se verificó la precisión de las salidas.
Actividades:
Realizar pruebas de funcionamiento utilizando diversas combinaciones de números
binarios como entrada al sumador.
Verificar que las salidas generadas por la FPGA fueran consistentes con las
esperadas según la suma binaria realizada.
Ajustar el diseño y volver a realizar pruebas si era necesario para corregir posibles
errores.
Resultados:
● Documentación de las pruebas realizadas.
● Registro de resultados de las pruebas y cualquier ajuste realizado en el diseño.
Resultados del Proyecto
Fase 1: Diseño y Simulación en Software de Simulación de Circuitos

Los resultados de esta fase demostraron la corrección del diseño del sumador binario de 5
bits. Se logró una representación precisa de las operaciones de suma binaria mediante
puertas lógicas, y las simulaciones realizadas confirmaron su correcto funcionamiento. Se
verificó que el sumador producía las salidas esperadas para todas las combinaciones
posibles de entradas binarias.
Fase 2: Implementación en FPGA Designer

La implementación del diseño del sumador binario en la FPGA fue exitosa. Se generó un
archivo de configuración compatible con la FPGA y se cargó el diseño sintetizado en el
hardware. La FPGA fue programada con el diseño del sumador binario de 5 bits, y se
verificó su funcionalidad mediante pruebas iniciales.
Fase 3: Pruebas y Verificación en la FPGA

Durante esta fase, se llevaron a cabo pruebas exhaustivas en la FPGA para verificar el
correcto funcionamiento del sumador binario de 5 bits. Se probaron diferentes
combinaciones de entrada y se compararon las salidas generadas por la FPGA con los
resultados esperados. Se identificaron y corrigieron posibles errores en el diseño,
asegurando la precisión y consistencia de las operaciones de suma.
Conclusiones
El proyecto de desarrollo del sumador binario de 5 bits ha sido un éxito, logrando diseñar,
simular e implementar un sumador binario eficiente y preciso. A lo largo de las diferentes
fases del proyecto, se han alcanzado varios objetivos clave, lo que demuestra una
comprensión profunda de los conceptos de circuitos lógicos y su aplicación en la práctica.
En la primera fase del proyecto, se utilizó álgebra booleana para diseñar y simular el
sumador binario de 5 bits, utilizando puertas lógicas como base para su construcción. La
optimización del diseño mediante la simplificación de las expresiones booleanas y el uso de
mapas de Karnaugh permitió alcanzar un diseño eficiente y de alto rendimiento.
Posteriormente, en la fase de implementación en FPGA Designer, se trasladó con éxito el

diseño del sumador binario a hardware, garantizando la correcta implementación de las
funciones lógicas en la FPGA. Se demostró la versatilidad y flexibilidad de la FPGA como
plataforma de desarrollo, permitiendo una rápida iteración del diseño y una fácil corrección
de errores.
Las pruebas exhaustivas realizadas en la FPGA durante la fase de verificación aseguraron
la precisión y fiabilidad del sumador binario de 5 bits. Se probaron diversas combinaciones
de entrada y se compararon las salidas generadas por la FPGA con los resultados
esperados, garantizando la validez del diseño en diferentes escenarios de uso.
Finalmente, se completó el proyecto con la optimización final del diseño y la documentación

detallada de todo el proceso. Se logró una presentación clara y concisa de los resultados
obtenidos, proporcionando una referencia útil para futuros proyectos relacionados con
circuitos lógicos y diseño de sistemas digitales.
En conclusión, el proyecto de desarrollo del sumador binario de 5 bits ha sido una

experiencia valiosa que ha permitido consolidar y aplicar conocimientos teóricos en un
entorno práctico. El éxito alcanzado en cada fase del proyecto demuestra la capacidad para
abordar desafíos complejos en el diseño y desarrollo de sistemas digitales.

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NOMBRE DEL ALUMNO

GÓMEZ PALACIO, DGO. 18 DE FEBRERO DE 2024

En este informe, se documenta el proceso de diseño, simulación e implementación en una

A través de este proyecto, se espera profundizar en la comprensión de los conceptos

2. Diseñar y simular un sumador binario de 1 bit utilizando puertas lógicas en el

6. Sintetizar el diseño y cargarlo en la FPGA para su implementación física.

7. Verificar la funcionalidad del sumador de 5 bits en la FPGA mediante pruebas

8. Elaborar un informe detallado que incluya los resultados de la simulación en

Fase 1: Diseño y Simulación en Software de Simulación de Circuitos

Fase 2: Implementación en FPGA Designer

Fase 3: Pruebas y Verificación en la FPGA

Posteriormente, en la fase de implementación en FPGA Designer, se trasladó con éxito el

Finalmente, se completó el proyecto con la optimización final del diseño y la documentación

En conclusión, el proyecto de desarrollo del sumador binario de 5 bits ha sido una

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