CHAPITRE 4

CARACTERISATION DES CIRCUITS ET

ESTIMATION DES PERFORMANCES

1) caractérisation de la Résistance :

w L

B
L’expression de la résistance d’un pavé de semi-conducteur est donnée est donnée par :
RAB = ZRsh où Z = L/W et RSh la Résistance d’un pavé carré de matériau
RAB = ρL/A soit => R = ρL /(tW) pour un pavé carré, l’expression devient :
Avec L = W => RAB = ρ/t = Rsh ohm / carré et ρ = 1/σ = 1/q μ Ν οù µ est la mobilité et N est
la concentration des porteurs par unité de volume
La table ci-dessous donne la résistance d’un carré pour quelques matériaux :

Couche Rs (Ohm / Sq)

Aluminium 0.03
N Diffusion 10 – 50
Silicide 2–4
Polysilicium 15 - 100
Transistor NMOS 104
Transistor PMOS 2.5 x 104
Un transistor MOS occupe la surface se trouvant à l’intersection de la diffusion (hachures
négatives) et le polysilicium (hachures positives). La figure ci-dessous montre un transistor de
taille minimale (W = L) et un transistor de largeur 4 fois la longueur (W = 4L)

L=2λ
W = 8λ

Polysilicium

W L
=2λ = 2λ

N - diffusion

R = Z Rs
R = 1sq x Rs = Rs = 104 Ω R = (L/W) * Rs
R = (1/4) 104 Ω
Dispositif Minimum

2) Caractérisation de la capacité

Dans un circuit, les couches conductrices sont séparées l’une de l’autre par du SiO2. Ceci
pourrait constituer une capacité à plaques parallèles, Cox = є0єox A / tox (farads)
tox = épaisseur oxide(100-200Å=1-2 10-2µm), A= Area, et єoєox =3,9x8,85 10-14 F/cm
=35 10-18 pF/µm ;
Capacité par unité surface Cox = 35-17 10-4 pF/µm2. C’est l’unité standard pour le noeud
technologique correspondant à la capacité grille-canal du transistor de taille minimum (2λ x
2λ), donnée par □Cg

La figure ci-dessous montre les capacités générées par l’intervalle d’oxyde entre les diverses
couches de métal :

Couche métal 3
C23
C22 C22
Couche métal 2
C21
Couche métal 1

Les capacités de diffusion sont montrées en vue de profil et en vue de dessus :

 Grille
polysilicium
b

b
a Diffusion Diffusion
source a
drain Cjp

Xc

Cja

Cdif = Cja x (ab) + Cjpx (2a +2b)

a = largeur de diffusion
b = longueur de diffusion

Cj = Cj0 (1- Vj / Vb)-m

Cj0 = Cj (Vj = 0)

Cja = capacité de jonction/µ2

Cjp = capacité périphérique/µ
Vb = 0,6V
Vj = -5v
m = 0,45

3) Effets RC distribués :

Les fils excessivement longs se présentent comme des lignes de retard formées par des
cellules RC comme le montre la figure ci-dessous :

R Vj-1 →i j-1 R Vj →ij R Vj+1

C C C

La réponse temporelle au nœud Vj est donnée par l’équation suivante :

C(dVj/dt) = Ij-1- Ij = (Vj-1- Vj)/R - (Vj- Vj+1)/R
Pour un grand nombre de cellules (faible taille), si on appelle x la distance à partir de l’entrée,
r la résistance par unité de longueur et c la capacité par unité de longueur, on a l’équation
différentielle de diffusion suivante : rcdV/dt = d2 V /dx2
De même le temps de retard discret est donné par tn = 0,7RCn(n+1)/2, de même avec
l’hypothèse ci-dessus tl = 0,7rcl2/2 où l est la longueur du fil

3) Modèle dynamique du transistor MOS

Afin de déterminer le modèle dynamique de l'inverseur, il est important de commencer par

présenter celui du transistor MOS dans le cas d'un grand signal, puis d'un petit signal.

3-1) Cas d'un grand signal:

Ce cas concerne tout d'abord les circuits logiques, pour lesquels un calcul précis des
temps de commutation requiert la prise en compte des non linéarités du dispositif. Cela
suppose évidemment l'utilisation de logiciels de simulation tel que celui de HSpice. Un circuit
équivalent décrivant le comportement du premier ordre du dispositif est donné par la figure 8
ci-dessous:

C1
C
GD

G GDS Substrat

I
D
C
GS C
2

Figure 8

Ce modèle comprend les capacités grille-source CGS et grille-drain CGD non linéaires, les
capacités de diffusion des régions source C2 et drain C1, la conductance non linéaire GDS
observée en régime de saturation, et le courant ID (VD,VG). L'analyse d'un circuit grand
signal est souvent simplifiée, aux dépens de la précision, en moyennant les éléments non
linéaires dans la gamme de fonctionnement. Le circuit linéaire correspondant pourra être plus
facilement analysé.

3-2) Cas d'un petit signal:

Pour les applications "petit signal", les paramètres du circuit équivalent deviennent
linéaires. Un circuit équivalent du premier ordre en régime saturé est donné par la figure 9 ci-
dessous:
 D
Cgd
gds
G Cc C1
Substrat
gmvgs
C
gc 2
Cgs
S S

Figure 9

Ici les éléments Cc et gc et la source dépendante gmvgs représentent le dispositif intrinsèque.

La capacité et la conductance réparties du canal sont données sous forme ramassée par Cc et
gc , elles sont responsables de la fréquence de coupure intrinsèque du dispositif. Cependant,
dans la plupart des applications, les éléments extrinsèques dominent et Cc et gc sont
négligées.
Les capacités de recouvrement grille-drain et grille-source sont représentées par Cgs et Cgd ,
alors que la capacité associée avec la zone déplétée autour des diffusions source et drain est
représentée respectivement par C1et C2. La conductance gds représente la pente des
caractéristiques ID VD, résultat du raccourcissement du canal avec l'augmentation de VD ,
dont la valeur a été donnée au chapitre 1.

4) Analyse dynamique des inverseurs et temps de retard

4-1) Capacité totale de sortie

En reprenant les capacités parasites du paragraphe précédent pour la paire
de transistors CMOS, on a dans la figure 10 :

+V Cgs2 + VDD
Cgs1 DD
S B S B

G G
Cgd1 D C21 D
Cgd2 C22
Cgd1 Cgd2
C21 C22
v G D G vo
i D
S B
Ci S B
Cgs1
Cgs2

Figure 10

La figure ci-dessous montre les capacités parasites d'une paire d'inverseurs en cascade:
 Wp Transistor P
Cgsp
source
Cgdp Cgdp
L
Cgdn Cgdn
Cgsp drain Ldp
Cgdp Cdbp
1 fo Sortie Substrat
Cdbn
Cgdn
Cdiff Cint Cgsn Entrée Ldn
drain
L
source
Cgsn Transistor N
Wn
Figure 11

Les capacités grille-substrat ont été négligées ainsi que les capacités source-substrat car
source et substrat sont connectés soit à la masse soit à l'alimentation.

La capacité d'entrée Cin de l'inverseur de commande est donnée par :

Cin= (Cgdn+Cgsn+Cgbn)+(Cgdp+Cgsp+Cgbp)≈2Wn(L/2)cox+2Wp(L/2)cox
=(Wn + Wp)L.cox
Cette expression ne tient compte ni de la capacité grille-substrat Cgb, ni de l'effet Miller pour
Cgdn et Cgdp ; si on tient compte de ce dernier comme je l'ai suggéré dans le premier rapport
de lecture (suivant C. Mead et L. Conway dans leur livre "Introduction aux systèmes VLSI"
page 13 ainsi que M. Cand, E. Demoulin, J. L. Lardy du CNET dans leur livre "Conception
des circuits intégrés MOS" page 115) on obtient :
Cin ≈ 3Wn(L/2)cox+ 3Wp(L/2)cox = 1.5 (Wn + Wp)L.cox

La capacité de charge CL de l'inverseur de commande est constituée de trois contributions la

capacité d'oxyde Cox, la capacité d'interconnexion Cint et la capacité de diffusion Cdiff , soit
:
CL = Cox + Cint + Cdiff

-La capacité d'oxyde Cox :

Cox = Cox (sortie de la commande) + Cox (entrée de la charge)
Cox (entrée de la charge) = Cin
Cox(sortie de la commande)=(Cgdn)+(Cgdp)≈Wn(L/2)cox+Wp(L/2)cox=0.5(Wn+ Wp)L.cox
Si on tient compte de l'effet Miller, on a :
Cox (sortie de la commande) = (Wn + Wp)L.cox
Cox = (Wn + Wp)L.cox + 0.5 (Wn + Wp)L.cox = 1.5 (Wn + Wp)L.cox , non compte tenu de
l'effet Miller et compte tenu de ce dernier :
Cox = 1.5 (Wn + Wp)L.cox + (Wn + Wp)Lcox = 2.5 (Wn + Wp)L.cox

-La capacité d'interconnexion Cint :

Il existe deux contributions principales à la capacité parasite d'interconnexion : la capacité de
périphérie et la capacité de surface. Yvon Savaria, dans son livre "Conception et vérification
des circuits VLSI" où il se réfère à la technologie de Northern Telecom, donne à la page 98, le
tableau ci-dessous afin de comparer la capacité de 1 carré d'un fil de taille minimale réalisé
avec chacune des couches (y compris les effets périphériques) à la valeur de Cg (Cox d'un
transistor de taille minimale) :

Couche Nombre de Cg par carré de Nombre de carrés de taille

taille minimale minimale par Cg
Métal 2 0,0037 27
Métal 1 0,0077 13
Poly 0,1 10
Diffusion n 1,0 1
Diffusion p 0,5 2

" Avec l'évolution des procédés vers des dimensions plus faibles (nanométrique), l'importance
des effets périphériques tend à croître; ils sont donc de moins en moins négligeables. Ces
effets sont si complexes qu'il faut recourir à un extracteur approprié (Mc Cormick, S.P. Excl:
A circuit extractor for IC Designs, IEEE Proc. 21st Design Automation Conference
Albuquerque 1984 pp. 616-623) pour arriver à les évaluer avec précision lors de la conception
d'un circuit VLSI". Les formes des connexions peuvent prendre une importance cruciale
comme l'expliquent Glasser et Dobberpuhl dans leur ouvrage "The Design and Analysis of
VLSI circuits, Addison-Wesley Reading (Mass.) 1985"

-La capacité de diffusion Cdiff :

Il est enfin très important de pouvoir évaluer la capacité de diffusion en sortie :
Cdiff(sortie de la commande) = (Cdbn)+(Cdbp) ≈ Wn(Ldn)cj + Wp(Ldp)cj

Exemple d'application :
La société ES2 a communiqué pour la technolgie CMOS 1µm :
cox = 170 nF/cm2 et cj = 30 nF/cm2
Admettons que le "Lay out" nous donne : L = 1 µm; Wn = Ldn = Ldp = 3µm et que Wp =
10µm
alors pour un inverseur tout seul :
Cin = (3µm + 10µm)*1µm*170nF*10-8µ-2 ≈ 2200 nF 10-8
Cout = 0.5 Cin + (3µm + 10µm)*3µm*30nF*10-8µ-2 ≈ 2200 nF 10-8
Pour une paire d'inverseurs :
CL = Cout (commande) + Cin (charge) + Cint (inconnue) = 4400 nF 10-8 + Cint

4-2) Temps de retard de propagation

En dynamique, la capacité CL (Figure12) que nous venons de déterminer va

se charger à Vdd , à travers le MOSP, lorsque le MOSN est bloqué (Entrée au niveau
bas) et va se décharger à 0, à travers le MOSN, lorsque le MOSP est bloqué (Entrée
au niveau haut).
 Vdd
p
Ip
Entrée Sortie
n In
CL

0v
Figure 12
V Sortie
dd

Vc

0
Entrée Τ↓ Τ↑

Figure 13

4-2-1) Modèle rigoureux du temps de retard

4-2-1-1) Calcul rigoureux du temps de retard à la descente thli

Lorsque l'entrée commence à monter à partir de 0, le MOSN, en régime saturé,
commence à conduire à partir de Vtn et il reste en régime saturé après la
commutation, jusqu'à ce que la sortie, partie de Vdd, descende jusqu'à Vdd - Vtn,
finalement, entre cette valeur et Vdd /2, le MOSN est en régime ohmique.

V Vdd
dd

I=0 I DS Ω n
I DS sat n

CL C
L

Début de décharge Fin de décharge

(Sortie de Vdd à Vdd-Vtn) (Sortie de Vdd -Vtn à Vdd/2)

Figure 14

Appliquons un échelon à l'entrée, comme le montre la figure ci-dessous :

 Vin(V)
Vdd

0v t(ns)
Vout(V)
NMOS bloqué < NMOS entre en mode de saturation et PMOS en blocage
Vdd
PMOS linéaire < NMOS entre en mode linéaire
Vdd/2

0v t(ns)
t hli

Figure 15

Idn(actif) = Idp(bloqué) - Ic = -CL (dVout/dt)

dt = -CL (dVout / Idn(Vout) )
Le transistor NMOS passe du mode de fonctionnement saturé au mode linéaire à Vdd-Vtn alors
que Vin = Vdd
Vdd −Vtn Vdd / 2
dVout dVout
thli = - CL ∫
Vdd
I DN ( SAT )
- CL ∫I ( LIN )
Vdd −Vtn DN

2
avec Idn(sat) = 0.5 kn (Vdd - Vtn) et

2
Idn(lin) = kn [(Vdd - Vtn)Vout - 0.5 V out] où

kn = k'n (W/L)n = µn cox (W/L)n avec

µn = 580 cm2/V.s et cox =εox/tox ; εox = 3.45 x 10-13 F/cm;

tox est l'épaisseur de l'oxyde de grille

Tout calcul fait et sauf erreur, on trouve :

2C LVtn CL 1,5Vdd − 2Vtn

thli = + Ln
k n (Vdd − Vtn ) 2 k n (Vdd − Vtn ) 0,5Vdd

4-2-1-2) Calcul rigoureux du temps de retard à la montée tlhi

Lorsque l'entrée commence à chuter à partir de Vdd , le MOSP, en régime
saturé, commence à conduire à partir de Vdd - Vtp et il reste en régime saturé après
la commutation, jusqu'à ce que la sortie, partie de 0, monte jusqu'à |Vtp| finalement,
entre cette valeur et Vdd/2 le MOSP est en régime ohmique.
 V
dd

I I
d sat p d Ω p

C
I=0 L C
L

Début de charge Fin de charge

(Sortie de 0 à |Vtp|) (Sortie de |Vtp| à Vdd/2)
Figure 16

Procédons de même pour la montée, comme le montre la figure ci-dessous :

Vin(V)
Vdd

0v t(ns)
Vout(V)

Vdd

Vdd/2
PMOS bloqué < PMOS entre en mode linéaire
0v t(ns)
NMOS linéaire
t lhi
PMOS entre en mode de saturation et NMOS en blocage

Figure 17

Idp(actif) = Idn(bloqué) + Ic = +CL (dVout/dt)

dt = CL (dVout / Idp(Vout) )

Le transistor PMOS passe du mode de fonctionnement saturé au mode linéaire à -Vtp alors
que Vin = 0 V

−Vtp Vdd / 2
dVout dVout
tlhi = CL ∫
0
I DP ( SAT )
+ CL ∫
−Vtp
I DP ( LIN )

avec Idp(sat) = 0.5 kp (Vdd + Vtp)2 et

Idp(lin) = kp [(Vdd + Vtp)(Vdd -Vout) - 0.5 (Vdd -Vout)2] où

kp = k'p (W/L)p = µp cox (W/L)p avec

µp = 230 cm2/V.s et cox =εox/tox ; εox = 3.45 x 10-13 F/cm;

tox est l'épaisseur de l'oxyde de grille

Tout calcul fait et sauf erreur, on trouve :

− 2C LVtp CL 1,5Vdd + Vtp

tlhi = + Ln
k p (Vdd + Vtp ) 2 k p (Vdd + Vtp ) 0,5Vdd

On pose n = Vt/Vdd avec Vdd de 3 à 5V, Vt de 0,5 à 1V

Majoration par 4 de tf et tr

„ tf ~ 4CL / kn Vdd= CL ReqN (NMOS)

„ tr ~ 4CL / kp Vdd = CL ReqP (PMOS)= CL 2,5 ReqN
„ Donc, tr/ tf = 2,5 pour Wp = Wn = L
et ReqP = ReqN , pour Wp = 2.5 Wn,
CL = Ceq = Cgs

Souvent dans la littérature on se limite au temps de retard à la commutation de Vdd en

considérant seulement le courant de saturation pour la montée et pour la descente :
Tretard = C LVI dd = k (W / LC)(LVVdd −V ) 2
dd T

4-2-2) Temps de retard d’Inverseurs en cascade

ReqP = ReqN , pour Wp = 2.5 Wn, Vinv = 2,5 V

Req Req

Req 3,5Ceq Req

tinvpaire = tf + tr = 3,5 Req Ceq + 3,5 Req Ceq

 = 7Req Ceq = 7τ

ReqP = 2,5ReqN , pour Wp = Wn, Vinv = 2,2 V

2,5Req 2,5Req

Req 2Ceq Req

tinvpaire = tf + tr = 2 Req Ceq + 5 Req Ceq

= 7Req Ceq = 7τ

Lorsqu’on migre vers des dimensions en multiple de n de la logueur et en multiple m de la

largeur soit : nL, mW le temps de retard devient :

tinvpaire = 7Req (n/m) Ceq (n x m)= 7n2τ ; dépend de L et non de W

Par ailleurs, en reprenant le schéma dynamique du MOS on a :

Vo= gm Vgs / (gds + jCgω)

= (gm/gds)Vgs /[1+j(Cg/gds)ω] soit une fréquence de coupure :

ω0 =gds/Cg = µ(Vgs-Vt)/L2

On retrouve la même dépendance de L.

4-2-3) Adaptation des charges

Dans le cas de l'interconnexion entre blocs logiques, via le bus, ou lorsqu'il s'agit de
connecter la sortie d'un boîtier, via un amplificateur de sortie, à l'entrée d'autres boîtiers,
l'augmentation de la capacité d'interconnexion Ci devient préoccupante et le retard devient
sérieux d'autant plus que la sortance f0 est importante. Comment faire pour réduire ce temps
de retard pour qu'il devienne du même ordre de grandeur que celui d'un seul inverseur? la
solution consiste à utiliser des inverseurs d'adaptation, dont la dimension augmente en
progression géométrique de pas fo , jusqu'à ce que le dernier soit capable de piloter en un
délai court la grosse charge capacitive. En effet plus le débit est fort, plus une capacité se vide
ou se remplit rapidement.
Si on utilise n étages et que chaque étage a une taille fo supérieure à celle de l'étage
précédent, à chaque fois le retard sera donné par Tpdi+1 = Tpdi + Tpd et la capacité
correspondante sera CLi+1 = fo CLi. La dernière capacité sera égale à CLn = fon CL0. Le
temps de retard n'aura progressé qu'arithmétiquement avec un pas de Tpd et le retard total ne
sera que de n Tpd.

Or n = Log (CLn / CL0)/Log fo. Soit un temps de retard total :

Ttotal = Tpd (Log (CLn / CL0) / Log fo)

fn = y = CL/Cg
2
1 f f

Cg
CL
Retard = td
Retard d’un étage = f td
Retard total = n x f td = ln(y) ( f / ln f) td

Le minimum a lieu par annulation de la dérivée soit :

Min (f / ln f) pour f = e = 2,7

Correspondant dans le premier cas (nombre pair d’inverseurs) à un :

Retard total ( Wp= 2,5 Wn) = n . e td = n . e 3,5 τ
Et dans le second cas (nombre impair d’inverseurs), pour un front positif de l’entrée :
Retard total ( Wp= Wn; ΔVin) = [3,5(n-1) +2]. e τ
et pour un front négatif de l'entrée :
Retard total ( Wp= Wn ; ∇Vin) = [3,5(n-1) +5]. e τ

4-2-4) Modèle empirique pour la réponse Transitoire

 VDD VDD
Vout
Vout
VDD
VDD
Ron
Vout
Vout
Ron CL CL
RonCL t RonCL t

Vin = VDD tpHL=0,69RonCL tpLH=0,69RonCL

Vin =0

Ron = [RNMOS(Vout= Vdd) + RNMOS(Vout=Vdd/2)]/2 =

[Vds/Id(Vout=Vdd)+Vds/Id(Vout=Vdd/2)]/2

VDD

3/3 12/3

Vin Vout

3/3 6/3 20Cg

VSS

Cg (W/L)

R□ (L/W)

W/L et L/W sont respectivement le nombre de carrés pour la capacité et pour la résistance
Avec un niveau haut à l’entrée, le retard du buffer est :

td /0,69 = Rx6Cg + 2,5xRx(1/4)20Cg =18,5RCg → propagation 1

Avec un niveau haut à l’entrée, le retard du buffer est

td /0,69 = 2,5Rx6Cg + Rx(1/2)20Cg = 25RCg → propagation 0

6) Consommation CMOS

„ La puissance est tirée d’une source de tension Vdd

„ La puissance instantanée: P(t)= idd (t) Vdd

T T
„ Energie: E =
∫ P(t )dt = ∫ i
0 0
dd (t )Vdd dt

T
„ Puissance moyenne: Pmoy = 1 idd (t )Vdd dt
T ∫
0

„ la consommation des circuits CMOS est :

„ Dynamique.
„ Statique

6-1) Consommation dynamique :

Vdd
p
Ip
Entrée Sortie
n In
CL

0v

Le courant traversant la capacité de charge CL

„ Courant de charge Ip : niveau bas du signal à l’entrée et donc niveau haut à la sortie
„ Courant de décharge In niveau haut du signal à l’entrée et donc niveau bas à la sortie
„ Courant de court-circuit, lorsqu’un transistor n’est pas encore bloqué alors que l’autre
est déjà conducteur.

„ La puissance dynamique est requise pour charger et décharger les capacités de charge
quand les transistors commutent.

Un cycle implique la montée et la descente de la sortie.

„ Lors de la montée de la sortie, la charge Q = CVDD est requise

„ A la descente de la sortie, la charge est écoulée au GND

 „ Ceci se répète Tfsw fois sur un intervalle de T où fsw est la fréquence du signal
d’entrée

T
1
Pdynamic = ∫ iDD (t )VDD dt
T 0
T
V
= DD ∫ iDD (t )dt
T 0
VDD
= [Tf swCVDD ]
T
= CVDD 2 f sw
Facteur d’activité

„ Supposons que la fréquence du clock du système = f

„ Soit fsw = αf, où α = facteur d’activité

„ Si le signal est un clock, α = 1

„ Si le signal commute une fois par cycle, α = ½

„ Portes dynamiques:

„ Commute 0 ou 2 fois par cycle, α = 1

„ Portes statiques :

„ Dépend du design, mais typiquement α = 0.1

„ Puissance dynamique : Pdynamique = α C Vdd2 f

6-2) Consommation statique :

„ Courants inverses des jonctions NP.

„ Courant de conduction de sous seuil.
„ Courant de fuite du drain induit par la grille.
„ Courant de percement.
„ Courant d’effet tunnel entre métal et oxyde de grille
Puissance moyenne
Pmoyenne = Pfuites + Pcourt −circuit + Pdynamique
Pmoyenne = I fuitesVdd + I court −circuitVdd + α 0→1C LVdd2 f clk

Exemple : Puissance consommée par un SoC

Un SoC de technologie 100 nm (2 λ) alimenté sous 1.2 V possède 200 Mtransistors dont
20M transistors logiques de largeur moyenne : 12 λ et 180M transistors mémoires de largeur
moyenne : 4 λ avec une capacité de grille Cg = 2 fF/μm

- Consommation dynamique
Sachant que les portes logiques CMOS Statique possèdent un facteur d’activité de 0.1 et
que les nombreuses banques Mémoire ont un facteur d’activité de 0.05, estimer la
consommation de puissance dynamique par MHz. Négliger la capacité filaire et le
courant de court- circuit.
Clogique= (20 106 )(12x0,05µm)(2fF) = 24 nF
Cmem= (180 106 )(4x0,05µm)(2fF) = 72 nF
Pdynamique = (0,1 Clogique+ 0,05Cmem) (1,2)2 f = 8,6 mW/MHz

- consommation statique

Le process technologique possède 2 tensions de seuil et 2 épaisseurs d’oxide.

La fuite sous tension de seuil (Subthreshold leakage) est de 20 nA/μm pour bas Vt
Et de 0.02 nA/μm pour haut Vt
La fuite de grille (Gate leakage) est de 3 nA/μm pour l’oxide fin et de 0.002 nA/μm pour
l’oxide épais. Sachant que les mémoires utilisent les transistors low-leakage partout
 et que les portes utilisent les transistors low-leakage sur 80% de la logique, estimer la
consommation statique du SoC.

Estimation de la puissance statique:

La largeur totale des transistors high leakage:

Wlogique= (20 106)(0,2)(12x0,05µm) = 2,4 106µm
La largeur totale des transistors Low leakage:

Wtotal= (20 106 )(0,8)(12x0,05µm) + (180 106 )(4x0,05µm) = 45,6106µm

Le courant de fuite total de tous les transistors

Istatique= (2,4 106 µm)(20nA/2 + 3nA)+(45,6 106 µm)(0,02nA/2 + 0,002nA) = 32 mA

La puissance statique de fuite totale de tous les transistors

Pstatique= IstatiqueVDD = 38 mW

S’il n’y avait pas de transistors low leakage, on aurait eu Pstatique = 749 mW

Les techniques de réduction de la consommation :

Au niveau système, un partitionnement judicieux sur FPGA reconfigurable permet de
réduire la consommation ; au niveau algorithmique, la complexité, le parallélisme et la
régularité permet de gagner un facteur 10 à 100 ; au niveau architectural : le parallélisme, le
pipelining et le codage des données peuvent conduire à un gain de 10 à 90 % ; au niveau
circuit : une diminution de la taille des transistors pourrait contribuer à un gain de 20% dans le
routage et 15% dans la logique ; enfin au niveau technologique : les bibliothèques multi-VTh
pourrait faire gagner 30% de la consommation.

Réduction de la tension d’alimentation

La puissance active est proportionnelle à Vdd2 ainsi que le montre la courbe de droite
ci-dessous explicitant l’expression vue précédemment.

VTN = Cte
Vdd 2
1/Vdd

Nous avons également vu que les temps de montée et de descente varient en fonction
inverse de (Vdd -VT)2

Pour gagner sur la puissance, on fait diminuer Vdd mais cela fait augmenter le retard don fait
équilibrer en faisant diminuer la tension de seuil comme le montre les courbes suivantes :
Malheureusement la diminution de la tension seuil fait augmenter la consommation
statique. En effet, d’après le modèle BSIM3 le courant de drain s’écrit:

Ids = Is0(1-exp(-Vds/ νt)) exp[(VGS-VT)/nνt] ~ Is0 exp[(VGS-VT)/nνt] avec νt = kT/q

La pente S = nνt Log (I1/I2) = VGS1-VGS2

pour I1/I2=10
S = n(kT/q) Log (10)

Exemple : En technologie de 0.25µ,avec 106 transistors,et une alimentation Vdd=1.5V

S = 90 mV/décade soit nνt=S/2,3 = 39mV
 VTN = 0.5v pour VGS=0; IDS=10-11A → Is0 ; p = 15µW
VTN = 0.3v pour VGS=0; IDS=166 10-11A, p=106x166x10-11x1,5 = 2,5mW
VTN = 0.1v pour VGS=0; IDS=27511 10-11A, p=106x27511x10-11x1,5 = 0,41W

Compromis vitesse-surface (1) Approche pipeline

Le principe du pipe line est le suivant :

Ppipeline= [Ctotal + (N+1)Creg]Vddreg2 fclk

Le pipeline est comme la ligne d’assemblage d’un SoC. Plus il y a d’étages plus ce dernier est
rapide impliquant une consommation plus importante. Alors que le Pentium II et III avaient
des pipelines de taille similaire, le Pentium IV a débuté avec 20 étages et a terminé sur les
dernières versions avec 35 étages (consommation de 5 W). L’exemmple ci-dessous montre le
traitement simultané de 10 instructions :
Compromis vitesse-surface (2) Approche parallèle
Pparallèle= NCtotal Vdd2 fclk/N + CregVdd2 fclk

D’où les architectures parallèles à 2 cœurs à 14 étages et celle d’Atom (Techno 45nm, grille
en dioxide de hafnium, 2 milliards de transistors) à 16 étages comme le montre la figure ci-
dessous.
Réduction des capacités physiques

Afin de réduire les capacités physiques on devra :

„ Limiter le partage de ressources. Par exemple : changer la structure à bus unique en

une structure à bus multiples.

„ Minimiser le nombre des transistors par porte et utiliser des portes dynamiques ou
pseudo CMOS.

„ Minimiser la taille des transistors.

„ Réduire les interconnexions.

Réduction de l’activité du circuit :

La puissance dynamique est proportionnelle à l’activité du circuit, il faudrait réduire cette

dernière pour économiser la puissance consommée,

Pdynamique = α0→1 CL Vdd2 fclk

α0→1 la probabilité d’avoir une consommation pendant un cycle d’horloge
Dépend de la topologie du circuit

O1 O2 F
P1 (Chaîne) 1/4 1/8 1/16
P0=1-P1 (Chaîne) 3/4 7/8 15/16
P0→1 3/16 7/64 15/256
P1 (arbre) 1/4 1/4 1/16
P0=1-P1 (arbre) 3/4 3/4 15/16
P0→1 3/16 3/16 15/256

La structure chaîne présente une activité moindre que la structure arbre.

La consommation dépend également de l’ordre des entrées, à la sortie de la première porte, on

a:

(1-0,5x0,2).(0,5x0,2)=0,09 (1-0,2x0,1).(0,2x0,1)=0,0196
Pour minimiser l’activité du circuit retarder au maximum les signaux qui ont une grande
probabilité d’être à 1

Réduction de la capacité totale de charge :

Augmentation de l’activité α

Circuits MTCMOS (Multi Threshold):

Les bibliothèques multi VT permettent d’économiser l’énergie
Insertion de transistors à haute valeur de tension de seuil

7) Maigrissement de la technologie CMOS :

7-1) Introduction

C'est en 1972 que Mead présenta pour la première fois la théorie du maigrissement du
transistor MOS et donc celle des circuits correspondants. Cette théorie se résume ainsi : Si les
dimensions du dispositif physique et les potentiels appliqués sont réduits par un facteur 1/κ,
(κ >1) et que l'impureté est augmentée par κ, la forme du modèle du champ électrique au sein
du dispositif maigri ne change pas. Ceci reste vrai pour une longueur de canal allant jusqu'à 1
μm et ce ne l'est plus en dessous. Il faudrait reprendre la théorie.
7-2) Théorie généralisée

Les équations de continuité de Poisson et du courant donnent :

∂2φ ∂2φ ∂2φ

+ + = (-q/εs) (p - n + ND - NA)
∂x2 ∂y2 ∂z2

div Jn = 0
avec
Jn = - q μnn grad φ + qDn grad n
En dessous de la tension de seuil, la contribution des électrons à la charge d'espace est
négligeable ainsi les deux équations ci-dessus peuvent être découplées.
Posons :
φ' = φ/κ
(x',y',z') = (x, y, z)/λ
2
(n', p', N'D, N'A) = (n, p, ND, NA) λ /κ

La première équation de Poisson devient :

∂2(κφ') ∂2(κφ') ∂2(κφ') 2

+ + = (-q/ε s)(p' - n' + N'D - N'A) λ /κ
∂(λx')2 ∂(λy')2 ∂(λz')2
En simplifiant :

∂2φ' ∂2φ' ∂2φ'

+ + = (-q/εs) (p' - n' + N'D - N'A)
∂x'2 ∂y'2 ∂z'2
Cette équation est formellement identique à la première équation de Poisson et peut être
interprétée comme celle d'un dispositif maigri. Si les conditions aux limites (potentiels aux
contacts de source, de drain et de grille) subissent une réduction de κ, les 2 équations de
Poissons diffèrent par un facteur d'échelle et l'allure du champ électrique est la même dans les
deux dispositifs. L'intensité du champ varie cependant par λ/κ et augmente si λ > κ
L'équation φ' = φ/κ représente les règles de mise à l'échelle à appliquer dans le cas où les
potentiels ne peuvent pas être réduits en proportions directes avec les dimensions physiques
du dispositif. Comme le modèle du champ est conservé, au sein du dispositif amaigri, le
perçage et l'abaissement de la barrière induite par le drain ne seront pas modifiés, malgré
l'augmentation du champ; on peut vérifier que pour λ = κ , l'équation φ' = φ/κ fait retrouver
les règles classiques de mise à l'échelle.
7-3) Les règles de mise à l'échelle du CMOS :

La table ci-dessous donne les facteurs d'échelle associés avec les quantités physiques
les plus importantes pour les circuits CMOS:

Paramètre physique Expression Facteur d'échelle

400°K 77°K
Dimensions linéaires W, L, tox, xj 1/λ
Potentiels ΦG, ΦS, ΦD 1/κ
Conc. d'impuretés NA, ND λ2/ κ
Champ Electrique E λ/κ
Capacités A Cox , A Cj 1/λ
Courant (ohmique) (W/L)μCox(VGS - VT)VDS λ / κ2
Courant (saturation) ksW Cox(VGS - VT) vsat 1/κ
Puissance ID VDD λ / κ3 1 / κ2
Densité de puissance ID VDD / A λ3 / κ 3 λ2 / κ2
Retard de porte CG VDD / ID κ / λ2 1/λ
Retard x puissance ID VDD td 1 / λκ2

Le facteur ks dans l'expression du courant pour la vitesse de dérive de saturation varie très peu
avec VDS/L Ec où Ec est le champ critique en saturation de vitesse; donc ks varie peu avec
λ / κ , elle est considérée comme constante dans la table.

7-4) Les règles de mise à l'échelle du BiCMOS :

Deux nouveaux paramètres de mise à l'échelle doivent être tout d'abord définis, la
chute de Vbe à l'entrée et à la sortie. Comme la sortie de la porte BiCMOS est à Vbe de Vdd
et de la masse, le swing de la sortie d'une porte BiCMOS sera réduit plus fortement que celui
d'une porte CMOS. Le facteur de mise à l'échelle γ est défini comme étant le rapport entre la
mise à l'échelle de la tension d'alimentation et elle du swing de tension du BiCMOS :
γ = [(Vdd-2Vbe).(Vdd/κ)]/[(Vdd/κ-2Vbe)(Vdd)]
De façon similaire, le facteur de mise à l'échelle α est défini, de façon à prendre en compte la
chute de Vbe à l'entrée. Le courant dans les transistors MOS d'une porte BiCMOS se réduit
plus que celui d'une porte CMOS. Les transistors MOS fonctionnent plutôt dans la région
linéaire, α est le rapport entre les transconductances réduites idéale et réelle. Pour le
fonctionnement saturé de la vitesse, les transistors MOS fonctionnent dans la région saturée,
α est le rapport entre les courants réduits idéal et réel. , α est donné par l'équation suivante où
f=1 pour la transition "pull up" et f=0 pour la transition "pull down" :
α = [(Vdd/κ-Vth)(Vdd-Vth-f.Vbe)]/[(Vdd-Vth)(Vdd/κ-Vth-f.Vbe)]
Les facteurs α et γ sont toujours supérieur à 1. En appliquant les règles de Baccarani du
CMOS aux équations analytiques du temps de retard et en admettant que la performance de la
porte BiCMOS est au moins égale à celle de la CMOS, les règles de mise à l'échelle du
transistor bipolaire sont données par la table suivante (facteur d'échelle κ pour la tension et
λ pour les dimensions latérales, κ, γ, λ, α >1; colonne de gauche pour la saturation et celle de
droite pour l'ohmique) :
Paramètre physique Expression Facteur d'échelle
Dimensions latérales Le, We 1/λ
Surface émetteur Ae 1 / λ2
Gain en courant β α/γ
Temps transit de base τfo γ /2α κ/λ2α

Capa Base-émetteur Cje 1/κλα 1/κλα2

Capa Base-collecteur Cjc 1/λα
Capa Collecteur-substrat Cjs 1/λ

Résistance Base Rb α/γ κα/ λ

Résistance Collecteur Rc 1 κ/ λ
Courant d'injection forte Ik 1/κγ λ/κ2γ
Paramètre d'injection a κγ2/ λα κ3γ2/λ3α
forte
Retard td 1/λ κ/ λ2

Le paramètre a dans cette table modélise la pente de τf en fonction de Ic dans la région de

courant élevé (on suppose que la loi est linéaire).
Comme les portes BiCMOS doivent être comparées avec les portes CMOS avec la même
surface, la surface bipolaire doit être réduite proportionnellement à celle de la CMOS. Cela
veut dire que la surface émetteur doit être réduite de 1/ λ2. Considérons d'abord un simple cas
et supposons une mise à l'échelle en tension constante (κ = γ = α =1) et que le courant du
MOS soit limité par la saturation de la vitesse. Le temps de transit à travers la base doit se
réduire en 1/ λ, les capacités parasites, également en 1/ λ, les résistances doivent rester
constantes et les paramètres de forte injection doivent rester également constants. Le résultat
est un transistor bipolaire qui est λ2 plus petit avec un ft λ fois plus faible. Dans ces
conditions, le ft d'un dispositif MOS varie aussi proportionnellement à λ, ce qui prouve que la
performance du bipolaire doit également varier comme celle des dispositifs MOS. Des
résultats similaires sont obtenus dans la zone ohmique, ft variant proportionnellement à λ2.
Pour comprendre comment le bipolaire devra varier lorsque la tension varie, on suppose tout
d'abord que α = γ = 1. En supposant la saturation de la vitesse, la table ci-dessus montre que
tout d'abord les paramètres d'injection forte sont affectés, et que leurs contraintes sont
annulées lors d'une variation de la tension. Dans le cas ohmique, toutes les contraintes sont
annulées, mais celles reliées aux paramètres d'injection forte le sont encore plus. Quand α est
plus grand que 1, le courant MOS décroît plus qu'il ne faut, et cette dégradation de
performance doit être compensée par un dispositif bipolaire meilleur. La même table montre
que les règles de mise à l'échelle du bipolaire sont encore plus sévères quand α>1. D'autre
part, quand γ>1, la variation de tension (swing) est réduite encore plus en comparaison avec la
porte CMOS. Comme il y a moins de charge qui doive être transférée à travers le dispositif
bipolaire, les règles de mise à l'échelle du bipolaire sont annulées. Pour une mise à l'échelle
limitée en tension, les valeurs des paramètres α et γ sont pratiquement les mêmes; pour la
plupart des paramètres, leurs effets tendent à se compenser. Pour une mise à l'échelle en
tension plus importante, les conditions sur le transistor bipolaire deviennent très strictes, si
une performance de tirage vers le bas doit être similaire à celle du CMOS.
Partant de la même table, on peut maintenant déduire les règles de mise à l'échelle
technologique pour les paramètres du dispositif. Elles sont données par la table ci-dessous
(facteur d'échelle κ pour la tension et λ pour les dimensions latérales, κ, λ, α >1; colonne de
gauche pour la saturation et celle de droite pour l'ohmique) :

Paramètre Expression Facteur d'échelle

dimensions Le, We 1/λ
surface émetteur Ae 1/λ2
largeur de base Wb γ0,5/λ0,5α0,5 κ0,5/λα0,5
dopage de base Nb λα/γ λ2α/κ
dopage collecteur Nc λ2/γκ λ3/γ2κ
largeur collecteur Wc 1/λ κ0,5/λ1,5
densité de J λ2/κγ λ3/κ2γ
courant
retard de porte td 1/λ κ/λ2

Quand différentes règles d'échelle sont requises par les divers paramètres du dispositif, la
règle la plus stricte est adoptée. Le profil de la base est déterminé par le temps de transit. Ici la
loi quadratique est adoptée pour la relation entre τfo et Wb. Pour les trés faibles largeur de
base, on devra tenir compte de la charge dans la zone de dépletion, le simulateur de Tang
donne τfo ~ Wb1/2. Le profil dans le collecteur est essentiellement déterminé par la
résistance du collecteur et les paramètres de forte injection.
6-5) Discussion des règles :

On constate que les règles du BiCMOS sont concordantes avec celles de l'ECL;
toutefois lors d'une mise à l'échelle en tension (I-V quadratique), la concentration du dopage
du collecteur pour le BiCMOS en λ3 dégraderait les performances des circuits ECL utilisant
ces transistors. Même pour le cas plus réaliste de la saturation, où les règles de mise à l'échelle
sont similaires, il y a une différence significative concernant la valeur optimale de la
concentration du dopage du collecteur. La simulation donne les résultats suivants :
Le retard d'une porte ECL décroît lorsque le courant de polarisation croît, jusqu'à ce
qu'apparaisse les effets de la forte injection, après quoi le retard augmente rapidement. Pour
des dopages plus faibles, le retard minimum a lieu pour des courants plus faibles. De plus ce
minimum est plus faible pour les dopages plus faibles. Pour réduire la puissance dissipée, on
réduit le courant donc le dopage collecteur (< 2 e16cm3). Par contre pour les drivers BiCMOS
les concentrations fortes de dopage du collecteur (>5e 16cm3) améliorent les performances
de la porte surtout pour les charges capacitives importantes. Toutefois l'augmentation de la
concentration est nécessairement limitée par les effets de claquage.
 EXERCICES DU CHAPITRE 4

EXERCICE 1: La porte de transmission MOS

1) Soit un interrupteur à transistor MOSN de tension de seuil 0,75v et dont la grille est
à 5v pour l'état fermé. On applique sur l'une des extrémités un signal carré TTL de fréquence
250 Mhz .Donner la forme du signal à la sortie.

+5v
+5v
0v IN OUT

2) Reprendre l'exercice avec un MOSP avec la même tension de seuil et dont la grille
est maintenue à 0v.

0v
+5v
0v IN OUT

3) Un bon interrupteur conservant bien le niveau 1 et le niveau 0 est constitué des deux
MOS précédents en parallèle comme le montre la figure ci-dessous:

CK
+4v
1v IN OUT

CK

On applique sur les grilles deux signaux carrés TTL complémentaires de période 6ns. A
l'entrée IN, on applique un signal carré variant entre 1v et 4v et de période égale à 3,5 ns.

a) Donner la forme du signal à la sortie OUT.

b) Donner le dessin de masque ("lay out") sur papier millimétré et en couleurs
normalisées de la porte de transmission en minimisant la surface avec la technologie de pas λ
= 0,2 μm. L'alimentation et la masse seront disposées respectivement en haut et en bas. On
utilisera un seul niveau de métal et grilles auto-alignées. On prend L =1,6 μm WP = 3 WN et
WN = 4L.

EXERCICE 2 : La porte de transmission CMOS

La figure ci-dessous montre une porte de transmission bidirectionnelle d'un dispositif

canal p, et d'un dispositif canal n, de tension de seuil respectivement Vtp et Vtn et validés
respectivement à l'aide de Vpen et Vnen. Cette porte est connectée entre une source de
tension Vin et une capacité de charge CL.
 1) Charge de la capacité

Vpen

Idp Ic
Vout(t=0) = 0v
Vdd Idn
+ C
Vin L
0 -

Vnen +Vdd
a) Préciser la source et le drain de chacun des transistors, justifier.
b) Remplir à l'aide de croix le tableau ci-dessous en identifiant les 4 phases de la
charge de CL et justifier les gammes de tension Vout correspondantes,la phase 1 correspond à
Vout(t=0).

Etat du TMOS Idn1 Idp1 Idn2 Idp2 Idn3 Idp3 Idn4 Idp4
Bloqué
Saturé
Linéaire

c) Donner l'allure de Vout(t)

2) Décharge de la capacité

Vpen

Idp Ic
Vout(t=0) = Vdd
Vdd Idn
C
Vin L
0

Vnen +Vdd
a) Préciser la source et le drain de chacun des transistors, justifier.
b) Remplir à l'aide de croix le tableau ci-dessous en identifiant les 4 phases de la
décharge de CL et justifier les gammes de tension Vout correspondantes,la phase 1
correspond à Vout(t=0).

Etat du TMOS Idn1 Idp1 Idn2 Idp2 Idn3 Idp3 Idn4 Idp4
Bloqué
Saturé
Linéaire

c) Donner l'allure de Vout(t)

3) Lay out

Donner les dessins de masque du "lay out" de ce circuit. On donne Wp/Lp =

10µm/2µm et Wn/Ln = 4µm/2µm

4) Multiplexeur 2:1

Donner le schéma d'un multiplexeur à 2 entrées formé de 2 portes de transmission et

d'un simple inverseur CMOS
.
5) Porte XOR

Donner le schéma d'une porte XOR à 2 entrées formé de 2 portes de transmission et de

2 inverseurs CMOS.

6) Bascule D

Donner le schéma d'une bascule D formée d'une porte de transmission, de 3 simples

inverseurs et d'un inverseur à 3 états.

EXERCICE 3 :

1) Donner la fonction logique de la porte complexe ci-dessous :

2) Les transistors NMOS en série dans la section logique de la porte CPL ci- dessus se
trouvent clairement sur le chemin critique. Ce chemin critique a été extrait dans la figure
montrée ci- dessous. On désire déterminer la taille de ces transistors de sorte que le retard soit
minimum. On suppose qu'un transistor NMOS de taille minimale possède une résistance de
conduction égale à R. En plus, les seules capacités parasites qu'on devra considérer sont Cgs =
Cgd = C (toujours pour un transistor de taille minimale). Finalement, on suppose que les trois
transistors ont la même taille.
Donner l'expression du temps de retard de propagation de ce chemin critique en fonction de
R, C, la charge CL et la surface du transistor S. Déterminer qualitativement comment on
devrait tailler les transistors pour minimiser le retard de propagation.

3) Trouver l'expression de l'énergie consommée par ce chemin critique durant une transition
(l'entrée passe de haut en bas) en fonction de R, C, S, CL, Vdd, et Vt. Déterminer
qualitativement comment tailler les transistors pour minimiser l'énergie consommée durant
une transition?

4) Déterminer la taille S minimisant le produit Energie- retard EDP (Energy Delay Product)

5) Donner le schéma d'un multiplexeur à 4 entrées (table de vérité ci- dessous) en logique à
base de transistors de transmission complémentaires avec le minimum de transistors.

5) Donner le schéma d'un multiplexeur à 16 entrées (table de vérité ci- dessous) en logique à
base du MUX 4/1 de la question précédente. Identifier le chemin critique

EXERCICE 4 : Cellule ROM/NOR/NMOS

1) Inverseur Pseudo-nMOS
L’inverseur ci-dessous est constitué d’un driver nMOS et d’une charge pMOS polarisée par la
masse (longueur de canal et tension de seuil identiques). On suppose que Vinv =Vout= 0,5 Vdd, Vtn =
|VTP| = 0,2Vdd, Vdd = 5V

Vdd

Charge

Vout
Vin Driver
Donner la valeur du rapport du paramètre de transconductance KR = (WN)driver/(WP )charge

2) Mémoire ROM

a) Donner le schéma d’une cellule SRAM/CMOS et expliquez- en le fonctionnement en se

basant sur les résultats de la question précédente.

b) Donner le schéma du décodeur en amont de la ROM

c) Le lay out de la ROM ci-dessus est donné par la figure ci-dessous

 Evaluer pour λ = 0,6 µ, les valeurs des résistances parasites (10 Ω /carré) et des
capacités parasites linéique et de grille dans une cellule mémoire pour une ligne mot sachant
que la capacité de jonction est Cja=0,058 fF/µ2, (C21 et C23) la capacité périphérique est
Cjp=0,043 fF/µ (C22), la capacité grille est Cg=1,76 fF/µ2.

Couche métal 3
C23
C22 C22
Couche métal 2
C21
Couche métal 1

EXERCICE 5 : Cellule ROM/Nand/NMOS

1) Mémoire ROM

Le lay out d'une cellule mémoire à base de transistor NMOS configuré en Nand est donné par
la figure suivante ; donner le schéma électrique de la mémoire ROM correspondante

2) Modèle de la ROM
 L’inverseur ci-dessus est constitué d’un driver nMOS et d’une charge pMOS polarisée par la
masse (longueur de canal et tension de seuil identiques). On suppose que Vinv =Vout= 0,5 Vdd, Vtn =
|VTP| = 0,2Vdd, Vdd = 5V

a) Donner la valeur du rapport du paramètre de transconductance KR = (WN)driver/(WP )charge

b) Evaluer pour λ = 0,6 µ, les valeurs des résistances parasites (10 Ω /carré) et des capacités
parasites linéique et de grille dans une cellule mémoire pour une ligne mot puis pour une ligne
bit, sachant que nous disposons des mêmes données que pour l’exercice précédent.

EXERCICE 6 :

Le fil de bus long de polysilicium dans un process simple métal (ligne mot dans une mémoire)
se présente comme une ligne de retard formée par des cellules RC comme le montre la figure
ci-dessous :

R Vj-1 →i j-1 R Vj →ij R Vj+1

C C C

Ce fil est formé par 2 segments de 1 mm séparés par un buffer de retard tbuf avec r= 20Ω/µm
et c= 4 10-4pF/µm

1) calculer le temps de retard du bus, comparer avec le cas sans buffer

Avec l’augmentation de la vitesse des circuits, même les connexions métalliques peuvent
impliquer des retards de type RC surtout dans les lignes d’horloge chargées. On suppose une
charge d’horloge de 50pF distribuée sur 10 mm de puce avec un métal de 1µ. On suppose
également que l’horloge voyage le long de 2 côtés avec un buffer dans un coin, la longueur
totale d’horloge pouvant être de 20 mm avec r= 0,05Ω/µm et c= 50pF/20mm

2) Calculer le temps de retard de la ligne

On pourrait utiliser un buffer mais une méthode plus directe serait d’élargir la ligne d’horloge
et la distribuer à partir du centre haut de la puce. Ceci, ferait diminuer r et l et ferait augmenter
légèrement c.

3) Calculer le temps de retard de la ligne pour l=10 mm et une largeur de 20 mm

EXERCICE 7 :

Le registre d’un chemin de donnée a une hauteur de 25 µm (dans le sens de la répétition). Une
ligne d’horloge métal2 connecte verticalement tous les registres pour en faire un registre à n
bits. Le registre a 30µm de métal1 de 1 µm, 20 µm de poly de 1 µm (au dessus du champ), et
16 µm d’une capacité grille de 1 µm.

1) Calculer la charge d’horloge par bit et la charge pour un registre de 16 bits.

2) Quel serait le retard RC pour le registre à partir d’un buffer d’horloge utilisant 5 mm d’un
métal2 de 1µm (0,05Ω/□)?

3) Quelle serait la largeur de la ligne d’horloge afin de garder le temps de skew en dessous de
0,5 ns si le fichier de registre est formé de 32 registres de 16 bits était alimenté avec le même
fil métal2 de 5 mm ?