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    TP1 VHDL

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    Dans cette ce document, nous allons modéliser et simuler en VHDL les éléments de base qui nous permettra de prendre en main l’outil ModelSim ainsi que le langage VHDL.

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    Faculté Pluridisciplinaire de Nador

    UNIVERSITÉ MOHAMED PREMIER


    L.P.: E.I.I.

    TP1: VHDL avec ModelSim

    Le TP à rendre le 8 mars 2019

    1
    1. Rappel : Qu’est ce que le langage VHDL ?

    VHDL est un langage de description matérielle. À la différence


    des langages informatiques classiques, VHDL ne vise pas une
    exécution, son but est de permettre la description de tout sys-
    tème électronique, d’en valider le fonctionnement avant de pas-
    ser à la mise en œuvre matérielle.

    La figure 1 illustre les différentes utilisations du langage VHDL.

    ‘ L’objectif de ce document concerne les aspects description


    et simulation. Les autres facettes du langage seront abordées
    par l’utilisation d’autres outils plus spécifiquement dédiés à la
    conception matérielle de circuits.
    F IG . 1 – VHDL, à quoi ça sert ?

    La conception d’un système passe par sa description. Cette description est toujours réalisée en deux étapes
    au minimum. La première étape consiste à décrire le système comme une boite noire, alors que la seconde
    s’intéresse à la description interne de la boite noire. Si la description de la vue externe (boite noire) ne pose
    généralement pas de problème, la vue interne (l’architecture) peut quant à elle être réalisée selon plusieurs
    modèles de description.
    Rappelons brièvement les trois types de description utilisables en VHDL :
    – description comportementale : il s’agit d’une description indiquant le comportement d’un système. Généra-
    lement réalisée sous la forme de processus, elle s’apparente à du code procédural classique ;
    – description structurelle : il s’agit d’une description schématique d’un système. S’appuyant sur des compo-
    sants disponibles dans une bibliothèque et sur des signaux. Cette description est l’exacte représentation du
    schéma électrique du système ;
    – description flot de données : il s’agit d’une description indiquant comment un flot de données traverse un
    système. Le flot des sorties est exprimé en fonction du flot des entrées.

    2
    2 Conception d’une entité de base
    Dans cette section, nous allons modéliser et simuler en VHDL un élément de base qui nous permettra de prendre
    en main l’outil ainsi que le langage.

    2.1 Initialisation du projet

    – Choisissez le menu File —> New —> Project et tapez tutorial (nom du projet) ;

    2.2 Compilation d’une unité fonctionnelle


    – Créer un nouveau fichier VHDL dans votre projet Project —> Add to project —> New File . Saisir le
    nom de fichier PorteET, le fichier sera créé avec l’extension .vhd et laissez l’option Add file as type
    sur VHDL et l’option Folder sur TopLevel.
    – En double cliquant sur le nom du fichier dans le workspace, un éditeur de texte vous permettra de saisir la
    description de l’entité PorteET. Faite la saisie et sauvegarder ;

    – Dans ModelSim, choisissez le menu Compile —> Compile selected ;


    – Lorsque la compilation est correcte, vous devez voir un message Compile of <nom fichir vhdl>
    was successful ;
    – En double cliquant sur cette ligne, vous devez voir apparaître un fenêtre vous indiquant que les actions
    suivantes ont été réalisées :

    – Visualisez le contenu de la librairie de travail dans l’onglet Library du workspace. Développez la li-
    brairie Work, vous devez voir apparaître l’entité PorteET dans cette librairie ;
    – Créer un nouveau fichier VHDL qui contiendra la description de l’architecture de l’entité. Pour cela,
    Project —> Add to project —> New File .
    Saisissez le nom de fichier ArchCompAnd, le fichier sera créé avec l’extension .vhd et laissez l’option Add
    file as type sur VHDL et l’option Folder sur TopLevel. Dans ce fichier, placez le code VHDL
    suivant :

    3
    – Sélectionnez le fichier ArchCompAnd.vhd dans le workspace puis cliquez droit et choisissez
    Compile —> Compile selected ;
    – Lorsque la compilation est correcte, vous devez voir un message Compile of <nom fichir vhdl>
    was successful ;

    – Visualisez le contenu de la librairie de travail dans l’onglet Library du workspace. Développez la li-
    brairie Work, vous devez voir apparaître l’entité PorteET et l’architecture Comportementale dans cette
    librairie ;

    2.3 Simulation de l’unité fonctionnelle


    Pour parvenir à tester / simuler / valider notre entité PorteET il faut décrire un testbench. Le testbench doit
    instancier un composant de type PorteET et faire évoluer les signaux d’entrée de la porte ET.
    – Décrivez une entité de test pour la porte ET TestAnd ainsi qu’une architecture pour cette entité. L’archi-
    tecture instanciera une porte ET et fera évoluer les signaux d’entrées de la porte ET. Stocker le tout dans le
    fichier TestAnd.vhd ;

    4
    – Sélectionnez le fichier TestAnd.vhd dans le workspace puis cliquez droit et choisissez
    Compile —> Compile selected ;
    – Lorsque la compilation est correcte, vous devez voir un message Compile of <nom fichir vhdl>
    was successful ;

    – Lancez ensuite la simulation


    Simulate —> Start simulation .
    – Choisissez alors l’entité TestPorteET disponible dans la librairie work ;
    – Demandez l’affichage de la vue wave, pour cela, choisissez
    View —> Wave ;

    5
    – Ajoutez ensuite les signaux de l’entité de test, pour cela, choisissez
    View —> Objects
    – Ajouter des signaux dans la fenêtre d’observation des chornogrammes (wave), pour cela, sélectionnez un
    signal dans la fenêtre Objects et cliquez droit sur ce signal, puis
    Add to wave —> Selected signal .
    – Vous pouvez aussi ajouter d’un coup tous les signaux de l’entité de test en choisissant
    Add to wave —> Signals in region ;
    – Fnalement vous pouvez aussi afficher tous les signaux de tout le système (toutes les profondeurs de la hié-
    rarchie), en sélectionnant
    Add to wave —> Signals in design ;
    – Vérifiez le bon fonctionnement de l’entité à l’aide des chronogrammes. Pour cela lancez la simulation. Celle-
    ci se lance par pas de 100ns (valeur par défaut qui est modifiable dans la barre de boutons). Pour lancer une
    simulation, choisissez
    Simulate —> Run ;

    3 Liste des éléments à concevoir


    Procédez comme indiqué dans la section précédente pour modéliser et simuler les éléments suivants :
    – Porte OU ;
    – A l’aide des deux entités précédemment réalisées, décrivez une entité structurelle (Component) assurant le calcul
    S = A . B + C;
    – Multiplexeur 2 vers 1 ;
    –A l’aide de l’entité du Multiplexeur 2 vers 1, décrivez une entité structurelle qui permet de réalier un
    Multiplexeur 4 vers 1 ;
    – Décodeur 1 parmi 8 ;
    – Registre 1 bit ;
    – Registre 4 bits ;

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