Apostila de Eletrônica Digital

MEC/SETEC
INSTITUTO FEDERAL SUL-RIO-GRANDENSE
CURSO DE ELETROTÉCNICA
APOSTILA DE ELETRÔNICA DIGITAL
Prof. Ricardo Luiz Rilho Medina

Prof. Dágnon Ribeiro
Prof. Paulo Eduardo Mascarenhas Ugoski
Março de 2013
Apostila de Eletrônica Digital (curso de Eletrotécnica Integrado) 2
UNIDADE I - SISTEMAS DE NUMERAÇÃO

DECIMAL BINÁRIO OCTAL HEXADECIMAL
0 0000 0 0
1 0001 1 1
2 0010 2 2
3 0011 3 3
4 0100 4 4
5 0101 5 5
6 0110 6 6
7 0111 7 7
8 1000 10 8
9 1001 11 9
10 1010 12 A
11 1011 13 B
12 1100 14 C
13 1101 15 D
14 1110 16 E
15 1111 17 F
16 10000 20 10
O sistema binário é o sistema utilizado nos circuitos digitais, onde o 0 (zero) representa ausência de
tensão e o 1 (um) representa existência de tensão.
Os computadores também utilizam no seu circuito interno o sistema binário e podem ser programados em
binário, linguagem de máquina pura, ou em hexadecimal, linguagem de máquina simplificada para hexa.
BIT = Nome dado à cada um dos algarismos no sistema binário. Vem do inglês Binary Digit.
o
BYTE = N de 8 bits.
KBYTE= 1024 bytes = 8192 (8 x 1024) bits
- CONVERSÕES ENTRE SISTEMAS:
A) BINÁRIO  DECIMAL
2 1 0
2 2 2
2 1 0
exemplo: 1 0 12 =1x2 +0x2 +1x2
=1x4+0+1x1
= 510
exercícios: Faça a conversão dos números abaixo de binário para decimal.
1-) 11002 = __________________10
2-) 10012 = __________________10
3-) 110110112 = _____________10
4-) 11110012 = _______________10

B) HEXADECIMAL  DECIMAL
A conversão de hexadecimal para decimal é semelhante à conversão de binário para decimal, apenas que
devemos converter os algarismos maiores do que 9 (letras) para decimal.
2 1 0
16 16 16 2 1 0
exemplo: F E 8 = 15 x 16 + 14 x 16 + 8 x 16
= 3840 + 224 + 8
= 407210
15 14
exercícios: Faça a conversão dos números abaixo de hexadecimal para decimal.
1-) 10916 = ______________10
2-) 5F716 = ______________10
3-) B3D16 = ______________10
4-) 4AC16 = ______________10
C) DECIMAL  BINÁRIO
Para converter um número de decimal para qualquer outra base, dividimos este número pela base a qual
queremos convertê-lo. O número convertido será composto pelo último quociente e os restos da divisão,
conforme exemplo abaixo.
exemplo: 34 2  3410 = 1000102

ams 0 17 2
1 8 2
0 4 2
0 2 2
0 1
AMS
*
* A leitura deve ser feita de baixo para cima.
AMS = algarismo mais significativo (mais à esquerda)
ams = algarismo menos significativo (mais à direita)
exercícios: Faça a conversão dos números abaixo de decimal para binário.
1-) 2510 = _______________2
2-) 8910 = _______________2
3-) 12410 = ______________2
4-) 21010 = ______________2

D) DECIMAL  HEXADECIMAL
Quando fazemos a conversão de decimal para hexadecimal, restos e quocientes maiores do que 9 devem
ser convertidos para hexadecimal (letras).
exemplo: 1990 16
ams 6 124 16
12 7
AMS
sentido de leitura
exercícios: Faça a conversão dos números abaixo de decimal para hexadecimal.
1-) 598710 = ______________16
2-) 265310 = ______________16
3-) 347010 = ______________16
4-) 199810 = ______________16
E) HEXADECIMAL  BINÁRIO
Para converter um número de hexadecimal para binário, basta converter separadamente cada algarismo
do número de hexadecimal para binário, utilizando sempre 4 bits. A única situação em que não precisamos usar
4 bits é para o primeiro algarismo quando este é menor do que 8.
exemplo: FOCA16 = 11110000110010102
exercícios: Faça a conversão dos números abaixo de hexadecimal para binário.
1-) D7516 = ________________2
2-) 4A6E16 = ________________2
3-) F516 = ________________2
4-) B5216 = ________________2
F) BINÁRIO  HEXADECIMAL
Para converter um número de binário para hexadecimal basta separar o número em grupos de 4 bits da
direita para a esquerda e fazer a conversão isoladamente de cada grupo de binário para hexadecimal.
exemplo: 101 1101 10002 = 5D816
exercícios: Faça a conversão dos números abaixo de binário para hexadecimal.
1-) 101100012 = ____________16
2-) 11110000100111002 = ____________16
3-) 110101010012 = ____________16
4-) 110010100100012 = ____________16

UNIDADE II - FUNÇÕES LÓGICAS E CIRCUITOS LÓGICOS
2.1-) FUNÇÕES LÓGICAS
Os equipamentos digitais, tais como computadores, relógio, etc. utilizam um pequeno grupo de circuitos
lógicos conhecidos como funções ou portas lógicas. Nesta unidade estudaremos as funções lógicas básicas
(NOT, AND e OR) e as funções delas derivadas (NAND, NOR, EX-OR e EX-NOR).
Nas funções lógicas, temos apenas dois estados: estado zero e estado um. O estado zero, também
chamado de nível lógico zero ou nível lógico baixo representará, por exemplo, ausência de tensão, aparelho
desligado, chave aberta, etc. O estado um, também chamado de nível lógico um ou nível lógico alto representará a
situação inversa, ou seja, existência de tensão, aparelho ligado, chave fechada, etc.
Se representarmos por zero uma situação, representaremos por um a situação contrária.
2.1.1-) FUNÇÃO NOT (INVERSORA)
Para uma dada variável de entrada, esta função atribui à sua saída o valor inverso da entrada, ou seja, se
a variável de entrada for zero, na saída teremos nível lógico um e se a variável de entrada for um, na saída
teremos nível lógico zero.
- REPRESENTAÇÃO:
Da mesma forma que na álgebra elementar, na álgebra de Boole também trabalhamos com expressões
algébricas, são as expressões lógicas. Nesta, a função NOT é representada por uma barra sobre a variável ou
expressão que desejamos negar, conforme mostrado abaixo.
YA onde se lê Y é igual a A negado
- CIRCUITO:
O circuito que executa a função NOT utilizando chaves mecânicas foi mostrado na figura abaixo. Na prática as
portas lógicas são construídas utilizando-se como chave o componente eletrônico conhecido como transistor.
R
+
Vcc A Y
_
Convenções: - chave aberta nível lógico zero

- chave fechada nível lógico um
- lâmpada apagada nível lógico zero
- lâmpada acesa nível lógico um
Funcionamento: Quando a chave A estiver aberta (entrada com nível lógico zero) circulará corrente pela lâmpada
e esta acenderá (saída com nível lógico um). Com a chave A fechada (entrada com nível lógico
um) a lâmpada estará curto-circuitada e não acenderá (saída com nível lógico zero).
- TABELA VERDADE:
A tabela verdade é um mapa onde colocamos as possíveis combinações das variáveis de entrada com os
respectivos resultados.
A Y
0 1 OBS: A função NOT só possui uma entrada.
1 0
- SÍMBOLO: Mostra o modo como a função lógica é representada nos circuitos digitais.
A Y=A
2.1.2-) FUNÇÃO AND (E)
- REPRESENTAÇÃO:
Y=A.B onde se lê Y é igual a A E B
-CIRCUITO:
A B
+
Vcc Y
_
- TABELA VERDADE:
B A Y Na função AND, se uma

0 0 0 das entradas for zero, a saída
também será zero,
0 1 0 independentemente do nível
1 0 0 lógico presente nas outras
1 1 1 entradas.
-SÍMBOO :
A
Y=A.B
B
2.1.3-) FUNÇÃO OR (OU)
- REPRESENTAÇÃO:
Y=A+B onde se lê Y é igual a A OU B
-CIRCUITO:
A
+
Vcc B Y
_
- TABELA VERDADE:
Na funcão OR, se uma
B A Y das entradas for um, a saída
0 0 0 também será um,
independentemente do nível
0 1 1 lógico presente nas outras
1 0 1 entradas.
1 1 1
-SÍMBOLO :
A
Y=A+B
B
2.1.4-) FUNÇÃO NAND (NÃO E) = NOT + AND
- REPRESENTAÇÃO:
Y  A. B onde se lê Y é igual ao resultado de A E B NEGADO
- CIRCUITO:
R
A
+
Vcc Y
_
B
- TABELA VERDADE:
B A Y
0 0 1
0 1 1
1 0 1
1 1 0
-SÍMBOLO :
A
Y=A.B
B
2.1.5-) FUNÇÃO NOR (NÃO OU) = NOT + OR
- REPRESENTAÇÃO:
Y  A B onde se lê Y é igual ao resultado de A OU B NEGADO

-CIRCUITO:
R
+
Vcc B Y
_ A
- TABELA VERDADE:
B A Y
OBS: As funções AND, OR, NAND e NOR têm
0 0 1 2 ou mais entradas
0 1 0
1 0 0
1 1 0
-SÍMBOLO :
A
Y=A+B
B
2.1.6-) FUNÇÃO EX-OR
- REPRESENTAÇÃO:
Y  A B onde se lê Y é igual a A EX-OR B
- CIRCUITO:
1 0
A B
+
0 1
Vcc Y
_
OBS: A e B são relés cujos contatos foram desenhados na posição de repouso, isto é, sem tensão na bobina
(nível lógico 0 nas entradas A e B).
- TABELA VERDADE:
B A Y
Na função EX-OR, se as
0 0 0 entradas forem diferentes a saída
0 1 1 terá nível lógico um, caso contrário
1 0 1 terá nível lógico zero.
1 1 0
-SÍMBOLO :
A
Y  A B
B
2.1.7-) FUNÇÃO EX-NOR
- REPRESENTAÇÃO:
Y  A B ou Y = A ● B onde se lê Y é igual a A EX-NOR B
- CIRCUITO: 0
0
A B
+
1 1
Vcc Y
_
- TABELA VERDADE:
B A Y
OBS: As funções EX-OR e EX-NOR só podem ter
0 0 1 duas entradas.
0 1 0
1 0 0
1 1 1
- SÍMBOLO :
A
Y  A B
B
EXERCÍCIOS
1) Dados os circuitos abaixo, construídos com portas lógicas, retire a expressão de saída e construa a tabela verdade.
a)
A
B
S
C
b)
A S
B
C
c) A
B
S
d)
A
B
S
e)
A
S
B
f)
A
B
C
D S
g)
A
B
C S
h)
A
B
C
i)
A
B
C
j)
A
S
B
l-)
A
SA
B
SB
C
m-)
A S
B
n-)
A
B S
C
D
o-)
A S
B
2-) Determine o nível de tensão que teremos na saída das portas lógicas dos circuitos abaixo, com chave aberta e
com chave fechada.
a) +Vcc
1
1
1 CHAVE PORTA 1 PORTA 2 PORTA 3

2 ABERTA
FECHADA
b) +Vcc
1
0 2 3 4
+Vcc
CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4
ABERTA
FECHADA
c) +Vcc

ABERTA
2 3 FECHADA
d)
+Vcc
1
3 ABERTA
FECHADA
2
0
e) +Vcc
1
3
5
0 2
1 4
CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4 PORTA 5

ABERTA
FECHADA
f)
1 1
0 3
5
+Vcc
2
4
CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4 PORTA 5

ABERTA
FECHADA
3-) Utilizando apenas portas NAND ou portas NOR, podemos obter qualquer uma das portas lógicas que
estudamos. Retire a expressão de saída, construa a tabela verdade dos circuitos dados abaixo e descubra a que
porta lógica o circuito é equivalente.
a-) A
= Porta _____________
b-) A
= Porta ___________
c-)
A
= Porta ___________
B
d-)
A
B = Porta __________
e-) A
= Porta __________
f-)
A
= Porta __________
g-) A
= Porta __________
B
h-)
A
= Porta __________
B
4-) Desenhe os circuitos dos exercícios 1.a até 1.e utilizando apenas:
a-) Portas NAND. b-) Portas NOR.
Simplifique o circuito, se possível.
RESPOSTAS
1)
a) S = A.B + C b) S = A.(B + C)
S=00011111 S=00010101
c) S  A.B  A.B d) S  A.B.A.(B  C)

S=1001 S= 11000100
e) S  A.B.A.A.B.B f ) S  A.B  C.D  C

S=0110 S=1111111111110001
g) S  A.B.B.C.(B  D) h) S  ( A  B).(B  C)
S=1110111100100011 S=11001000
i) S  ( A.B.C  B  C  C).C j) S  A  A  B  B  A  B
S=11110000 S=1001
l-) S A  ( A  A.B)  (B  A.B) m-) S  A  ( A  B).B

S A  0 1 0 0 0 10 0 S=0010
S B  (B  A.B)  C
S B  0 0 1 0 1111
n-) S  A  B.( A  B  (C  D)) o-) S  ( A  A  B)  (B  A  B)

S  0 110 0 11 0 0 110 0 11 0 S  1110
2)
a) ABERTA = 0 1 1 FECHADA = 1 1 0
b) ABERTA = 0 0 1 1 FECHADA = 0 0 1 1
c) ABERTA = 0 1 0 1 FECHADA = 1 1 0 0
d) ABERTA = 0 1 1 FECHADA = 1 0 1
e) ABERTA = 1 0 0 1 0 FECHADA = 0 0 0 1 0
f) ABERTA = 1 1 1 1 1 FECHADA = 1 0 0 1 0
3)
a) NOT b) NOT c) AND d) OR
e) OR f) AND g) NOR i) NAND
CONCLUSÕES:
- NEGANDO-SE A SAÍDA DA PORTA NAND, OBTÉM-SE UMA PORTA AND E NEGANDO-SE A SAÍDA DA
PORTA NOR, OBTÉM-SE UMA PORTA OR.
- NEGANDO-SE AS ENTRADAS DE UMA PORTA NAND, OBTÉM-SE UMA PORTA OR E NEGANDO-SE AS

ENTRADAS DE UMA PORTA NOR, OBTÉM-SE UMA PORTA AND.
2.2 - TEOREMAS DE DEMORGAN
O
1 -) AB  A B
A B  AB
O
2 -)
DEMONSTRAÇÃO:
B A B A A.B A B A B A+B A +B A B
0 0 1 1 0 1 1 0 1 1
0 1 1 0 0 1 1 1 0 0
1 0 0 1 0 1 1 1 0 0
1 1 0 0 1 0 0 1 0 0
CONCLUSÃO: Comparando-se a sexta e a sétima coluna, vemos que são iguais, ficando demonstrado desta
forma o primeiro teorema de DeMorgan. O segundo teorema de DeMorgan fica demonstrado comparando-se as
duas últimas colunas.
REGRA PRÁTICA PARA APLICAÇÀO DO TEOREMA DE DEMORGAN:

o
1 - Negar as variáveis de entrada.
o
2 - Trocar o sinal da função (se era OR passa a ser AND e vice-versa).
2.3 - TEOREMAS BOOLEANOS:
(1) x.0 = 0 x (5) x + 0 = x x

0 x
0 0
(2) x.1 = x x (6) x + 1 = 1 x

x 1
1 1
(3) x.x = x x (7) x + x = x x

x x
(4) x.x = 0 x (8) x  x  1 x

0 1
x
(9) x + y = y + x ( propriedade comutativa)
(10) x.y = y.x ( propriedade comutativa)
(11) x  y  y  x ( propriedade comutativa)
(12) x + ( y + z ) = ( x + y ) + z = x + y + z ( propriedade associativa)

(13) x.(y.z) = (x.y).z = x.y.z ( propriedade associativa)

(14a) x.( y + z ) = x.y + x.z ( propriedade distributiva)
(14.b) ( w + x).( y + z ) = w.y + w.z + x.y + x.z ( propriedade distributiva)
(15) x + x.y = x
(16.a) x  x.y  x  y
(16.b) x  x.y  x  y
(17) x  x
EXERCÍCIO
1) Aplique os teoremas de DeMorgan e os teoremas Booleanos nas expressões obtidas nos circuitos do exercício
3 para confirmar os resultados obtidos neste exercício.
2.4-) CIRCUITO A PARTIR DA EXPRESSÃO LÓGICA:
Dada uma expressão podemos montar o circuito lógico que executa esta expressão.
S3

exemplo 1: S   A  B.C. B  D 
S1 S2
Da mesma forma que na aritmética elementar, iniciamos pelos parênteses ou pela função AND.
o
1 ) S1 = A + B = PORTA OR
A
S1
B
2 ) S2 = B  D = PORTA NOR
o
B
S2
D
o
3 ) S3 = S1.C = PORTA NAND
S1
S3
C
o
4 ) S = S3 . S2 = PORTA AND
S3
S
S2
o
5 ) Interligar as portas lógicas de modo a obter o circuito que executa a expressão dada.
o
6 ) Após construir o circuito lógico, podemos tirar a prova para verificarmos se o circuito obtido
corresponde à expressão dada. Para isto, basta retirar do circuito obtido a expressão lógica e compará-la com a
expressão dada.
exemplo 2: S = A.B  C  B.D  C  D
S1 S3 S4
S2
1 ) S1 = B  C = PORTA EX-OR
o
B
S1
C
o
2 ) S2 = A.S1 = PORTA NAND
A
S2
S1
o
3 ) S3 = B.D
B S3
D
4 ) S 4  C  D = FUNÇÃO EX-NOR
o
C
S4
D
5 ) S = S2  S3  S4 = PORTA NOR
o
S2
S3 S
S4
o
6 ) Interligar os circuitos
o
7 ) Tirar a prova.
EXERCÍCIOS
Construa o circuito que executa as expressões lógicas abaixo:
1 ) S =  A  B  C.D .D
o
    
2 ) S  A.B.C  A. D  C .  A  B.C
o

3 ) S  A.B.C  A.B  D.C .B.C
o
 4 ) S = D.B.C + A.B.C.D. D  C  A
o
5 ) S  D. C. A  B. C.  A.B  A.B 6 ) S   A  B.  A  B. C.D  D. C.  A  C

o o
7 ) S   C.D.B  A    C  B    C  B  .A 8 ) S  A  B.(C  D)  ( A  C.D)

o o
    
9 ) S  (D  C  D).( A  B  C)
o
2.5 - EXPRESSÃO DE SAÍDA A PARTIR DA TABELA VERDADE:

No dia a dia de nossa vida profissional nos defrontamos com determinadas situações em que
necessitamos construir circuitos lógicos que atuem de acordo com esta situação. Para isto, devemos proceder da
seguinte maneira:
a- Construir a tabela verdade que representa esta situação.
b- Retirar da tabela verdade a expressão de saída.
c- Montar o circuito lógico que executa a expressão de saída obtida.
EXEMPLO: Temos 3 motores A, B e C que consomem cada um 50 KVAR de potência reativa e temos 2
capacitores, 1 de 50 KVAR e 1 de 100 KVAR. Construa um circuito lógico que comande a ligação destes capacitores à
rede elétrica de modo que a potência reativa total consumida pela instalação, a qualquer instante seja nula.
PROCEDIMENTO:
a) Construir a tabela verdade:
C B A S1 C B A S2
0 0 0 0 0 0 0 0
0 0 1 1 C.B.A 0 0 1 0
0 1 0 1 C.B.A 0 1 0 0
0 1 1 0 0 1 1 1 C.B.A
1 0 0 1 C.B.A 1 0 0 0
1 0 1 0 1 0 1 1 C.B.A
1 1 0 0 1 1 0 1 C.B.A
1 1 1 1 C.B.A 1 1 1 1 C.B.A
b) Retirar da tabela verdade a expressão de saída:
Para isto utilizamos o método da soma de produtos. Para cada “1” da saída da tabela verdade
escrevemos um termo na forma D.C.B.A (produto das variáveis de entrada) na expressão de saída, sendo estes
termos separados pela função OR (soma). Após negamos as variáveis de entrada de modo que cada termo da
expressão seja “1” para somente uma combinação das variáveis de entrada que gera nível lógico "1" na saída.
Em cada saída da tabela verdade acima temos quatro 1's, portanto, temos que escrever quatro termos C.B.A,
sendo estes termos separados pela função OR. Na segunda linha da tabela verdade, a saída S1 tem nível lógico 1.
Para que o primeiro termo da expressão S1 seja 1, temos que negar as variáveis de entrada C e B (variáveis que são
0). Fazendo o mesmo para as outras combinações das variáveis de entrada que geram nível 1 na saída, obtemos:
S 1  C.B.A  C.B.A  C.B.A  C.B.A S 2  C.B.A  C.B.A  C.B.A  C.B.A
c- Montar o circuito lógico:

EXERCÍCIOS
1) Dadas as tabelas verdade abaixo, retire a expressão de saída e monte o circuito lógico com portas lógica e com
contatos.
A- B- C- D-
C B A S C B A S C B A S C B A S
0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0
0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0
0 1 0 1 0 1 0 0 0 1 0 0 0 1 0 0
0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1
1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 1
1 0 1 0 1 0 1 1 1 0 1 1 1 0 1 0
1 1 0 1 1 1 0 1 1 1 0 0 1 1 0 1
1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0
R: a-) S  C.B. A  C.B. A  C.B. A  C.B. A  C.B. A b-) S  C.B. A  C.B. A  C.B. A  C.B. A  C.B. A
c-) S  C.B. A  C.B. A  C.B. A  C.B. A  C.B. A d-) S  C.B. A  C.B. A  C.B. A
2) Em uma máquina copiadora simples, um sinal de parada (saída S = 1) é gerado para interromper a operação da
máquina e ativar um indicador luminoso sempre que ocorrer uma das seguintes condições:
1 - a bandeja de alimentação de papel estiver vazia; ou
2 - as duas micro-chaves sensores de papel (Ch) estiverem acionadas, indicando atolamento de papel.
A presença de papel na bandeja é indicada por um nível alto no sinal lógico P. Cada uma das micro-chaves produz
sinais lógicos (Q e R) que vão para o nível alto sempre que um papel estiver passando sobre a chave, que é ativada.
Projete o circuito lógico correspondente utilizando portas lógicas e contatos.
Sensor de alimentação
da bandeja
+5V P
Ch Q S
Circuito Lógico
Ch R
1 kΩ
R: S  P.Q.R  P.Q.R  P.Q.R  P.Q.R  P.Q.R
3) Temos 3 motores elétricos, A, B e C, que consomem respectivamente 50, 100 e 100 KW de potência ativa.
Projete um circuito lógico, utilizando portas lógicas e contatos , que acione um grupo motor-gerador quando a
potência ativa total consumida pela instalação for maior ou igual a 150 KW.
R: S  C.B.A  C.B.A  C.B.A  C.B.A

4) Uma indústria possui quatro motores: o motor A consome uma potência de150 KW, o motor B 230 KW, o motor
C 120 KW e o motor D 140 KW. O medidor de energia elétrica da concessionária possui um circuito eletrônico
que gera em sua saída (H) nível lógico 1 no horário de ponta (18h00 às 21h00), quando a potência máxima
consumida pelos motores não pode ultrapassar 300 KW, e nível 0 fora do horário de ponta, quando a potência
máxima não pode ultrapassar 500 KW. Projete um circuito lógico, utilizando portas lógicas e contatos, para ligar
uma lâmpada e autorizar a partida do motor D de modo que a potência máxima consumida no horário de ponta e
fora do horário de ponta não seja ultrapassada.
P
A CIRCUITO
S
B ELETRÔNICO
C
R: S  H.C.B.A  H.C.B.A  H.C.B.A  H.C.B.A  H.C.B.A  H.C.B.A  H.C.B.A  H.C.B.A
5) Um circuito lógico com 4 entradas e uma saída é utilizado para comandar o disparo de mísseis nucleares de um
país, conforme mostrado na figura abaixo. A chave 1 está instalada no gabinete do presidente, enquanto que as
chaves 2, 3 e 4 estão instaladas no gabinete de 3 de seus principais ministros. Se o presidente fechar a chave 1, os
mísseis deverão ser disparados, independentemente de as outras chaves terem sido fechadas ou não. Se a chave do
gabinete do presidente não for fechada, mas, se pelo menos 2 ministros acionarem as chaves de seus gabinetes, os
mísseis também deverão ser disparados. Escreva a expressão lógica correspondente ao circuito.
+Vcc
R : S  P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3 

1 2 3 4
P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3 
CIRCUITO
S
P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3 
LÓGICO
P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3  P.M 1 .M 2 .M 3
6) Um museu possui 4 salas com 1 sensor de presença em cada uma. Quando o sensor é acionado pela
presença de uma pessoa, gera nível lógico 1 na sua saída. Escreva a expressão de um circuito lógico que dispare
um alarme sempre que dois ou mais sensores forem acionados indicando que há invasores no local. Se apenas
um sensor for acionado, o alarme não deve ser disparado para permitir que o guarda do museu faça a ronda
dentro do mesmo com o alarme ligado.
R: S  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A
7) Considere que tem um dispositivo com uma saída Z e quatro entradas A, B, C e D. A saída é colocada em 1
quando nas entradas existem mais 1s do que 0s e, caso contrário, é colocada em 0. Se o número de entradas em
1 for igual ao número de entradas a 0 então a saída é igual ao complemento da entrada A.
Escreva a expressão lógica correspondente ao circuito.
R: S  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A

8) Em uma determinada empresa, os membros da diretoria detêm todo o capital, que está assim distribuído: A
detém 45%, B detém 30%, C detém 15% e D detém 10%. Cada membro tem poder de voto igual à sua
participação no capital. Para que algo seja aprovado, é necessário que o total de votos seja superior a 50%.
Escreva a expressão lógica correspondente ao circuito que faz um LED acender toda vez que a votação for aprovada e
outro led quando a votação não for.
R: S  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A
9) Um automóvel tem um sistema de aviso ao motorista que funciona da seguinte maneira: um sinal sonoro (S) de
advertência soa se o motor (M) estiver ligado e o freio de estacionamento (B) estiver acionado ou se o motor NÃO
estiver ligado e os faróis (L) estiverem acesos.
Implemente um circuito semelhante ao existente neste automóvel utilizando portas lógicas e contatos.
R: S  M.B.L  M.B.L  M.B.L  M.B.L
10) Um automóvel possui 4 sensores F, P, M e C. O sensor F está ligado ao freio de mão e gera nível lógico 1
quando o freio está acionado e 0 em caso contrário. O sensor P é instalado no assento do passageiro (lado do
motorista) e vai para nível 1 quando há passageiro e vai para nível 0 quando não há. Os sensores M e C são
sensores que detectam se o motorista e o passageiro estão utilizando cinto de segurança (nível lógico 1) ou não
(nível 0 lógico). Escreva a expressão lógica correspondente ao circuito que tem como entradas os sensores
descritos anteriormente, para ligar um dispositivo de alarme (saída S) enquanto as condições de segurança,
necessárias para colocar o veículo em movimento, não tiverem sido atendidas.
R : S  F.P.M.C  F.P.M.C  F.P.M.C  F.P.M.C  F.P.M.C 

F
P
CIRCUITO F.P.M.C  F.P.M.C  F.P.M.C  F.P.M.C 
S
M ELETRÔNICO F.P.M.C  F.P.M.C  F.P.M.C  F.P.M.C
C
11) A válvula e o motor de um forno de microondas (saída F) deve funcionar quando a porta (P) estiver fechada,
“timer” (T) acionado e o botão de Liga/Desliga (B) acionado. Mas a luz interna (saída L) deve ficar acesa sempre
que a porta estiver aberta, ou quando o forno estiver funcionando. Implemente o circuito, utilizando portas lógicas
e contatos, para fazer este controle.
OBS: São dois circuitos, um para ligar o forno (saída F) e outro para ligar a luz interna do forno (saída L). No
circuito da luz interna, a variável F, que no circuito para ligar o forno é saída, neste é uma das entradas.
R: F  P.T.B L  F.P  F.P
12) Projetar um circuito lógico, utilizando portas lógicas e contatos, que controla a porta de um elevador em um
prédio de 3 andares, conforme mostrado na figura abaixo. O circuito tem 4 entradas: M é um sinal lógico que indica
quando o elevador está se movendo (M=1) ou parado (M=0), F1, F2 e F3 são os sinais indicadores dos andares que
estão normalmente em nível lógico 0 e vão para nível lógico 1 quando o elevador está posicionado no respectivo
andar (por exemplo: elevador no primeiro andar F1 = 1, F2 = 0 e F3 = 0). A saída do circuito é o sinal ABRIR que
normalmente possui nível lógico 0 e vai para nível lógico 1 quando a porta do elevador tem que ser aberta.
OBS: Uma vez que o elevador não pode estar em mais de um andar ao mesmo tempo, as combinações das
entradas referentes a estas situações geram saídas irrelevantes (tanto podem ser 0 ou 1). Neste caso, considere
a saída igual a 0 para obter um circuito mais simples.
M F1 F2 F3
CIRCUITO DA PORTA
DO ELEVADOR ABRIR  M.F 1 .F 2 .F3  M.F 1 .F2 .F 3  M.F1 .F 2 .F 3
ABRIR
13) Escreva a expressão lógica correspondente ao circuito utilizado para comandar o funcionamento do motor de um
elevador de um prédio de 4 andares. O circuito lógico deverá ter 4 entradas e 2 saídas. As entradas A1 e A0
identificam o andar em que o elevador está e B1 e B0 identificam o andar para o qual o elevador deverá se deslocar.
As saídas SU e SD são responsáveis pelo sentido de deslocamento do elevador, SU em nível 1 desloca o elevador
para cima (up), SD em nível 1 desloca o elevador para baixo (down). Saídas em nível lógico 0 o elevador fica
parado.
R : S U  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0
S D  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0
14) Dois jogadores A e B apostam com dois bits cada um (A1-A0 e B1-B0 respectivamente). A combinação 00
bate a combinação 01, 01 bate 10, 10 bate 11 e 11 bate 00. Quando ambos os jogadores apresentam a mesma
combinação há empate. Escreva a expressão lógica correspondente ao circuito que tem duas saídas SA e SB de tal
forma que, quando A ganha de B a saída SA fica em nível 1 e SB em nível 0, quando B ganha de A a saída SA fica em
nível 0 e SB em nível 1, quando empatam ambas as saídas ficam em nível lógico 1 e, noutras situações não descritas,
as saídas ficam em nível lógico 0.
R : S A  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0
S B  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0 
A 1 .A 0 .B 1 .B 0  A 1 .A 0 .B 1 .B 0
15) Represente as variáveis de entrada e a saída dos exercícios 1, 2 e 3 como uma onda quadrada que varia em
função do tempo. A forma de onda da variável A tem período igual a 1 segundo, a forma de onda da variável B
tem período igual a 2 segundos e da variável C tem período igual a 4 segundos. Cada segundo corresponde a 2
cm no eixo horizontal (eixo dos tempos).
2.6 - SIMPLIFICAÇÃO DE EXPRESSÕES E DE CIRCUITOS LÓGICOS ATRAVÉS DOS MAPAS DE KARNAUGH:

Podemos fazer a simplificação de expressões e de circuitos lógicos utilizando as propriedades e as
identidades da álgebra de boole ou através dos “Mapas de Karnaugh”. Este último método nos permite obter
mais facilmente a expressão mínima.
Para simplificarmos uma expressão ou um circuito lógico utilizando os “Mapas de Karnaugh”, devemos
proceder da seguinte maneira:
o
1 - Construir a tabela verdade.
o
2 - Com os dados da tabela verdade, construir o “Mapa de Karnaugh”:
- Mapa de Karnaugh com duas variáveis de entrada (A e B):
possíveis níveis lógicos

da variável B
B
Nos quadrados coloca-se o nível
A A 0 1
de tensão (0 ou 1) da saída para
A0
cada combinação possível de A
B1
e B (retirado da saída da tabela
verdade).
- Mapa de karnaugh com três variáveis de entrada:
CB * Possíveis combinações das

A 00 01 11 10 * variáveis B e C. De uma coluna
0 para outra só pode variar uma
1 variável de entrada de cada
vez, nunca as duas.
- Mapa de Karnaugh com quatro variáveis de entrada:
DC
BA 00 01 11 10
00
01
11
10
o
3 - Transpor os níveis de tensão da saída da tabela verdade para os quadrados do mapa correspondentes
às combinações das variáveis de entrada.
o
4 - Fazer o agrupamento dos “1’s” do mapa obedecendo às seguintes regras:
n o
a- O número de “1’s” que cada grupo pode ter é; 1, 2, 4, 8, 16..... 2 (onde n é um n inteiro e positivo).
b- Agrupar os “1’s” sempre na vertical ou na horizontal, nunca na diagonal.
c- Agrupar sempre “1’s”adjacentes.
d- Cada grupo deve ter o maior número de “1’s” possível. Quanto maior for o número de “1’s”, de um grupo,
menor será o termo da expressão lógica originada por este agrupamento, consequentemente, menor será o circuito.
e- O número de agrupamentos deve ser o menor possível. Quanto menor for o número de agrupamentos,
menor será o número de termos da expressão lógica e, portanto, menor e mais simples será o circuito lógico.
f- Um mesmo “1” pode fazer parte de 2 ou mais agrupamentos.
g- Eliminar agrupamentos redundantes. Cada agrupamento deve possuir pelo menos um “1” que pertença a
somente este agrupamento, caso contrário este agrupamento será uma redundância e deverá ser eliminado.
o
5 - Retirar do mapa a expressão de saída.
A expressão de saída obtida do mapa é uma soma de produtos onde cada termo é retirado de cada
agrupamento.
Cada termo é o produto das variáveis de entrada que não variaram dentro do agrupamento. As variáveis
de entrada que variaram no agrupamento não entram no termo originado pelo agrupamento.
o
6 - Desenhar o circuito lógico.
EXERCÍCIOS
1) Retire a expressão de saída simplificada das tabelas-verdade do exercício 1 do item anterior e monte o circuito
lógico.
R: A-) S  A  C.B B-) S  C. A  C. A  C.B C-) S  A  C.B D-) S  C. A  C.B. A

2) Retire a expressão de saída simplificada das tabelas-verdade abaixo e monte o circuito lógico.
A- B- C- D-
D C B A S D C B A S D C B A S D C B A S
0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1
0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1
0 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0
0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0 0 1 1 1
0 1 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1
0 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1 0
0 1 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 1 0 1
0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 0
1 0 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0 0 0
1 0 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 0 1 0
1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 0 1
1 0 1 1 1 1 0 1 1 1 1 0 1 1 0 1 0 1 1 1
1 1 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 0
1 1 0 1 0 1 1 0 1 1 1 1 0 1 0 1 1 0 1 0
1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
R: A-) S  C. B  D. C. A  D. C.B  D.B. A B-) S  D. C  C. A  C. A  D.B

C-) S  A  D. C  C.B D-) S  D.B. A  D. C. A  D. C. A  D.B. A  D. C.B
3) Simplifique as expressões abaixo utilizando “Mapas de Karnaugh”.
A) S  A.B.C  A.C  A.B (S = A)

B) S  ( A.C  B  D)  C.(A.C.D) (S  D.C  C.A )
C) S  A.B.C  A.B.C  A.B.C  A.B.C  A.B.C (S  C  A.B)
D) S  (( A  B).C  (D.(C  B)) (S  C  D  B.A )
E) S  ( A  B).( A  B).C.D  D.C.(A  C) (S  A.B  A.B  C  D
4) Retire da tabela verdade dos exercícios 2 a 14 do item anterior a expressão lógica simplificada utilizando “mapa
de karnaugh”.
exercício 2: S  P  Q.R
exercício 3: S = C.B + B.A + C.A
exercício 4: S  D.B  D.A  C.B.A  C.B.A
exercício 5: S = P + M1.M3 + M1.M2 + M2.M3
exercício 6: S  D.C  B.A  C.A  C.B
exercício 7: S = D.C + D.B + C.B
exercício 8: S = B.A + C.A + D.A + D.C.B

exercício 9: S  M.L  M.B
exercício 10: S  M  F  P.C

exercício 11: S = P.T.B L PF
exercício 12: ABRIR  M.F1  M.F2  M.F3
exercício 13: S U  A 1.B 1  A 1.A 0 .B 0  A 0 .B 1.B 0 S D  A 1.B 1  A 0 .B 1.B 0  A 1.A 0 .B 0
exercício 14: S A  A 1.A 0 .B 1  A 1.B 1.B 0  A 1.B 1.B 0  A 1.A 0 .B 1  A 1.A 0 .B 1.B 0
S B  A 1.B 1.B 0  A 0 .B 1.B 0  A 1.A 0 .B 1  A 1.A 0 .B 1  A 1.B 1.B 0  A 1.A 0 .B 1.B 0  A 1.A 0 .B 1.B 0
5-) Dados os mapas de Karnaugh abaixo, retire a expressão lógica simplificada e construa o circuito lógico.
a-) 00 01 11 10 b-) 00 01 11 10
00 1 0 X 1 00 1 1 X 1
01 0 1 X 1 01 1 0 X 1
11 1 1 X X 11 1 1 X X
10 1 1 X X 10 1 0 X X
R : S  C.A  C.A  D  B R : S  B.A  B.A  C
c-) 00 01 11 10 d-) 00 01 11 10
00 1 1 X 1 00 1 0 X 1
01 1 1 X 1 01 0 1 X 1
11 1 1 X X 11 1 0 X X
10 0 1 X X 10 1 1 X X
R : S  A BC R : S  C.A  B.A  C.B  C.B.A  D
e-) 00 01 11 10 f-) 00 01 11 10
00 1 0 X 1 00 1 1 X 1
01 0 0 X 1 01 0 1 X 1
11 0 0 X X 11 0 1 X X
10 1 1 X X 10 0 1 X X
R : S  C.A  B.A R : S  B.A  C  D
g-) 00 01 11 10 h-) 00 01 11 10
00 0 1 X 1 00 X 1 0 X
01 0 1 X 1 01 X 0 0 X
11 1 0 X X 11 1 1 0 0
10 1 1 X X 10 1 X X 1
R : S  D  C.B  C.B  B.A R : S  D.A  D.B  B.A
OBS: X = CONDIÇÃO IRRELEVANTE. CONSIDERE CADA X COMO SENDO NÍVEL LÓGICO 0 OU NÍVEL
LÓGICO 1, DEPENDENDO DO QUE RESULTAR EM UM AGRUPAMENTO MELHOR DOS 1'S DO MAPA DE
KARNAUGH.
AULA PRÁTICA SOBRE PORTAS LÓGICAS

o
TAREFA N 1
A) OBJETIVO: Identificar o tipo de porta lógica que temos em cada circuito integrado.
B) MATERIAL NECESSÁRIO:
- 1 CI 7400 - 1 CI 7402
- 1 CI 7408 - 1 CI 7404
- 1 CI 7432 - 1 Kit Datapool
- 1 CI 7486 - Fios de ligação
C) PROCEDIMENTO:
o
1 ) Desligue o kit e coloque o CI na placa com todo o cuidado.
o
2 ) Identifique os terminais do circuito integrado.
o
3 ) Coloque a chave TTL/CMOS na posição TTL.
o
4 ) Conecte o pino +Vcc do CI em + 5 Vcc do Kit.
o
5 ) Conecte o pino GND do CI ao COMUM do Kit.
o
6 ) Conecte as entradas de uma das portas do CI às chaves A e B.
o
7 ) Conecte a saída desta porta lógica ao LED S0.
o
8 ) Ligue o kit e simule as combinações possíveis das entradas mostradas na tabela verdade através das chaves
A e B, anotando os resultados.
o
9 ) Compare a tabela verdade obtida com as tabelas verdade dadas em aula.
o
10 ) Represente o símbolo das portas lógicas no desenho do circuito integrado.
o
11 ) Retire o CI do Kit com todo o cuidado.
o
12 ) Repita o procedimento acima para os outros CI’s.
7400
14 13 12 11 10 9 8
B A S
0 0
0 1
1 0
1 1
1 2 3 4 5 6 7
7408
14 13 12 11 10 9 8
B A S
0 0
0 1
1 0
1 1
1 2 3 4 5 6 7
7432
14 13 12 11 10 9 8
B A S
0 0
0 1
1 0
1 1
1 2 3 4 5 6 7
7486
14 13 12 11 10 9 8
B A S
0 0
0 1
1 0
1 1
1 2 3 4 5 6 7
7402
14 13 12 11 10 9 8
B A S
0 0
0 1
1 0
1 1
1 2 3 4 5 6 7
7404
14 13 12 11 10 9 8
A S
0
1
1 2 3 4 5 6 7
o
TAREFA N 2
A) OBJETIVO: Montar o circuito lógico do exercício 1.b (página5) com as portas lógicas ensaiadas na tarefa
anterior.
- 1 CI 7408 - 1 CI 7404
- 1 CI 7402 - 1 Kit Datapool
- Fios de ligação
C) PROCEDIMENTO:
o
1 ) Represente na figura abaixo as ligações entre os terminais dos circuitos integrados de modo a obtermos o
circuito solicitado.
o
2 ) Desligue o kit e coloque os CI’s na placa conforme mostrado na figura abaixo.
o
3 ) Identifique os terminais dos circuitos integrados.
o
o
5 ) Conecte o pino +Vcc de cada CI em + 5 Vcc do Kit.
o)
6 Conecte opino GND de cada CI ao COMUM do Kit.
o)
7 Interligue as saídas e as entradas das portas lógicas de acordo com o desenho abaixo.
o
8 ) Conecte as entradas do circuito às chaves do Kit.
o
9 ) Conecte a saída do circuito ao LED S0.
o
10 ) Simule as combinações possíveis das entradas mostradas na tabela verdade através das chaves do Kit,
anotando os resultados.
o)
11 Compare com os resultados obtidos no exercício 1.b da página 5.
LED S0
14 13 12 11 10 9 8 14 13 12 11 10 9 8 14 13 12 11 10 9 8
7404 7408 7402

1 2 3 4 5 6 7 1 2 3 4 5 6 7 1 2 3 4 5 6 7
CHAVE A CHAVE B
o
TAREFA N 03
A) OBJETIVO: Montar o circuito lógico do exercício 1.c com portas lógicas.
- 1 CI 7400 - 1 CI 7432
- 1 Kit Datapool - Fios de ligação
a
C) PROCEDIMENTO: Igual 2 tarefa.
LED S0
14 13 12 11 10 9 8 14 13 12 11 10 9 8
7400 7432
1 2 3 4 5 6 7 1 2 3 4 5 6 7
CHAVE A CHAVE B CHAVE

UNIDADE III - FAMÍLIAS DE PORTAS LÓGICAS

3.1-) CARACTERÍSTICAS BÁSICAS DOS CIRCUITOS INTEGRADOS
Os circuitos integrados digitais são uma coleção de resistores, diodos e transistores, fabricados em uma
única peça de material semicondutor (normalmente o silício) denominado substrato, quase sempre conhecidos pela
denominação de chip. O CI ou chip é encapsulado em uma embalagem de plástico ou de cerâmica, a partir da qual
saem alguns pinos para tornar possível a conexão do CI com outros dispositivos. O tipo mais comum de embalagem
é a denominada “dual -in-line-package” (DIP), mostrada na figura 1. Este tipo de embalagem recebe este tipo de
denominação em função de suas duas linhas paralelas de pinos, numerados no sentido anti-horário a partir de 1,
quando vistos de cima da embalagem de cerâmica, em relação a um ponto de identificação em um dos lados do
chip. O CI apresentado tem 14 pinos. Existem CIs com este tipo de embalagem com 16, 20,24,28,40 e 64 pinos.
14 13 12 11 10 9 8
Marca
(chanfrado)
Figura 1
O chip pode ter um pequeno

ponto próximo ao pino 1
1 2 3 4 5 6 7
3.2-) CLASSIFICAÇÃO DOS CIRCUITOS INTEGRADOS:
De acordo com o principal tipo de componente eletrônico utilizado em seus circuitos os CIs digitais podem
ser classificados em família lógica TTL e família lógica CMOS sendo que cada uma delas é composta por várias
séries de circuitos conforme mostrado abaixo.
TTL padrão (74XX)

TTL Schottky (74SXX)
TTL de baixa potência (74LSXX)
TTL TTL Schottky avançada (74ASXX)
TTL Schottky avançada de baixa potência (74ALSXX)
TTL fast (74FXX)
CMOS padrão (40XX ou 140XX)

CMOS CMOS de alta velocidade (74HCXX ou 74HCTXX)
CMOS avançada (74ACXX ou 74ACTXX)
CMOS avançada de alta velocidade (74AHCXX ou 74AHCTXX)
Cada fabricante acrescenta um prefixo próprio à descrição do CI. Por exemplo, a Texas usa o prefixo SN,
a National Semiconductor adota o prefixo DM e a Signets adota o prefixo S, Desta forma, dependendo do
fabricante, você poderá encontrar um chip NOR quádruplo, denominado DM7402, SN7402, S7402 ou alguma
outra designação relativa a outro fabricante. Os dois ou três primeiros números do código de identificação,
juntamente com a(s) letra(s), se houver, identifica a família e a série do integrado enquanto que os dois ou três
últimos algarismos identifica o circuito lógico que tem dentro do integrado.
Se o número do integrado começa com a dezena 40, com a centena 140 ou possui a letra C no seu
número de identificação então o circuito é da família CMOS, caso contrário é da família TTL. Cada série possui
características próprias de modo que, caso seja necessário substituir um circuito integrado, devemos substituí-lo
por outro da mesma família e da mesma série, ou seja, com o mesmo número de identificação.
3.3-) FAIXA DE TENSÃO DE ALIMENTAÇÃO DOS CIRCUITOS INTEGRADOS:
Os circuitos da família TTL são projetados para uma tensão de alimentação de 5 V  5%, ou seja, a tensão
de alimentação deve estar compreendida entre 4,75 V e 5,25 V.
As séries 40/140 e 74C, da família CMOS, podem funcionar com tensão de alimentação (V DD) variando de
3 a 15 V. As demais séries da família CMOS operam com tensão de alimentação entre 2 e 6 V.
Sempre que dispositivos TTL e CMOS são utilizados em conjunto, a tensão da fonte de alimentação deve
ser de 5 V  5%.
3.4-) PARÂMETROS DE TENSÃO:
No capítulo 2 definimos nível lógico zero como “ausência de tensão” e nível lógico um como “existência de
tensão” na entrada ou na saída de um circuito lógico. Na realidade, nível lógico 0 representa uma faixa de valores
de tensão muito pequena que vai de 0 a alguns décimos de Volts. Por outro lado, nível lógico 1 representa uma
faixa de valores de tensão da ordem de alguns Volts.
Na figura 2 foram representadas as faixas de valores de tensão que correspondem à nível lógico baixo
(zero) e à nível lógico alto (um) na entrada e na saída de uma porta lógica da família TTL padrão.
5,0 V 5,0 V
NÍVEL
NÍVEL
LÓGICO 1
LÓGICO 1
2,4 V VOH(MÍNIMO)
2,0 V VIH(MÍNIMO)
FAIXA FAIXA
INDETERMINADA INDETERMINADA
0,8 V VIL(MÁXIMO)
NÍVEL 0,4 V VOL(MÁXIMO)
LÓGICO 0 NÍVEL
0V 0V LÓGICO 0
ENTRADA SAÍDA
Figura 2 – Parâmetros de tensão de entrada e de saída para a família TTL padrão
VIH – É o valor de tensão de entrada que o circuito interpreta como nível lógico alto. Normalmente é
especificado pelo seu valor mínimo. Para os circuitos da família TTL padrão, V IH  2,0 V.
VIL – É o valor de tensão de entrada que o circuito interpreta como nível lógico baixo. Normalmente é
especificado pelo seu valor máximo. Para os circuitos da família TTL padrão, VIL  0,8 V.
VOH – É o valor de tensão na saída de um circuito digital que está em nível lógico alto. Normalmente é
especificado pelo seu valor mínimo. Para os circuitos da família TTL padrão, V OH  2,4 V
VOL – É o valor de tensão na saída de um circuito digital que está em nível lógico baixo. Normalmente é
especificado pelo seu valor máximo. Para os circuitos da família TTL padrão, VOL  0,4 V
Se a tensão na entrada estiver na faixa indeterminada (0,8 < VI < 2,0 para a família TTL padrão) a porta
lógica pode interpretar esta tensão como sendo nível lógico 0 ou nível lógico 1, ou seja, não se pode prever se a
saída da porta lógica será 0 ou 1, portanto, esta faixa de valores de tensão deve ser evitada.
Na tabela 1 foram apresentados os valores dos parâmetros de tensão das famílas lógicas TTL e CMOS.
3.5-) MARGEM DE RUÍDO
Picos de corrente elétrica e campos magnéticos podem induzir tensões nas conexões existentes entre os
circuitos lógicos, conforme mostrado na figura 3. Tais sinais, indesejados e espúrios, denominados ruído, podem
ter como resultado a queda de tensão de entrada de um circuito lógico a um valor abaixo de VIH (mínimo) ou o
aumento desta tensão a um nível acima de VIL (máximo), fazendo com que a tensão de entrada fique na faixa
indeterminada e o circuito passe a funcionar de forma incorreta. A imunidade ao ruído de um determinado circuito
lógico refere-se à capacidade deste circuito tolerar tensões geradas por ruído em suas entradas, sem alterar o seu
funcionamento. A quantidade medida de imunidade ao ruído é denominada de margem de ruído.
RUÍDO
VO Vi
comum
Figura 3
A margem de ruído em nível alto, VNH é definida como:
VNH = VOH (mínimo) - VIH (mínimo)
A margem de ruído para o nível baixo, VNL , é definida como:
VNL = VIL (máximo) - VOL (máximo)
A tabela 1 mostra os parâmetros de tensão e a margem de ruído das séries da família TTL e CMOS.
TTL CMOS
PARÂMETRO
74 74LS 74AS 74ALS 4000B 74HC 74HCT 74AC 74ACT 74AHC 74AHCT
VIH(mín) 2,0 2,0 2,0 2,0 3,5 3,5 2,0 3,5 2,0 3,85 2,0
VIL(máx) 0,8 0,8 0,8 0,8 1,5 1,0 0,8 1,5 0,8 1,65 0,8
VOH(mín) 2,4 2,7 2,7 2,5 4,95 4,9 4,9 4,9 4,9 4,4 3,15
VOL(máx) 0,4 0,5 0,5 0,5 0,05 0,1 0,1 0,1 0,1 0,44 0,1
VNH 0,4 0,7 0,7 0,7 1,45 1,4 2,9 1,4 2,9 0,55 1,15
VNL 0,4 0,3 0,3 0,4 1,45 0,9 0,7 1,4 0,7 1,21 0,7
OBS: Os parâmetros de tensão e de margem de ruído da série 74F são iguais aos da série 74ALS e os
parâmetros de tensão e de margem de ruído da série 74S são iguais aos da série 74LS.
Tabela 1 – Parâmetros
Exemplo: Calcule de tensão ede
a margem deruído
margem
em de ruído
nível altodas famílias
e em nível TTL e CMOS
baixo para os(Vcircuitos
DD = 5,0 digitais
V) da família
TTL padrão.
VOH(mínimo) = 2,4 V VIH(mínimo) = 2,0 V (Tabela 1)
VNH = 2,4 – 2,0 = 0,4 V
VIL(máximo) = 0,8 V VOL(máximo) = 0,4 V (Tabela 1)
VNL = 0,8 – 0,4 = 0,4 V
3.6 -) DISPOSITIVOS COM ENTRADA SCHMITT-TRIGGER
Quando aplicamos, na entrada de uma porta lógica, uma tensão que tem um tempo de transição lento, a
saída da porta lógica pode produzir oscilações enquanto o sinal de entrada passa pela faixa indeterminada de
tensão, conforme mostrado na figura 4. Isto ocorre porque o valor da tensão de entrada que leva a saída de nível
lógico 0 para nível lógico 1 é o mesmo valor que leva a saída de nível lógico 1 para nível lógico 0. Portanto, quando
a tensão de entrada está próxima deste valor, qualquer ruído pode provocar alterações na saída da porta lógica.
Figura 4
Um dispositivo que possui uma entrada Schmitt-trigger é projetado para receber sinais com transições
lentas e produzir saídas com transições livres de oscilações. Analisando-se a figura 5, observa-se que a saída da
porta inversora só muda de nível alto para nível baixo quando a tensão de entrada ultrapassa a tensão de disparo
VT+. Uma vez que a saída vai para nível baixo, ela permanece nesse nível mesmo se a tensão de entrada cair
abaixo de VT+. Somente quando a tensão de entrada cai abaixo de VT- é que a saída passa de nível baixo para
nível alto. A diferença entre os valores " VT+" e " VT- " é conhecida como "histerese".
VT
+
VT- Figura 5
VIN < VT-  ENTRADA = 0

↑VIN < VT+  ENTRADA = 0
VIN > VT+  ENTRADA = 1
↓VIN > VT-  ENTRADA = 1
Para os circuitos integrados com saída Schmitt Trigger da família TTL V T+ = 1,7 V e VT- = 0,9 V.
Para os circuitos CMOS VT+ = 2,9 V e VT- = 2,3 V com VDD = 5,0 V; VT+ = 5,9 V e VT- = 3,9 V com VDD = 10,0 V.
3.7-) CIRCUITO EQUIVALENTE DE ENTRADA E DE SAÍDA DE UMA PORTA LÓGICA:
4 K R1 130  R2
D1 D3 Q1
+ +
VCC D5
VCC
- -
ENTRADAS D2
SAÍDA
D4 Q2
Figura 6.a – Circuito de entrada das portas lógicas Figura 6.b – Circuito de saída das portas lógicas
Na saída da porta lógica, mostrada na figura 6.b, Q1 e Q2 são transistores que funcionam como chave (ligado
ou desligado) e estão dispostos em uma configuração denominada “totem-pole”.
Saídas digitais em “totem-pole” nunca devem ser conectadas juntas pois isto pode danificar as
portas lógicas.
- Funcionamento do circuito de saída: Quando a chave 2 do circuito da figura 6.b estiver fechada, a chave
1 estará aberta e na saída da porta lógica teremos nível lógico 0 pois ela estará conectada à massa. Por outro
lado, se a chave 1 estiver fechada, a chave 2 estará aberta e na saída da porta lógica teremos nível lógico 1 pois
ela estará conectada em +VCC.
3.8-) SAÍDA DE COLETOR OU DRENO ABERTO:
Existem circuitos digitais que não possuem os componentes R2, D5 e Q1 na saída, sendo este tipo de
configuração denominada “coletor ou dreno aberto”. Estes circuitos necessitam da utilização de um resistor externo,
denominado “resistor de pull-up”, que deve ser ligado entre a saída e o positivo da fonte conforme mostrado na figura 7
e seu valor é de 10 K. Saídas digitais em “coletor ou dreno aberto” podem ser conectadas juntas. Neste caso se
uma das saídas for 0, o ponto de conexão também terá nível lógico 0. Somente se todas as saídas que estão
conectadas juntas tiverem nível lógico 1 é que o ponto de conexão terá nível lógico 1 (wired-and).
Resistor de + VCC
10 K pull-up
Resistor de
+ 10 K pull-up
VCC
-
SAÍDA
Q2
Figura 7
3.9-) SAÍDA LÓGICA EM TRI-STATE:
No item 3.7 vimos que a saída de uma porta lógica em “totem-pole” admite apenas dois estados ou níveis
lógicos, nível lógico 0 e nível lógico 1. No entanto, existem circuitos que apresentam uma terceira possibilidade
onde as duas chaves Q1 e Q2 da figura 6.b estão abertas, estado este denominado estado de alta impedância (Hi-
Z). Este tipo de saída é denominada tri-state porque permite três estados na saída: alto, baixo e em alta
impedância. Da mesma forma que saídas em coletor ou dreno aberto, as saídas digitais em tri-state também
podem ser conectadas juntas de modo a compartilhar um mesmo condutor.
Dispositivos com saída tri-state têm uma entrada enable (habilitar). Esta entrada é frequentemente
denominada E, para enable, ou OE para output enable (habilitar a saída). Na figura 8.a foi mostrada uma porta
lógica inversora com a função output enable. Quando a entrada OE tem nível lógico alto (1) o circuito funciona como
uma porta inversora normal pois nível alto em OE habilita a saída. O nível lógico da saída será o inverso do nível
lógico da entrada, conforme mostrado na tabela verdade da figura 8.a. Aplicando-se nível lógico 0 na entrada OE, a
saída do circuito é desabilitada. A saída entra no estado de alta impedância tendo as duas chaves Q1 e Q2 abertas
(ver figura 6.b). Nesse estado o circuito de saída é um circuito aberto (não está eletricamente conectado a nada).
A barra colocada sobre a letra E ou sobre OE na figura 8.b e o círculo colocado em baixo do símbolo da
porta inversora indicam que a porta lógica é habilitada com nível lógico 0, ao contrário da figura 8.a em que a porta
inversora é habilitada com nível lógico 1.
A Y OE Y
1 A
0 ALTA IMPEDÂNCIA
E ou OE Figura 8.a
A Y
OE Y
0 A
1 ALTA IMPEDÂNCIA
E ou OE Figura 8.b
3.10-) PARÂMETROS DE CORRENTE:
130  R2 4 K R1
Q1 D1 D3
+ +
VCC D5 VCC
- -
D2
Q2 D4
Figura 9
No circuito da figura 9 temos a saída de uma porta lógica conectada a uma das entradas de uma outra
porta lógica através do condutor representado em traço grosso. O circuito funciona da seguinte maneira:
o
1 -) Com a saída da porta em nível lógico 0 (Q 2 fechada e Q1 aberta): O diodo D1 é polarizado diretamente
e a corrente circula conforme mostrado em tracejado na figura 10. A saída TTL está atuando como um absorvedor
ou dreno de corrente pois está recebendo corrente da entrada da porta que está acionando.
130  R2 4 K R1
Q1 D1 D3
+ +
VCC D5
IIL
- -
Nível lógico 0 D2
IOL
Q2 D4
Figura 10
As correntes do circuito são designadas como:
IOL – É a corrente que flui para a saída de uma porta lógica que está em nível baixo. É especificada pelo
seu valor máximo. Para os circuitos da família TTL padrão IOL  16 mA.
IIL – É a corrente que flui da entrada de uma porta lógica quando nível lógico baixo é aplicado nesta
entrada. É especificada pelo seu valor máximo. Para os circuitos da família TTL padrão I IL  1,6 mA.
o
2 -) Com a saída da porta em nível lógico 1 (Q 2 aberta e Q1 fechada): O diodo D1 é polarizado
inversamente, os diodos 3, 4 e 5 são polarizados diretamente e a corrente circula conforme mostrado em tracejado
na figura 11. A saída TTL está fornecendo corrente para a porta que está acionando.
As correntes do circuito são designadas como:
IOH – É a corrente que flui da saída de uma porta lógica que está em nível alto. É especificada pelo seu
valor máximo. Para os circuitos da família TTL padrão IOH  0,4 mA.
IIH – É a corrente que flui para a entrada de uma porta lógica quando nível lógico alto é aplicado nesta entrada.
É especificada pelo seu valor máximo. Para os circuitos da família TTL padrão IIH  0,04 mA (40 A). Esta corrente tem
baixo valor porque o diodo D1 está polarizado inversamente e, portanto, é uma corrente de saturação reversa.
130  R2 4 K R1
Q1 D1 D3
+ +
VCC D5 VCC
IIH
- -
D2
IOH
Q2 D4
Figura 11
A tabela 2 apresenta os parâmetros de corrente das séries da família TTL e a tabela 3 da família CMOS.
TTL
PARÂMETRO
74 74S 74LS 74AS 74ALS 74F
IIH(máx) 40 A 50 A 20 A 20 A 20 A 20 A
IIL(máx) 1,6 mA 2 mA 0,4 mA 0,5 mA 0,1 mA 0,6 mA
IOH(máx) 0,4 mA 1 mA 0,4 mA 2 mA 0,4 mA 1,0 mA
IOL(máx) 16 mA 20 mA 8 mA 20 mA 8 mA 20 mA
Tabela 2 – Parâmetros de corrente da família TTL.
CMOS
PARÂMETRO
4000B 74HC/HCT 74AC/ACT 74AHC/AHCT
IIH(máx) 1 A 1 A 1 A 1 A
IIL(máx) 1 A 1 A 1 A 1 A
IOH(máx) 0,4 mA 4 mA 24 mA 8 mA
IOL(máx) 0,4 mA 4 mA 24 mA 8 mA
Tabela 3 – Parâmetros de corrente da família CMOS com VDD = 5,0 V .
3.11-) FAN-OUT OU FATOR DE CARGA:
Em geral, a saída de um circuito lógico é projetada para alimentar várias entradas de outros circuitos
lógicos. O fan-out, também chamado de fator de carga, é definido como o número máximo de entradas de circuitos
lógicos que uma saída pode alimentar de maneira confiável. Se tal número não for respeitado, os níveis de tensão
na saída do circuito poderão não respeitar as especificações, ou seja, podem estar na faixa de valores
indeterminados.
Exemplo: Calcule a quantidade de entradas que a saída de uma porta lógica pode alimentar quando está
em nível lógico alto e em nível lógico baixo. Considere que as portas lógicas são da família TTL padrão.
- Com a saída em nível lógico alto:

Vimos no item anterior que a corrente máxima, que pode circular na saída de uma porta lógica TTL padrão
em nível alto (IOH) é de 0,4mA e a corrente solicitada pela entrada de uma porta lógica TTL padrão, também em
nível alto (IIH), é de 40A. Daí conclui-se que a quantidade máxima de entradas que a saída de uma porta lógica
TTL padrão pode alimentar (FAN-OUT), em nível lógico alto, é:
IOH(MÁXIMO ) 0,4m
FAN  OUT    FAN  OUT  10
IIH(MÁXIMO ) 40
- Com a saída em nível lógico baixo:

A corrente máxima, que pode circular na saída de uma porta lógica TTL padrão em nível baixo (I OL) é de
16,0 mA e a corrente solicitada pela entrada de uma porta lógica TTL padrão, também em nível baixo (IIL), é de 1,6
mA. Daí conclui-se que a quantidade máxima de entradas que a saída de uma porta lógica TTL padrão pode
alimentar (FAN-OUT), em nível lógico baixo, é:
IOL (MÁXIMO ) 16,0m
FAN  OUT    FAN  OUT  10
IIL(MÁXIMO ) 1,6m
3.12-) ATRASOS DE PROPAGAÇÃO:
Um sinal lógico sempre sofre um atraso ao atravessar um circuito que é denominado tempo de atraso de
propagação. Na figura 12 foi mostrado o gráfico da variação da tensão de saída em função da variação da tensão
de entrada de uma porta inversora. Observa-se que quando a tensão de entrada variou de 0 para 1, a tensão de
saída demorou um certo tempo para variar de 1 para 0. Este tempo de atraso é designado por t PHL e significa
“tempo de atraso de propagação de nível lógico alto (high) para nível lógico baixo (low). Da mesma forma,
quando a tensão de entrada variou de 1 para 0, a tensão de saída demorou um certo tempo para variar de 0 para
1. Este tempo de atraso é designado por tPLH e significa “tempo de atraso de propagação de nível lógico baixo
(low) para nível lógico alto (high). Estes tempos não são necessariamente iguais.
1
entrada
0
t
1
saída Figura 12
0
tPHL tPLH
Tais valores são usados para compararem as velocidades de operação dos circuitos lógicos. Por exemplo,
um circuito com um atraso de propagação em torno de 10ns é mais rápido do que um circuito com atraso de
propagação da ordem de 20ns. Na tabela 4 foi apresentado o tempo de atraso de propagação médio para os
integrados da família TTL e na tabela 5 da família CMOS.
TTL
PARÂMETRO
74 74S 74LS 74AS 74ALS 74F
ATRASO DE
9 ns 3 ns 9,5 ns 1,7 ns 4 ns 3 ns
PROPAGAÇÃO
Tabela 4 – Atraso de propagação médio da família TTL.
CMOS
PARÂMETRO
4000B 74HC/HCT 74AC/ACT 74AHC/AHCT
ATRASO DE
PROPAGAÇÃO 50 ns 8 ns 4,7 ns 4,3 ns
Tabela 5 – Atraso de propagação médio da família CMOS com VDD = 5,0 V .
3.13-) EXIGÊNCIAS PARA A ALIMENTAÇÃO:
Cada circuito integrado precisa de uma determinada quantidade de potência elétrica para operar. Tal
potência é suprida por uma ou mais fontes de tensão, conectadas aos pinos de alimentação do chip.
Normalmente, são utilizados dois terminais para a alimentação do chip. Um terminal deve ser ligado no positivo
da fonte e é denominado VCC para a família TTL e VDD para a família CMOS. O outro terminal deve ser ligado no
negativo da fonte e é designado por GND para a família TTL e VSS para a família CMOS.
A quantidade de potência que um CI precisa para funcionar é determinada pela corrente I CC que ele puxa
da fonte que fornece a tensão VCC, sendo seu valor numérico obtido pelo produto ICC.VCC. Para muitos CI’s, o
consumo de corrente vai variar, dependendo dos níveis lógicos dos circuitos do chip. Por exemplo, na figura 13a
aparece um chip NAND, onde todas as saídas estão em nível lógico alto. Neste caso, a corrente que sai da fonte
VCC é chamada de ICCH. A figura 13b mostra o mesmo chip NAND, com todas as suas saídas no nível lógico baixo.
Neste caso a corrente que sai da fonte VCC é denominada ICCL.
Em geral, ICCH e ICCL têm valores diferentes, sendo o valor médio de tais correntes utilizado para calcular a
potência média consumida pelo circuito integrado.
ICCH  ICCL
ICC (média)  PD(média) = ICC (média). VCC
2
+VCC +VCC
ICCH ICCL
0 1
1 0
1 1
0 1
1 0
1 1
0 1
1 0
1
1
ICCL
ICCH
Figura 13a Figura 13b
TTL CMOS
PARÂMETRO
74 74S 74LS 74AS 74ALS 74F 4000B 74HC
Dissipação de -3 -3
10 20 2 8 1,2 6 1x10 2,5x10
potência (mW)
Tabela 6 – Consumo de potência por porta lógica
Na tabela 6 foi mostrado o valor do consumo de potência por porta lógica para os circuitos da família TTL
e das séries 4000B e 74HC da família CMOS, onde se observa que o consumo de potência da família CMOS é
muito menor do que o consumo de potência dos circuitos TTL, o que é uma vantagem. É por este motivo que os
equipamentos alimentados por bateria normalmente utilizam a tecnologia CMOS.
3.14-) ENTRADAS DESCONECTADAS (EM FLUTUAÇÃO):
- FAMÍLIA TTL:
Qualquer entrada de um circuito TTL que é deixada desconectada (aberta ou não alimentada) age
exatamente como se o nível lógico 1 estivesse aplicado a ela. Isto significa que, em qualquer CI TTL, todas as
entradas serão 1 se não estiverem conectadas a nenhuma fonte de sinal lógico ou à terra. Quando uma entrada
for deixada aberta, diz-se que a mesma está em flutuação.
Freqüentemente, nem todas as entradas de um CI TTL estão sendo utilizadas em determinada aplicação.
Um caso bastante comum é quando nem todas as entradas são necessárias a implementação de certa função
lógica. Por exemplo, suponha que necessitamos da operação lógica A.B, e temos a nossa disposição um chip
NAND de 3 entradas. As formas possíveis de se obter tal operação estão na figura 14.
Na figura 14.a, a entrada desnecessária é desconectada, o que significa que devemos considerá-la como
se estivesse constantemente ligada ao nível lógico 1. A saída NAND será, então, x = A.B.1 = A.B, que vem a ser
exatamente o resultado desejado. Apesar de logicamente correto, não devemos deixar entradas desconectadas,
pois as mesmas agirão como uma antena, captando sinais espúrios que podem fazer com que o circuito opere
indevidamente.
Uma técnica mais adequada de tratar as entradas que não são necessárias é mostrada na figura 14.b,
onde tal entrada é conectada a uma tensão de +5 V, através de um resistor de 1k ohm, forçando o nível lógico 1
nesta entrada. O resistor serve apenas para proteger a entrada, em caso de correntes elevadas serem geradas,
em função de picos de tensão na fonte de energia.
Uma terceira alternativa é mostrada na figura 14c, onde a entrada não usada é conectada a uma das
entradas utilizadas. Isto só é aceitável se o circuito que estiver alimentando a entrada B não venha a ter o seu fan-
out excedido com a conexão da entrada não utilizada.
No caso das portas OR ou de portas NOR, as entradas não utilizadas não podem ser desconectadas, nem
podem ser ligadas a +5 V, uma vez que isto provocaria uma saída constante no nível lógico 1 para a porta OR e
no nível lógico 0 para a porta NOR, quaisquer que fossem as demais entradas. Em vez disso, para tais portas, as
entradas não usadas devem ser conectadas a terra (0 V), ou ligadas a uma das entradas em utilização, como
mostrado na figura 14c.
A x = A.B x = A.B x = A.B

A A
B B B
Desconectada 1K
(em flutuação)
+5v
Figura 14a Figura 14b Figura 14c
- FAMÍLIA CMOS:
As entradas de um circuito CMOS não podem nunca ser deixadas desconectadas. Todas as entradas
CMOS desnecessárias a uma particular aplicação devem ser conectadas a uma fonte de tensão fixa (0 V ou
+VDD), ou a uma outra porta de entrada. Uma entrada CMOS não conectada é suscetível à ruído e à eletricidade
estática que podem provocar um aumento na dissipação de potência e um possível superaquecimento do
integrado.
3.15-) SENSIBILIDADE À ELETRICIDADE ESTÁTICA:
Todos os dispositivos eletrônicos, em maior ou menor grau, são sensíveis a danos causados pela ação da
eletricidade estática. O corpo humano armazena uma grande quantidade de eletricidade estática. Por exemplo, quando
caminhamos por um carpete, uma carga estática de 30000 V pode distribuir-se por nosso corpo. Se tocarmos um
dispositivo eletrônico, parte desta carga poderá ser transferida pelo dispositivo, podendo vir a danificá-lo.
A família CMOS é especialmente suscetível a danos causados pela eletricidade estática, enquanto que a
família TTL não é tão afetada, o que é uma vantagem da família TTL em relação à família CMOS. Isto porque
devido a família CMOS apresentar uma alta impedância de entrada, uma pequena carga estática fluindo por esta
alta impedância resulta em uma tensão muito alta. Esta mesma carga, fluindo por sobre a baixa impedância da
entrada TTL, produzirá uma tensão bem menor, com menor possibilidade de causar danos ao circuito.
A seguir são listadas algumas das precauções adotadas para a utilização de circuitos CMOS:
1-) Conecte à terra o chassi de todos os instrumentos de teste, estações soldadoras, e a própria bancada (se for
de metal). Isto previne o aparecimento de carga estática sobre tais dispositivos, carga esta que poderia ser
transferida para qualquer placa do circuito impresso ou para qualquer CI que fosse colocado em contato com eles.
2-)Conecte-se você a terra através de uma pulseira especial. Isto fará com que as cargas estáticas de seu corpo
sejam descarregadas para a terra. A pulseira contém um resistor de 1M ohm que limita a corrente a uma valor não
letal, caso você acidentalmente toque em uma fonte de tensão viva enquanto estiver trabalhando.
3-) Mantenha os CI’s , em especial os CMOS, guardados em espuma condutiva ou embalagens de alumínio. Isto
manterá todos os pinos do CI em curto juntos, de maneira que não haverá possibilidade do surgimento de tensão
entre dois quaisquer de seus pinos.
4-) Armazene as placas de circuito impresso em plástico condutivo ou envelopes metálicos.
5-) Não deixe desconectada nenhuma entrada de qualquer CI que não esteja sendo utilizado, pois entradas
abertas tendem a capturar cargas estáticas espúrias.
6-) Evite tocar os terminais dos CIs e insira-os imediatamente no circuito após removê-los da embalagem
protetora.
EXERCÍCIOS
1-) Cite o nome das duas principais famílias de circuitos integrados.
2-) Dados os CI’s abaixo, diga a que família (TTL ou CMOS) cada um pertence.
a-) 7400 = _____________________________ b-) 74HC14 = __________________________

c-) 74AHC123 = ________________________ d-) 74LS90 = __________________________
e-) 74F46 = ____________________________ f-) 4093 = __________________________
o
3-) O que significa o prefixo (letras) utilizadas antes do n dos circuitos integrados?
4-) Qual é a faixa de tensão de alimentação dos circuitos lógicos:
a-) da família TTL? b-) das séries 40/140 e 74C? c-) das demais séries da família CMOS?
5-) Dê o significado dos seguintes parâmetros de tensão:
a-) VIH b-) VIL c-) VOH d-) VOL
6-) Como se chama a faixa de valores de tensão abaixo de VIH(mínimo) e acima de VIL(máximo)? Um circuito
digital pode receber na sua entrada um valor de tensão que se encontre dentro desta faixa? Por que?
7-) O que são ruídos? Quais as suas causas principais?
8-) O que é imunidade ao ruído de um circuito lógico?
9-) Que nome se dá a quantidade medida de imunidade ao ruído?
10-) Na tabela 1 da apostila foram dadas as especificações das tensões de entrada e de saída para a família TTL
e para a família CMOS. Usando tais valores, calcule a margem de ruído em nível alto e em nível baixo para as
séries 74LS, 74AS, 4000 e 74 ACT . Confira os resultados obtidos com os valores da tabela.
11-) Nas figuras abaixo foram representadas as formas de onda da tensão aplicada à uma das portas inversoras
do CI 7414 que possui entrada Schmitt-trigger. Determine a forma de onda da tensão de saída desta porta
inversora. Considere VT+ = 1,7 V e VT- = 0,9 V.
a-) VIN (V)

2,5
2,0
1,5
1,0
0,5
t
VOUT (v)
5
VIN (V)
2,5
2,0
1,5
1,0
0,5
t
VOUT(V)
5
12-) Faça o desenho de uma saída de porta lógica em “totem-pole” e explique seu funcionamento.
13-) O que é “resistor de pull-up”? Qual deve ser o seu valor?
14-) Faça o desenho de uma porta AND com saída em coletor aberto e “resistor de pull-up”.
15-) Qual(is) o(s) tipo(s) de saída digital que pode(m) ser conectada(s) junto com outras saídas?
16-) Qual(is) o(s) tipo(s) de saída digital que não pode(m) ser conectada(s) junto com outras saídas?
17-) Quais os estados possíveis em uma saída digital em “totem-pole”? E “tri-state”?
18-) Qual é o estado das chaves Q1 e Q2 de uma saída “tri-state” quando ela se encontra em estado de alta
impedância?
19-) Em uma porta lógica com saída tri-state, o que acontece quando a função enable ou output enable é
ativada? E quando ela é desativada?
20-) Como identificamos que a função enable ou output enable é ativada com nível lógico 0?
21-) Nas figuras abaixo temos a saída de uma porta AND conectada a uma das entradas de uma porta OR.
Represente em cada figura o sentido da corrente que vai circular entre as duas portas.
a-) b-) + VCC
22-) Dê o significado dos seguintes parâmetros de corrente:
a-) IIH b-) IIL c-) IOH d-) IOL
23-) O que é “fan-out”? De que outro modo também é chamado?
24-) Utilize a tabela 2 e calcule quantas portas lógicas da série 74AS podem ser ligadas na saída de uma porta
lógica da série 74S:
a-) Em nível baixo. b-) Em nível alto.
25-) O que é atraso de propagação?
26-) Para que se utiliza o tempo de atraso de propagação?
27-) De todas as séries que estudamos, qual é a mais rápida e qual é a mais lenta? Justifique sua resposta.
28-) Na tabela 5 da apostila foram dados os tempos de retardo de propagação para a família CMOS. Usando tais valores,
calcule o tempo de retardo de propagação na saída do circuito abaixo, considerando-se que os CI's são da série 74HC.
entrada
saída
29-) Qual é a família lógica normalmente utilizada na construção de equipamentos alimentados por bateria?
Justifique sua resposta.
30-) Nos circuitos da série TTL, entradas desconectadas (em flutuação) são consideradas como sendo que nível
lógico?
31-) Faça um desenho mostrando duas maneiras de ligarmos uma entrada de uma porta AND ou NAND que não
esteja sendo utilizada.
32-) Idem para uma porta OR ou NOR.
33-) Qual das duas famílias lógicas é mais sensível à eletricidade estática?
34-) Quais as precauções que devem ser adotadas na utilização de circuitos da série CMOS no que se refere à
eletricidade estática?
RESPOSTAS
24-) a-) 40 b-) 50
28-) t = 16 ns
UNIDADE IV - CODIFICADORES E DECODIFICADORES

4.1 -) DISPLAY DE 7 SEGMENTOS:
É um dos displays mais utilizados na atualidade. Pode mostrar um número de 0 à F através do

acendimento combinado de certo número de seus 7 segmentos. Os segmentos podem ser diodos emissores de
luz (LED) ou cristais líquidos. O display de cristal líquido apresenta menor consumo de energia (mA) do que o
display com LED (mA) sendo, por este motivo, o display mais utilizado em equipamentos portáteis na atualidade,
como por exemplo, calculadoras de bolso. A desvantagem do display de cristal líquido é que ele não gera sua
própria luz, dependendo de uma fonte de luz externa ou interna.
Figura 1 – Display FND 560
4.1.1 -) DISPLAYS DE 7 SEGMENTOS UTILIZANDO LED’S:
- TIPOS:
o
1 ) ANODO COMUM: No display tipo anodo comum, todos os LED’s estão interligados pelo anodo que vai à
+ Vcc. Devemos aplicar nível lógico 0 para acender o segmento do display. Ex: FND 567 (ver figura 2)
o
2 ) CATODO COMUM: Neste tipo de display todos os LED’s estão interligados pelo catodo que vai ao
terra. Devemos aplicar nível lógico 1 para acender o segmento do display. Ex. FND 560 (ver figura 3)
Figura 2 Figura 3
- CARACTERÍSTICAS:
Os diodos emissores de luz apresentam, em geral, uma boa luminosidade com corrente média entre 10 e
20 mA. Em geral os LED’s operam com tensão entre 1,7 e 3,3 V (tensão de limiar).
Exemplo: Calcule o valor do resistor que deve ser colocado em série com o diodo da figura 4 de modo que
tenhamos uma corrente de 10 mA. Considere que o diodo apresenta uma queda de tensão de 1,7 V.
Solução:
R
+
5,0 V
-
-
Figura 4
4.1.2-) DISPLAY DE CRISTAL LÍQUIDO:
Os segmentos dos displays de cristal líquido são ativados pela aplicação de uma corrente alternada cuja
freqüência mínima deve ser da ordem de 30 Hz, a fim de evitar a tremulação dos caracteres no visor. A
alimentação dos segmentos do LCD com corrente contínua resultaria na destruição do display. Assim, caso a
alimentação seja em corrente contínua, como no caso de aparelhos alimentados à pilha ou baterias, é preciso
providenciar um sinal CA através de oscilador interno.
Obs: Para maiores informações sobre o funcionamento dos displays de cristal líquido, consulte o livro
“Dispositivos Eletrônicos e Teoria de Circuitos”, autor Boylestad-Nashelsky.
4.2-) CÓDIGO BCD 8421
O código BCD será visto porque circuitos como o codificador decimal e alguns decodificadores utilizam
números em BCD. BCD é uma abreviação de “Decimal Codificado em Binário” (do inglês Binary-Coded-Decimal).
Para fazer a conversão de um número do sistema decimal para o sistema binário, código BCD, basta converter
cada algarismo do número na forma decimal para o equivalente em binário, usando sempre 4 bits.
Obs: Os dígitos BCD são de 0000 à 1001. Todas as combinações acima de 1001 não podem existir no
código BCD porque o dígito decimal mais alto a ser codificado é 9.
exemplos: 1-) 278 10 = 1001111000 BCD 2-) 1943 10 = 1100101000011 BCD
3-) 101000101BCD = 14510 4-) 100101100111BCD = 96710
4.3-) CIRCUITOS CODIFICADORES
Instrumentos digitais, como calculadoras, voltímetros, computadores, etc., geralmente têm seus dados de
entrada e saída expressos na forma decimal, para facilidade do operador. Internamente, entretanto, o circuito
digital trabalha com os dados na forma binária. Portanto, há necessidade de realizar a transformação dos dados
de entrada da forma decimal para a forma binária. A essa transformação dá-se o nome de “codificação” e ao
circuito eletrônico que realiza esta transformação dá-se o nome de “codificador”. Normalmente, o codificador se
caracteriza por produzir em sua saída um código de N bits para cada uma de suas entradas ativadas. Sempre,
nos codificadores, o número de entradas é maior do que o números de saídas.
Na figura 5 foi mostrado o circuito de um codificador decimal-binário construído com portas lógicas.
Circuito semelhante poderia ser desenhado para o codificador hexadecimal-binário.
Observe que cada uma das “N” entradas é associada a um número decimal. Quando uma entrada é
acionada, aparece o seu equivalente em binário (código BCD) nas saídas. Este circuito também é chamado de
codificador decimal - binário código BCD.
+Vcc
0 R
1
2
3
4
5
6
TECLA
S3 S2 S1 S0 Figura 5
4.4 -) DECODIFICADOR BCD PARA 7 SEGMENTOS
A maioria dos equipamentos digitais possui algum meio de apresentação de informações em uma forma
que pode ser prontamente entendida pelo usuário ou operador. Essas informações são geralmente dados
numéricos, mas também podem ser dados alfanuméricos (números e letras). O decodificador BCD de sete
segmentos é utilizado para receber uma entrada BCD de quatro bits e gerar as saídas que acionam os segmentos
apropriados para apresentar o dígito decimal em um display de sete segmentos, conforme mostrado na figura 6.
AO DISPLAY
Número D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0 a b c d e f g
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1 DECODIFICADOR
7 0 1 1 1 1 1 1 0 0 1 0 DECIMAL
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 x x x x x x x
11 1 0 1 1 x x x x x x x D C B A
12 1 1 0 0 x x x x x x x
13 1 1 0 1 x x x x x x x Figura 6
14 1 1 1 0 x x x x x x x
15 1 1 1 1 x x x x x x x
OBS: x = Condições irrelevantes porque o decodificador decimal não é feito para receber na sua entrada
os números de 1010 à 1111. Se receber um desses códigos, no display será indicado um código de erro.
4.5 -) DECODIFICADORES EM CIRCUITO INTEGRADO
DECODIFICADOR 7448:
O decodificador 7448, pertencente à família TTL, recebe informação de entrada em BCD (Binário Codificado
em Decimal) e as transforma para o sistema decimal, através da ligação de suas saídas a um display de sete
segmentos.
É um circuito decodificador onde as saídas serão ativadas quando apresentarem nível alto "1". Este CI é
adequado para controlar um display de sete segmentos de catodo comum, estes segmentos emitirão luz quando
alimentados com nível "1" (+VCC) no anodo correspondente a cada segmento.
Pinagem
Saídas para o display de se te se gme ntos
+5 V
16 15 14 13 12 11 10 9
+Vcc f g a b c d e
7 4 4 8
__ __ ____
___
B C LT BI / RBO RBI D A GND
1 2 3 4 5 6 7 8
Massa
Entrada do
Entrada do número binário
número binário
Entrada de Apagamento
Seqüencial
Teste de Entrada de Saída de Apagamento
Lâmpada Apagamento Seqüencial
Figura 7
Função dos terminais especiais:
- LT = Lamp Test (teste de lâmpada).
Em operação normal LT deve permanecer com nível "1", nível "0" nesta entrada força todas as saídas
(os sete segmentos ) para nível alto, acendendo todos os segmentos do(s) display(s) ao mesmo tempo.
Aplicação: testar todos os segmentos do(s) display(s).
- RBI = Ripple Blanking Input ( entrada de apagamento seqüencial).
Se RBI = D = C = B = A = 0 então, todas as saídas irão para nível zero, apagando o display. A saída
RBO vai para nível "0" e pode ser utilizada ligada ao terminal RBI do estágio anterior.
Aplicação: eliminar zeros não significativos (zeros a esquerda de qualquer número).
- BI / RBO = Blanking Input/Ripple Blanking Output (entrada de apagamento/saída de apagamento

seqüencial ).
Se ligarmos o pino BI / RBO à saída de um circuito estaremos usando este pino como entrada de
apagamento. Se o nível de tensão em BI for baixo (0) então todos os segmentos, do display, serão apagados, se
o nível de BI for alto (1), o acendimento dos segmentos, do display, dependerá dos valores das entradas: D, C, B
e A. Nesta situação, é aconselhável que se mantenha o pino RBI em "nível alto".
Se ligarmos o pino BI / RBO à entrada de um circuito estaremos usando este pino como saída do
decodificador RBO . A saída RBO funciona como indicativo de que RBI = D = C = B = A = 0, nesta situação
RBO será igual a zero.
Aplicação para o terminal BI / RBO :
A entrada BI pode ser usada para reduzir o consumo de energia, apresentando dados no display só
quando necessários. É utilizado, também, para variar a luminosidade do display. Esta alimentação seria fornecida
por um oscilador que teria em sua saída, níveis de tensão zero e um com tempos de duração, de um nível e outro,
com possibilidade de sofrerem modificações. Estas modificações causariam uma variação da tensão média,
aplicada aos segmentos do display. A saída RBO deve ser utilizada para apagar zeros não significativos em
conjunto com a entrada RBI , pertencente ao decodificador da direita (ver figura 8).
Decodificador 7446:
É um decodificador decimal, que também pertence a família TTL, cujas saídas são ativas em nível baixo
(0), portanto, este circuito integrado é adequado para controlar um display cujos segmentos se acendam com nível
"0" (anodo comum).
Pinagem:
Idêntica à do circuito integrado 7448. A única diferença, como já vimos, é que as saídas (a, b,..f) são
negadas, isto é, ativas em nível baixo.
DECODIFICADOR 9368:
É um decodificador hexadecimal (pode apresentar qualquer número de 0 à F) que possui saídas ativas em
nível alto de tensão, portanto, este CI é adequado para controlar um display de sete segmentos de LEDs , na
configuração de catodo comum.
Pinagem:
Igual a do CI 7448, com a diferença de que ele não possui LT . No lugar de LT , pino 3 do CI, temos LE
(Latch Enable) que significa: habilitação para a trava. Se aplicarmos nível "1" no pino 3, o decodificador congela o
valor que está em sua saída (display), sem interferir no restante do circuito.
Observação: Alguns circuitos decodificadores possuem uma corrente de saída elevada para
acionamento direto dos segmentos do display. Nestes, costuma-se ligar entre as saídas e os segmentos,
resistores. O circuito integrado 9368 é um destes. Se o display for do tipo FND, podem-se utilizar resistores de 330
. Os circuitos integrados 7446 e 7448 podem ser ligados diretamente ao display.
Exemplo de ligação de 3 decodificadores 7448, preparados para não apresentarem, no display, os zeros não significativos:
a b c d e f g a b c d e f g a b c d e f g
RBI 7448 RBO RBI 7448 RBO RBI 7448 RBO
D C B A LT D C B A LT D C B A LT
+Vcc
Observação: É comum não se ligar o pino RBO do penúltimo estágio decodificador ao RBI
do último decodificador para manter-se sempre ligado o último algarísmo, in- (1)
dicando que o aparelho está ligado.
(0)
Figura 8
EXERCÍCIOS
1-) Faça o desenho de um display de 7 segmentos e identifique seus segmentos.
2-) Que tipo de display devemos utilizar com um decodificador cujas saídas são ativas:
a-) Em nível lógico 1.
b-) Em nível lógico 0.
3-) Cite uma vantagem e uma desvantagem do display de cristal líquido em relação ao display com LED.
4-) Calcule o valor do resistor que temos que colocar em série com um LED para limitar a corrente do circuito em
10 mA, sabendo-se que a tensão da fonte é de 6,0 V e que o LED apresenta queda de tensão de 1,7 V com
corrente de 10,0 mA.
5-) Podemos alimentar os segmentos do display de cristal líquido com uma tensão contínua? Por que?
6-) Faça a conversão dos números abaixo para as bases que se pede:
a-) 13210 = ________________ 2 b-) 1100101001BCD = _________ 10

________________ BCD
________________ 16
c-) 10001112 = __________ 10 d-) F97C16 = ________________ 2

= __________ 16 = ________________ 10
7-) Qual é a função do circuito codificador e do circuito decodificador dos instrumentos digitais, como por exemplo,
calculadora?
8-) Analise o circuito codificador e diga qual será o nível lógico nas saídas S3, S2, S1e S0 quando pressionarmos:
a-) a chave 3: S3= _______, S2 = _______, S1 = ________ e S0 = ________

b-) a chave 6: S3= _______, S2 = _______, S1 = ________ e S0 = ________
c-) a chave 7: S3= _______, S2 = _______, S1 = ________ e S0 = ________
d-) a chave 9: S3= _______, S2 = _______, S1 = ________ e S0 = ________
9-) Ao medir a tensão nas saídas S3, S2, S1e S0 de um codificador obteve-se, respectivamente, os resultados
abaixo. Qual a chave pressionada?
a-) 0 V, 0 V, 5 V, 0 V : chave pressionada = _______ b-) 0 V, 5 V, 0 V, 5 V : chave pressionada = ________
10-) Preencha a tabela abaixo com os níveis lógicos que teremos nas saídas de “a” a “g” de um decodificador BCD
de 7 segmentos que tem saídas ativas em nível alto.
Número D C B A a b c d e f g
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
11-) Retire a expressão lógica de saída e construa a tabela verdade dos circuitos abaixo. Compare o resultado
obtido com a tabela do exercício 1 e identifique a que saída do decodificador corresponde cada circuito.
a-) b-)
A
B
A
C B
c-) d-)
A
C A
C
B B
e-) f-)
A
B A
B
C D
f-)
A
B
D
12-) Cite um exemplo de aplicação das funções LAMP TEST ( LT ) e RIPPLE BLANKING INPUT ( RBI ) do
decodificador 7448. O que significa a barra sobre o símbolo destas funções?
13-) Cite um exemplo de aplicação das funções LATCH ENABLE(LE) e BLANKING INPUT ( BI ) do decodificador
9368. O que significa a barra sobre o nome da função BLANKING INPUT?
14-) Que número será mostrado no display se aplicarmos nas entradas D, C, B e A do decodificador 9368 nível
lógico 0110, respectivamente? Mantendo as entradas D, C, B e A constantes, se a função LATCH ENABLE (LE =
HABILITAÇÃO DA TRAVA) for ativada e, após as entradas do decodificador forem alteradas para 0010, o que
aparecerá no display? Justifique sua resposta.
15-) Em relação ao número que podem apresentar, qual é a diferença entre os integrados 7448 e 9368?
16-) Faça o desenho de dois decodificadores 7448, com os respectivos displays, preparados para não
apresentarem zeros não significativos. Identifique as entradas do número binário e as saídas para o display do
decodificador.
17-) Na figura abaixo foi mostrada a ligação de 3 decodificadores com seus respectivos displays. Em função do
nível de tensão presente nas entradas dos decodificadores, preencha a tabela verdade indicando o número que
será mostrado em cada display e o nível lógico que teremos na saída RBO de cada decodificador. Se o display
não acender, coloque "OFF".
DISPLAY 1 DISPLAY 2 DISPLAY 3
RBI 7448 RBI 7448 RBO RBI 7448 RBO

RBO
D C B A D C B A D C B A
DECODIFICADOR 1 DECODIFICADOR 2 DECODIFICADOR 3 DISPLAYS

D C B A RBO D C B A RBO D C B A RBO DIS 1 DIS 2 DIS 3
0 0 0 0 0 1 1 0 1 0 0 0
1 0 0 1 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0
18-) Que alteração temos que fazer no circuito do exercício anterior para que o algarismo menos significativo, mais
à direita, fique sempre ligado? Qual é a finalidade deste procedimento?
AULA PRÁTICA
TAREFAS:
1 ) Procedimento:
a) Com o ohmímetro na posição R x 10, identifique os terminais comuns do display (são dois, um de cada
lado), os terminais referentes a cada segmento e se o display é do tipo catodo ou anodo comum.
b) Pela figura dada em aula, identifique os terminais do CI 7448.
c) Coloque o CI e o display no kit.
d) Faça a ligação do pino Vcc do CI ao +5 V do kit e o comum do CI e do display ao comum do kit.
e) Com o kit desligado, faça as conexões das entradas D,C, B e A do CI às chaves D, C, B e A do kit.
f) Faça a conexão dos pinos LT e RBI às chaves E e F, respectivamente.
g) Faça a conexão das saídas de "a " a "g" do decodificador aos segmentos de "a" a "g" do display.
h) Faça a conexão do pino BI / RBO a um dos led's do kit.
i) Ligue o kit e simule através das chaves as situações mostradas na tabela- verdade abaixo:
LT RBI D C B A RBO DISPLAY

1 1 0 0 0 0
1 0 0 0 0 0
1 0 1 0 0 1
0 1 0 1 0 0
1 1 0 1 0 0
1 1 1 1 1 0
2) Procedimento:
a) Com o kit desligado, substitua o CI 7448 pelo CI 9368 e simule as situações mostradas na tabela-
verdade abaixo:
LE RBI D C B A RBO DISPLAY

0 1 0 0 0 0
0 0 0 0 0 0
0 0 0 1 1 1
0 1 0 0 0 1
*1 1 1 1 1 0
0 1 1 1 1 0
0 1 1 0 1 0
0 1 1 0 1 1
* Observação: Mude o nível de tensão do pino LE de 0 para 1antes de mudar as entradas D, C, B e A para
os novos valores.
3 Tarefa: Responda:
a) O que aconteceu com o display quando o pino LE do 9368 passou de 0 para 1? E quando passou de 1
para 0?
b) Que tipo de decodificadores são os CI's 7448 e 9368?
UNIDADE V - CIRCUITOS SEQUENCIAIS

5.1 - DEFINIÇÃO
Os circuitos lógicos são classificados em duas categorias, circuitos lógicos combinacionais e circuitos
lógicos seqüenciais. Os circuitos lógicos combinacionais são os circuitos lógicos que estudamos até o momento.
Estes circuitos são construídos com portas lógicas e o nível de tensão presente em sua(s) saída(s) depende única
e exclusivamente do nível de tensão presente em suas entradas.
Circuitos seqüenciais são circuitos cuja saída depende não só do estado atual das entradas, mas também
de seus estados anteriores. São constituídos fundamentalmente de portas lógicas e flip-flops.
5.2 - FLIP-FLOP
5.2.1 - INTRODUÇÃO:
Os flip-flops apresentam duas entradas, definidas como S e R ou J e K, dependendo do tipo de flip-flop, e

duas saídas definidas como Q e Q (Q negado). Qualquer que seja o nível de tensão presente na saída Q, na
saída Q deveremos ter o inverso da saída Q. As duas saídas Q e Q não poderão nunca ter o mesmo nível lógico
pois isto contraria a definição de flip-flop.
5.2.2 - TIPOS DE FLIP-FLOPS:
A - FLIP-FLOP RS BÁSICO
S 1
1 Q
a
Figura 1
b
2 Q
R 2
- FUNCIONAMENTO:
Para entendermos o funcionamento do circuito flip-flop RS básico mostrado na figura 1,vamos analisar
todas as possibilidades entrada/saída do circuito:
- 1ª possibilidade: S = 1, R = 0.
Aplicando nível lógico 1 na entrada S e nível lógico 0 na entrada R, teremos na saída da porta inversora 1
nível lógico 0 e na saída da porta inversora 2 nível lógico 1. Nível lógico 0 numa das entradas da porta NAND 1
forçará sua saída (saída Q do flip-flop) a ir para nível lógico 1. Através do elo de realimentação “a”mostrado na
figura 1 o nível lógico 1 da saída Q será aplicado numa das entradas da porta NAND 2. Na outra entrada desta
porta NAND (saída da porta inversora 2) temos nível lógico 1. Nível lógico 1 nas entradas da porta NAND 2
forçará sua saída (saída Q do flip-flop) para nível lógico 0. Através do elo de realimentação “b” mostrado na
figura 1, o nível lógico 0 da saída Q será aplicado na outra entrada da porta NAND 1, forçando sua saída (saída
Q do flip-flop) a se manter em nível 1, ainda que a saída da porta inversora 1 vá para nível lógico 1, o que
corresponde à S = 0 .
Quando a saída Q é levada para nível lógico 1 e a saída Q para nível lógico 0, dizemos que o flip-flop foi
setado ou ativado.
2ª possibilidade: S = 0 e R = 1
Aplicando nível lógico 0 na entrada S e nível lógico 1 na entrada R, teremos na saída da porta inversora 1
nível lógico 1 e na saída da porta inversora 2 nível lógico 0. Nível lógico 0 numa das entradas da porta NAND 2
forçará sua saída (saída Q do flip-flop) a ir para nível lógico 1. Através do elo de realimentação “b”mostrado na
figura 1 o nível lógico 1 da saída Q será aplicado numa das entradas da porta NAND 1. Na outra entrada desta
porta NAND (saída da porta inversora 1) temos nível lógico 1. Nível lógico 1 nas entradas da porta NAND 1
forçará sua saída (saída Q do flip-flop) para nível lógico 0. Através do elo de realimentação “a” mostrado na
figura 1, o nível lógico 0 da saída Q será aplicado na outra entrada da porta NAND 2, forçando sua saída (saída
Q do flip-flop) a se manter em nível 1, ainda que a saída da porta inversora 2 vá para nível lógico 1, o que
corresponde à R = 0.
Quando a saída Q é levada para nível lógico 0 e a saída Q para nível lógico 1, dizemos que o flip-flop foi
ressetado ou desativado
3ª possibilidade: R = S = 0
Ao analisarmos a 1ª e a 2ª possibilidade, vimos que ao levar a entrada do flip-flop que estava com nível
lógico 1 para nível lógico 0 as saídas do flip-flop não se alteraram. Portanto, nível lógico 0 nas entradas do flip-
flop da figura 1 faz com que suas saídas se mantenham com o mesmo nível de tensão que tinham antes das
entradas S e R irem para nível lógico 0.
4ª possibilidade: R = S = 1
Aplicando nível lógico 1 nas entradas S e R do flip-flop da figura 1, teremos na saída das portas inversoras
nível lógico 0. Nível lógico 0 numa das entradas das portas NAND forçará a saída de cada uma destas portas
(saída Q e Q do flip-flop) para nível lógico 1 o que contraria a definição de flip-flop pois as saídas Q e Q têm que ser
o inverso uma da outra. Portanto, S = R = 1 é uma condição proibida para as entradas do flip-flop RS.
- TABELA VERDADE DE UM FLIP-FLOP RS BÁSICO
S R QP QP AÇÃO
P
0 0 QA QA NÃO MUDA
A
1 0 1 0 ATIVA (SETA)
0 1 0 1 DESATIVA (RESETA)
1 1 ? ? PROIBIDA
OBSERVAÇÕES:
1ª-) QA = nível de tensão que a saída Q apresentava no instante imediatamente anterior à transição de alto para
baixo (1 para 0) das entradas R e S.
QP = nível de tensão que a saída Q apresenta no instante em estudo.
2ª-) A tabela verdade acima é válida, tanto para flip-flops construídos com portas NOR quanto para flip-flops
construídos com portas NAND.
a
3 -) Quando o nível lógico nas entradas S e R forem diferentes, as saídas Q e Q terão o mesmo nível lógico das
entradas S e R respectivamente, ou seja, as saídas Q e Q acompanharão as entradas S e R.
- SÍMBOLO LÓGICO DE UM FLIP-FLOP RS:
S Q
Figura 2
R Q
B - FLIP-FLOP RS SÍNCRONO (OU FLIP-FLOP RS COM CLOCK)
Na maioria dos circuitos digitais (como por exemplo computadores que possuem milhares de flip-flops),
deseja-se que todas as mudanças de estado das saídas dos flip-flops ocorram em sincronismo, isto é,
simultaneamente. O sinal utilizado para sincronizar o funcionamento do circuito é denominado "CLOCK".
S
S* Q
CLK
R R Q
* 3
Figura
* *
A adição de duas portas AND nas entradas R e S do flip-flop RS descrito anteriormente, resultará num
flip-flop que pode ser habilitado ou inibido por um sinal de CLOCK. À este flip-flop damos o nome de flip-flop RS
síncrono ou flip-flop RS com CLOCK.
- FUNCIONAMENTO
Quando na entrada de CLK tiver nível 0, as saídas das portas AND estarão sempre com nível 0 e as
mudanças nas entradas R e S não terão nenhum efeito nas saídas do flip-flop. As saídas Q e Q irão reter as
informações que estavam presentes nas entradas quando ocorreu a transição de 1 para 0 do sinal de clock.
Neste caso, diz-se que o flip-flop está "inibido".
Quando na entrada de CLK tiver nível 1, as informações nas entradas R e S serão transferidas
diretamente para as saídas. Neste caso, diz-se que o flip-flop está "habilitado".
- TABELA VERDADE DE UM FLIP-FLOP RS SÍNCRONO
CLK S R QP QP AÇÃO
0 X X QA QA NÃO MUDA
1 0 0 QA Q AA NÃO MUDA
A
1 1 0 1 0 ATIVA (SETA)
1 0 1 0 1 DESATIVA (RESETA)
1 1 1 ? ? PROIBIDA
OBSERVAÇÕES:
a
1 -) QA = Nível de tensão que a saída Q apresentava no instante imediatamente anterior à transição de alto para
baixo do clock ou das entradas R e S.
QP = Nível de tensão que a saída Q apresenta no instante em estudo.
a
2 -) Quando o nível lógico nas entradas S e R forem diferentes, as saídas Q e Q terão o mesmo nível lógico das
entradas S e R respectivamente, ou seja, as saídas Q e Q acompanharão as entradas S e R.
- SÍMBOLO LÓGICO DE UM FLIP-FLOP RS SÍNCRONO
S Q
CLK Figura 4
R Q
EXERCÍCIOS
1-) Nas figuras abaixo apresentamos as formas de onda dos sinais aplicados às entradas R, S e CLK de um flip-
flop RS síncrono. Represente as formas de onda que teremos nas saídas Q e Q do flip-flop supondo que em t=0
temos Q = 0 e Q = 1.
a-)
CLK
0 t
S
0 t
R
0 t
Q
0 t
Q
0 t
b-)
CLK
0 t
S
0 t
R
0 t
Q
0 t
Q
0 t
C - FLIP-FLOP RS COM GATILHO
Os circuitos flip-flop que estudamos até agora são sensíveis ao nível do clock, ou seja, estando o clock em
nível 1, as saídas acompanharão as entradas. Isto significa que se as entradas variarem mais do que uma vez
durante o tempo que o clock as habilita, a saída mudará de estado mais de uma vez durante o pulso de clock, o
que não é, em geral, desejável.
Para contornarmos este problema utilizamos o flip-flop RS com gatilho cujo circuito se encontra na figura 5.
Neste circuito o sinal de CLK é aplicado à entrada de CLK* do flip-flop RS síncrono através de um circuito
detector de transição. A função deste circuito é habilitar o flip-flop durante um intervalo de tempo extremamente
curto, que pode ser após a transição de 0 para 1 do sinal de CLK (borda de subida) ou após a transição de 1 para
0 do sinal de CLK (borda de descida). No primeiro caso dizemos que o flip-flop resultante é sensível à borda de
subida e no segundo dizemos que o flip-flop é sensível à borda de descida do sinal de CLK.
S Q
CLK
CLK*
R Q
Figura 5
- FUNCIONAMENTO DO CIRCUITO DETECTOR DE TRANSIÇÃO:
CLK
t
CLK
Figura 6
t
CLK*
t
0 t1 t2
Nível lógico 0 na entrada de CLK (de t = 0 a t1) força a saída da porta AND para nível lógico 0 mantendo o
flip-flop inibido, enquanto que na saída da porta inversora temos nível lógico 1.
Quando o sinal de CLK for para nível lógico 1 (instante t1), na entrada da porta AND, ligada diretamente ao
sinal de CLK, teremos nível lógico 1. Durante alguns nanossegundos, devido ao tempo de atraso de propagação,
a saída da porta inversora ainda estará com nível lógico 1, conforme mostrado na figura 6 entre t1 e t2, fazendo com
que a saída da porta AND, durante este intervalo de tempo vá para nível lógico 1, habilitando o flip-flop.
Após o tempo de atraso e, com o sinal de CLK ainda com nível 1, na saída da porta inversora teremos
nível lógico 0, fazendo com que a saída da porta AND vá para nível lógico 0, inibindo, desta forma o flip-flop.
O flip-flop mostrado na figura 5 é sensível à borda de subida do sinal de CLK pois ele é habilitado na
transição de 0 para 1 do sinal de CLK. Se negarmos as duas entradas da porta AND, teremos um flip-flop
sensível à borda de descida do sinal de CLK.
-SÍMBOLOS:
S Q S Q
CLK CLK
R Q R Q
a-) Flip-Flop RS com gatilho sensível à borda b) Flip-Flop RS com gatilho sensível à
de subida do sinal de CLK. borda de descida do sinal de CLK.
Figura 7
D - FLIP-FLOP JK COM GATILHO:
Todos os flip-flops que estudamos até o momento não permitem a condição R = S = 1. Para solucionar
este problema, utilizamos o flip-flop JK com gatilho mostrado na figura 8.
J 1 S Q Q
CLK CLK*
K 2 R Q Q
Figura 8
- FUNCIONAMENTO
a
1 possibilidade: J = K = 0
Nível lógico 0 numa das entradas das portas AND 1 e 2 fará com que na saída destas portas (entradas S e
R do flip-flop RS com gatilho) tenha nível lógico 0. Nível lógico nas entradas S e R de qualquer flip-flop faz com
que suas saídas não mudem, ainda que o sinal de CLK habilite o flip-flop.
a
2 possibilidade: J = 1 e K = 0
Nível lógico 0 na entrada K fará com que na saída da porta AND 2 (entrada R do flip-flop RS) tenha nível
lógico 0.
Nível lógico 1 na entrada J fará com que a saída da porta AND 1 dependa do nível de tensão presente na
saída Q do flip-flop RS e, assim, duas situações poderão ocorrer:
a-) Q = 1 e Q = 0 antes do flip-flop RS ser habilitado (saídas Q e Q acompanhando as entradas J e K)

Q = 0 fará com na saída da porta AND 1(entrada S do flip-flop) tenha nível lógico 0. Deste modo, nas
entradas S e R do flip-flop RS teremos nível lógico 0 fazendo com que suas saídas não mudem quando o sinal de
CLK habilitar o flip-flop.
b-) Q = 0 e Q = 1 antes do flip-flop RS ser habilitado (saídas Q e Q com nível lógico contrário às entradas
J e K):
Q = 1 fará com que na saída da porta AND 1 tenha nível lógico 1. Nível lógico 1 na entrada S e 0 na
entrada R fará com que a saída Q do flip-flop RS vá para nível lógico 1 e a saída Q vá para nível lógico 0 quando
o sinal de CLK habilitar o flip-flop.
CONCLUSÃO: Nível lógico 1 na entrada J e 0 na entrada K do flip-flop JK com gatilho faz com que a
saída Q do flip-flop vá para nível lógico 1 (ou se mantenha em nível lógico 1) e a saída Q vá para nível lógico 0
(ou se mantenha em nível lógico 0) no instante em que o sinal de CLK habilita o flip-flop.
a
3 -possibilidade: J = 0 e K = 1
Analisando esta possibilidade de modo semelhante a anterior chegaremos à seguinte conclusão: Nível
lógico 0 na entrada J e 1 na entrada K do flip-flop JK com gatilho fará com que a saída Q do flip-flop vá para nível
lógico 0 (ou se mantenha em nível lógico 0) e a saída Q vá para nível lógico 1 (ou se mantenha em nível lógico 1)
no instante em que o sinal de CLK habilitar o flip-flop.
a
4 possibilidade: J = K = 1
Sendo J = K = 1, a saída das portas AND 1 e 2 dependerão das saídas Q e Q do flip-flop RS,
respectivamente. Assim, duas situações poderão ocorrer:
a-) Q = 0 e Q = 1 antes do flip-flop RS ser habilitado:
Nível lógico 0 na saída Q forçará a saída da porta AND 2 a ir para nível lógico 0. Nível lógico 1 na saída
Q , juntamente com o nível lógico 1 da entrada J faz com que a saída da porta AND 1 vá para nível lógico 1.
Assim, nas entradas S e R do flip-flop RS (saída das portas AND 1 e 2) teremos nível lógico 1 e nível lógico 0,
respectivamente fazendo com que a saída Q vá para nível lógico 1 e a saída Q para nível lógico 0 no instante em
que o flip-flop for habilitado.
b-) Q = 1 e Q =0 antes do flip-flop RS ser habilitado:
Nível lógico 0 na saída Q forçará a saída da porta AND 1 a ir para nível lógico 0. Nível lógico 1 na saída
Q, juntamente com o nível lógico 1 da entrada K faz com que a saída da porta AND 2 vá para nível lógico 1.
Assim, nas entradas S e R do flip-flop RS (saída das portas AND 1 e 2) teremos nível lógico 0 e nível lógico 1,
respectivamente fazendo com que a saída Q vá para nível lógico 0 e a saída Q para nível lógico 1 no instante em
que o flip-flop for habilitado.
CONCLUSÃO: Com nível lógico 1 nas entradas J e K de um flip-flop JK com gatilho haverá uma inversão
do nível de tensão presente nas saídas Q e Q do flip-flop cada vez que este for habilitado.
TABELA VERDADE
CLK J K QP QP AÇÃO
X X QA QA NÃO MUDA
0 0 QA Q AA NÃO MUDA
A
1 0 1 0 ATIVA (SETA)
0 1 0 1 DESATIVA (RESETA)
1 1 QA QA INVERTE AS SAÍDAS
A
OBSERVAÇÕES:
1ª-) QA = Nível de tensão que a saída Q apresentava no instante imediatamente anterior à transição do sinal de
clock de alto para baixo (1 para 0), se o flip-flop for sensível à borda de descida, ou de baixo para alto (0 para
1) se o flip-flop for sensível à borda de subida do pulso de clock, ou Q A = nível de tensão que a saída Q
apresentava no instante imediatamente anterior à transição de alto para baixo das entradas J e K.
2ª-) Para os circuitos integrados 7473, 7476 e 74107, versões padrões, a tabela verdade acima só será válida
quando as variações nas entradas J e K ocorrerem antes da transição do clock de 0 para 1, se o flip-flop
for sensível à borda de descida e de 1 para 0 se for sensível à borda de subida, caso contrário, o resultado
será imprevisível.
3ª-) Quando o nível lógico nas entradas J e K forem diferentes, as saídas Q e Q terão o mesmo nível lógico das
entradas J e K respectivamente, ou seja, as saídas Q e Q acompanharão as entradas J e K.
- SÍMBOLO:
J Q J Q
CLK CLK
K Q K Q
a-) Flip-Flop JK com gatilho b-) Flip-Flop JK com gatilho

sensível à borda de descida do sensível à borda de subida do
pulso de CLOCK pulso de CLOCK
Figura 9
E - FLIP-FLOP JK COM ENTRADAS DE PRESET (ATIVAR) E CLEAR (APAGAR)
As entradas de PRESET e CLEAR de um flip-flop têm como finalidade colocar as saídas do circuito em
estados pré-determinados.
A função PRESET quando ativada, coloca a saída Q em nível 1 e a saída Q em nível 0 (o flip-flop é setado).
A função CLEAR quando ativada, coloca a saída Q em nível 0 e a saída Q em nível 1 (o flip-flop é ressetado).
As funções PRESET e CLEAR nunca poderão ser ativadas ao mesmo tempo, pois isto levaria as saídas Q
e Q para nível 1 o que contraria a definição de flip-flop.
As entradas de PRESET e CLEAR atuam independentemente da entrada de clock, ou seja, mesmo que o
clock não habilite o flip-flop, se ativarmos a função PRESET, por exemplo, Q vai para nível 1 e Q vai para nível 0.
- SÍMBOLO:
PR
J PR Q J Q
CLK CLK
K Q K Q
CLR CLR
a-) Flip-Flop JK com gatilho com entradas de b-) Flip-Flop JK com gatilho com entradas de
PRESET e CLEAR ativadas com nível lógico 0 PRESET e CLEAR ativadas com nível lógico 1
Figura 10
A barra sobre PR e CLR significa que estas funções são ativadas com nível lógico 0, portanto, quando não
quisermos utilizá-las, deveremos colocá-las em nível 1. A ausência da barra sobre PR e CLR significa que as
funções são ativadas com nível lógico 1.
- TABELA VERDADE DO FLIP-FLOP JK COM ENTRADAS DE PRESET E CLEAR ATIVAS COM NÍVEL LÓGICO 0:
CLK J K PR CLR Q Q COMENTÁRIO

X X X 0 0 - - PROIBIDO
X X X 0 1 1 0 ATIVA (SETA)
X X X 1 0 0 1 DESATIVA (RESETA)
1 1 NORMAL
OBSERVAÇÃO:
A última condição PR = CLR = 1 faz com que o flip-flop atue normalmente, de acordo com a tabela
verdade do item anterior.
EXERCÍCIOS
1-) Nas figuras abaixo apresentamos as formas de onda dos sinais aplicados às entradas J, K e CLK de um flip-
flop JK com gatilho sensível à borda de descida. Represente as formas de onda que teremos nas saídas Q e Q
do flip-flop supondo que em t=0 foi dado um PRESET no flip-flop.
a-)
CLK
0 t
J
0 t
K
0 t
Q
0 t
Q
0 t
b-)
CLK
1
0 t
J
0 t
K
1
0 t
Q
1
0 t
Q
1
0 t
2-) Repita o exercício anterior supondo que em t = 0 foi dado um CLEAR no flip-flop.
a-)
CLK
t
J
0
1
0 t
K
0 t
Q
0 t
Q
0 t
b-)
CLK
0 t
J
t
0
K
0 t
Q
0 t
Q
0 t
F-) FLIP-FLOP TIPO "D"
Esse é um flip flop JK com a particularidade de possuir as entradas J e K invertidas, conforme mostrado
na figura 11. Portanto, neste flip-flop temos as seguintes combinações possíveis para as entradas: J = 0 e K = 1 e
J = 1 e K = 0. Nunca irão ocorrer os casos J = K = 0 e J = K = 1.
D J Q
CLK Figura 11
K Q
- TABELA VERDADE
CLK D J K QP QP
0 0 1 0 1
1 1 0 1 0
- SÍMBOLO:
D Q
CLK Figura 12
Q
G-) FLIP-FLOP TIP0 "T"
Esse também é um flip-flop JK, com a particularidade de possuir as entradas J e K curto-circuitadas (uma
ligada à outra), logo, quando J assumir o valor 1, K também assumirá o valor 1 e quando J assumir o valor 0, K
também assumirá o valor 0. Neste flip-flop nunca irão ocorrer entradas tipo J = 1 e K = 0 ou J = 0 e K = 1.
T J Q
CLK Figura 13
K Q
- TABELA VERDADE
CLK T J K QP QP
0 0 0 QA QA
1 1 1 QA QA
Se T = 0, após cada descida do pulso de clock, as saídas Q e Q manterão o valor que tinham antes da
descida do pulso de clock.
Se T = 1, após cada descida do pulso de clock, as saídas Q e Q serão invertidas.
O flip-flop JK tipo "T" é muito utilizado em circuitos contadores.
- SÍMBOLO:
T Q
CLK Figura 14
Q
EXERCÍCIOS
1-) Faça o desenho de um flip-flop RS básico construído com portas NAND e portas inversoras e coloque o nível
lógico que teremos na saída das portas lógicas do circuito, considerando-se que foi aplicado nível lógico 0 na
entrada S e nível lógico 1 na entrada R.
2-) Repita o exercício 1 considerando-se que foi aplicado nível lógico 1 na entrada S e nível lógico 0 na entrada R.
3-) O que acontecerá com as saídas do flip-flop RS básico se aplicarmos nível lógico o nas entradas S e R?
4-) Pode-se aplicar nível lógico 1 nas entradas S e R de um flip-flop? Por que?
5-) Qual é o nível lógico que teremos nas saídas de um flip-flop que foi:
a-) setado (ativado) b-) ressetado (desativado)
6-) Faça o desenho do símbolo de um flip-flop RS básico e represente sua tabela verdade.
7-) Faça o desenho de um flip-flop RS síncrono construído com portas AND e flip-flop RS básico e coloque o nível
lógico que teremos na saída das portas AND considerando-se que S = 0, CLK = 0, R = 1. O que acontecerá com
as saídas do flip-flop se as entradas S e R forem invertidas?
8-) Faça o desenho de um flip-flop RS síncrono construído com portas AND e flip-flop RS básico e coloque o nível
lógico que teremos na saída das portas AND e do flip-flop RS básico considerando-se que S = 0, CLK = 1, R = 1.
Q = 1 e Q = 0.
9-) Faça o desenho do símbolo de um flip-flop RS síncrono e represente sua tabela verdade.
10-) Na figura abaixo apresentamos as formas de onda dos sinais aplicados às entradas R, S e CLK de um flip-
flop RS síncrono. Represente as formas de onda que teremos nas saídas Q e Q do flip-flop supondo que em t = 0
foi dado um PRESET no flip-flop.
CLK
1
0 t
S
1
0 t
R
1
0 t
Q
1
0 t
Q
1
0 t
11-) Na figura abaixo apresentamos as formas de onda dos sinais aplicados às entradas R, S e CLK de um flip-
flop RS síncrono. Represente as formas de onda que teremos nas saídas Q e Q do flip-flop supondo que em t = 0
foi dado um CLEAR no flip-flop.
CLK
1
0 t
S
1
0 t
R
1
0 t
Q
1
0 t
Q
1
0 t
12-) O flip-flop RS com gatilho foi criado para solucionar um problema do flip-flop RS síncrono. Que problema é este?
13-) Faça o desenho de um flip-flop RS com gatilho construído com portas inversora e AND e com flip-flop RS síncrono.
14-) Represente no gráfico da figura abaixo a forma de onda da tensão na saída da porta inversora (CLK ) e na
saída da porta AND (CLK*) de um flip-flop RS com gatilho.
CLK
t
CLK
t
CLK*
0 t
15-) Qual é a função do circuito formado por uma porta inversora e uma porta AND do flip-flop RS com gatilho?
16-) Faça o desenho do símbolo do flip-flop RS síncrono com gatilho sensível:

a-) à borda de subida do CLOCK . b-) sensível à borda de descida do CLOCK.
17-) O flip-flop JK com gatilho foi criado para solucionar um problema dos outros flip-flops. Que problema é este?
18-) Faça o desenho de um flip-flop JK com gatilho, construído com portas AND e flip-flop RS com gatilho, e represente
no circuito o nível lógico que teremos na saída das portas AND e nas saídas do flip-flop RS com gatilho quando
aplicarmos nível lógico 1 nas entradas J e K. Considere Q = 0 e Q = 1 antes do flip-flop ser habilitado.
aplicarmos nível lógico 1 na entradas J e 0 na entrada K. Considere Q = 0 e Q = 1 antes do flip-flop ser habilitado.
22-) Faça o desenho do símbolo de um flip-flop JK com gatilho sensível:
a-) à borda de descida do CLOCK. b-) à borda de subida do CLOCK.

23-) Representa a tabela verdade de um flip-flop JK com gatilho sensível à borda de subida do sinal de CLOCK.
24-) Na figura abaixo apresentamos as formas de onda dos sinais aplicados às entradas J, K e CLK de um flip-flop
JK com gatilho sensível à borda de descida. Represente as formas de onda que teremos nas saídas Q e Q do
flip-flop supondo que em t=0 foi dado um CLEAR no flip-flop.
CLK
1
0 t
J
1
0 t
K
1
0 t
Q
1
t
0
Q
1
0 t
25-) Repita o exercício anterior considerando que em t = 0 foi dado um PRESET no flip-flop.
CLK
1
0 t
J
1
0 t
K
1
0 t
Q
1
t
0
Q
1
0 t
26-) Qual é a função das entradas PRESET e CLEAR de um flip-flop? Qual tem maior prioridade, as entradas
PRESET e CLEAR ou o sinal de CLOCK?
27-) Faça o desenho do circuito interno de um flip-flop tipo D construído com flip-flop JK com gatilho sensível à
borda de descida do CLOCK e represente sua tabela verdade.
28-) Faça o desenho do circuito interno de um flip-flop tipo T construído com flip-flop JK com gatilho sensível à
borda de subida do CLOCK e represente sua tabela verdade.
UNIDADE VI - CIRCUITOS CONTADORES

6.1-) INTRODUÇÃO:
Contadores são circuitos digitais que variam os seus estados, sob o comando de um clock, de acordo com
uma seqüência pré-determinada. É provavelmente um dos mais úteis e versáteis circuitos de um sistema digital.
São utilizados principalmente para contagens, geração de palavras, divisão de freqüência, medição de
freqüência e tempo, geração de formas de onda e conversão de analógico para digital
o
Define-se módulo de um contador como sendo o n de contagens que o mesmo executa. O contador
módulo 8, por exemplo, conta até 7 e executa 8 contagens.
0 1 2 3 4 5 6 7
Podemos generalizar dizendo que o contador módulo N conta até N - 1.
6.2-) CIRCUITOS CONTADORES CONSTRUÍDOS COM FLIP-FLOPS:
Os circuitos contadores são basicamente divididos em duas categorias: contadores assíncronos e contadores
síncronos. Nos nossos estudos sobre circuitos contadores trabalharemos apenas com os contadores assíncronos, mas
pode-se encontrar farto conteúdo sobre contadores síncronos nos livros de eletrônica digital da referência bibliográfica.
Para construirmos um contador assíncrono, devemos adotar o seguinte procedimento:

o
1 -) Listar a seqüência de contagem que o contador deverá executar.
o o
2 -) Desenhar tantos flip-flops JK quantos forem os bits necessários para representar o maior n a ser
contado em binário pelo contador.
o
3 -) Conectar as entradas J e K de cada flip-flop à +Vcc (nível lógico 1).
o
4 -) Conectar a entrada de CLK de cada flip-flop à saída Q ou Q do flip-flop anterior, com exceção do flip-
flop que corresponde ao algarismo menos significativo (mais à direita) cuja entrada de CLK deve ser conectada à
fonte do sinal de CLOCK.
o
5 -) Retirar a saída do contador da saída Q ou Q de cada flip-flop.
O sentido de contagem do contador (progressivo ou regressivo) é determinado por 3 fatores em conjunto que
são:
o
1 -) Se os flip-flops utilizados na construção do contador são sensíveis à borda de descida ou de subida
do pulso de CLK.
o
2 -) Se o sinal de CLK do flip-flop seguinte é retirado da saída Q ou Q do flip-flop anterior.
o
3 -) Se as saídas do contador foram ligadas à saída Q ou Q de cada flip-flop.
A tabela abaixo mostra as 8 combinações possíveis das variáveis que determinam o sentido de
contagem com os respectivos resultados:
BORDA CLOCK SAÍDA CONTAGEM

DESCIDA Q Q PROGRESSIVA
DESCIDA Q Q REGRESSIVA
DESCIDA Q Q REGRESSIVA
DESCIDA Q Q PROGRESSIVA
SUBIDA Q Q REGRESSIVA
SUBIDA Q Q PROGRESSIVA
SUBIDA Q Q PROGRESSIVA
SUBIDA Q Q REGRESSIVA
OBSERVAÇÃO: Analisando a tabela acima chegamos às seguintes conclusões:

a
1 -) Se alterarmos simultaneamente 1 ou 3 dos fatores que determinam o sentido de contagem haverá uma
inversão no sentido de contagem do circuito contador.
a
2 -) A alteração simultânea de dois destes fatores implicará na não inversão do sentido de contagem do contador.
- EXEMPLOS:
o
1 -) Construa um contador módulo 8 progressivo assíncrono e represente a forma de onda do sinal que teremos
nas saídas do contador. Considere que em t = 0 foi dado um CLR em todos os flip-flops.
- Sequência de contagem:
BINÁRIO
DEC
QC QB QA
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
0 0 0 0
O contador módulo 8 conta até 710 ou até 1112. Para representar o maior número a ser contado pelo contador
precisamos de 3 bits, consequentemente, o circuito contador terá 3 flip-flops.
PR Q PR Q PR J
Q J J
C B A
Q K Q K Q K
CLR CLR CLR
CLK
1 2 3 4
1
0 t
QC
0 t
QB
0 t
QA
0 t
- FUNCIONAMENTO DO CONTADOR:
Uma vez que todos os flip-flops estão com as entradas J e K conectadas à +Vcc (nível lógico 1) e
todos são sensíveis à borda de descida do pulso de clock, a cada transição de 1 para 0 do sinal aplicado à
entrada de CLK de cada flip-flop teremos uma inversão do nível lógico das saídas do flip-flop.
Como foi dado um CLR em todos os flip-flops em t = 0, a saída destes neste instante será 0, conforme
diagrama acima, próximo ao eixo vertical. A contagem binária neste instante é 000 2 = 010.
Na transição de 1 para 0 do pulso 1 do sinal de CLK, a saída do flip-flop A, que era 0, irá agora para nível
1. Uma vez que na saída Q do flip-flop A houve uma transição do sinal de nível baixo para nível alto (borda de
subida), e, sendo o flip-flop B sensível à borda de descida do CLK, ele não será habilitado, fazendo com que sua
saída Q e a saída Q do flip-flop C se mantenham em nível lógico 0. A contagem binária agora passa para 001 2
=110.
Na transição de 1 para 0 do pulso 2 do sinal de CLK, a saída Q do flip-flop A que era 1 irá agora para nível
0, habilitando o flip-flop B a inverter sua saída Q de 0 para 1. A saída do flip-flop C se manterá em nível 0 pois ele é
sensível à borda de descida e na sua entrada de CLK (saída Q do flip-flop B) temos uma borda de subida (transição
de 0 para 1) não habilitando este flip-flop a inverter suas saídas. A contagem binária agora passa para 0102 = 210.
Na transição de 1 para 0 do pulso 3 do sinal de CLK, a saída Q do flip-flop A que era 0 irá agora para
nível 1. A transição de 0 para 1 da saída Q do flip-flop A não habilita o flip-flop B a inverter suas saídas e,
consequentemente, o flip-flop C também não será habilitado, mantendo suas saídas com o mesmo nível de tensão
que tinham antes do pulso de CLK. A contagem binária agora passa para 0112 = 310.
Na transição de 1 para 0 do pulso 4 do sinal de CLK, a saída Q do flip-flop A que era 1 irá agora para
nível 0, habilitando o flip-flop B a inverter sua saída Q de 1 para 0. Esta transição de 1 para 0 da saída Q do flip-
flop B habilitará o flip-flop C a inverter sua saída Q de 0 para 1. A contagem binária agora será 100 2 = 410.
Analisando os demais pulsos do sinal de CLK como foi feito anteriormente, obteremos a forma de onda
mostrada na figura anterior.
Através da análise das formas de onda da tensão nas saídas do contador, vemos que para cada ciclo da
tensão na saída QC, temos 8 ciclos do sinal de CLK, ou seja, na saída Q C a freqüência do sinal de CLK foi dividida
por 8. Esta é uma aplicação importante dos circuitos contadores, atuar como um circuito divisor de freqüências.
o
2 -) Construa um contador módulo 8 regressivo assíncrono utilizando flip-flops sensíveis à borda de descida do sinal
de CLK e com as entradas de CLK dos flip-flops ligadas na saída Q do flip-flop anterior e represente a forma de onda
que teremos nas saídas do contador. Considere que em t = 0 foi dado um PRESET em todos os flip-flops.
PR Q PR Q PR J
Q J J
Q K Q K Q K
CLR CLR CLR
CLK
0 t
QC
0 t
QB
0 t
QA
0 t
- FUNCIONAMENTO DO CONTADOR:
Igual ao exemplo 1. Como as saídas do contador foram retiradas da saída Q de cada flip-flop, as formas
de onda das saídas QC, QB e QA serão o inverso daquelas do exemplo 1, deslocadas um ciclo de clock para a direita.
o
3 -) Construa um contador módulo 8 regressivo assíncrono utilizando flip-flops sensíveis à borda de descida do sinal
de CLK e com as saídas do contador retiradas da saída Q de cada flip-flop e represente a forma de onda que
teremos nas saídas do contador. Considere que em t = 0 foi dado um CLR em todos os flip-flops.
PR Q PR J Q PR J
Q J
Q K Q K Q K
CLR CLR CLR
CLK
0 t
QC
0 t t
QB
0 t
QA
0 t
- FUCIONAMENTO DO CONTADOR:
Igual ao exemplo1. Nos gráficos representamos a saída Q de cada flip-flop mas as entradas de CLK
foram ligadas na saída Q do flip-flop anterior. Portanto, para que o flip-flop seja habilitado, é necessário que se
tenha na saída Q uma borda de descida (transição de 1 para 0), e, consequentemente na saída Q teremos uma
borda de subida (transição de 0 para 1)
EXERCÍCIOS
1-) Construa um contador módulo 4 progressivo assíncrono, construído com flip-flops sensíveis à borda de descida
e com as entradas de CLK ligadas na saída Q do flip-flop anterior, e represente a forma de onda do sinal que
teremos nas saídas do contador. Considere que em t = 0 foi dado um PRESET em todos os flip-flops.
2-) Construa um contador módulo 4 regressivo assíncrono, construído com flip-flops sensíveis à borda de descida
teremos nas saídas do contador. Considere que em t = 0 foi dado um PRESET em todos os flip-flops.
3-) Construa um contador módulo 16 progressivo assíncrono, construído com flip-flops sensíveis à borda de
descida e com as saídas do contador retiradas da saída Q de cada flip-flop, e represente a forma de onda do sinal
que teremos nas saídas do contador. Considere que em t = 0 foi dado um CLEAR em todos os flip-flops.
4-) Construa um contador módulo 16 regressivo assíncrono, construído com flip-flops sensíveis à borda de descida
e com as saídas do contador retiradas da saída Q de cada flip-flop, e represente a forma de onda do sinal que
teremos nas saídas do contador. Considere que em t = 0 foi dado um CLEAR em todos os flip-flops.
5-) Determine o sentido de contagem e o módulo de cada um dos circuitos contadores:

QB QA +Vcc
a-)
Q PR J Q PR J
Q K Q K
CLR CLR
b-)
QB QA +Vcc
Q PR Q PR J
J
Q K Q K
CLR CLR
c-)
QB QA +Vcc
Q PR J Q PR J
Q K Q K
CLR CLR
d-) QB QA
+Vcc
Q PR Q PR J
J
Q K Q K
CLR CLR
6-) Complete as frases:
a-) O contador módulo 4 conta até _____ e divide a freqüência do sinal de clock por_______.
b-) O contador módulo 16 conta até _____ e divide a freqüência do sinal de clock por ______.
7-) Quantos flip-flops são necessários para se construir um circuito que forneça na sua saída mais significativa
(mais à esquerda) um sinal igual ao sinal de clock, mas com período 256 vezes maior?
8-) Cite os três fatores que determinam o sentido de contagem de um contador.
9-) Se alterarmos 1 ou 3 dos fatores que determinam o sentido de contagem do contador o que acontecerá com o
seu sentido de contagem?
10-) Se alterarmos 2 dos fatores que determinam o sentido de contagem do contador o que acontecerá com o seu
sentido de contagem?
-CONSTRUÇÃO DE UM CONTADOR ASSÍNCRONO DE QUALQUER MÓDULO:
Os contadores que estudamos até o momento tinham como módulo potências inteiras de 2 (2,4,8,16,...).
Para construirmos contadores progressivos assíncronos de qualquer módulo, além do procedimento adotado
anteriormente, temos que zerar as saídas do contador na contagem imediatamente após o maior número a ser contado
pelo contador. Para isto, devemos conectar as entradas de CLR de todos os flip-flops à saída de uma porta NAND e
as entradas desta às saídas do contador que tiverem nível lógico 1 na contagem em que o contador deve ser zerado.
EXEMPLO:
Construa um contador módulo 5 (N) progressivo assíncrono e represente a forma de onda do sinal que
o
1 -) Seqüência de contagem:
BINÁRIO
DEC CLR
QC QB QA
0 0 0 0 1
1 0 0 1 1
2 0 1 0 1 CONTA
3 0 1 1 1
4 1 0 0 1
5 1 0 1 0 ZERA
o
2 -) Determinação da quantidade de flip-flops: Uma vez que o contador é módulo 5, o maior número a ser contado
é 410 = 1002 (N-1). Como são necessários 3 bits para representar este número, precisamos de 3 flip-flops para a
construção do contador.
o
3 -) Determinação da contagem em que o contador deve ser zerado: O contador deve ser zerado na contagem
igual ao módulo do contador N = 5.
Q PR J Q PR J Q PR J
Q K Q K Q K
CLR CLR CLR
CLK 1 2 3 4 5
1
0 t
QC
1
0 t
QB
0 t
QA
1
0
t
- FUNCIONAMENTO:
o
Até o 4 pulso do sinal de CLK, o funcionamento deste circuito é igual ao contador módulo 8 progressivo
assíncrono já estudado, pois a porta AND terá pelo menos uma entrada em nível lógico 0 e sua saída será sempre
nível lógico 1, fazendo com que o contador conte normalmente.
o
Na transição de 1 para 0 do 5 pulso do sinal de CLK a saída Q do flip-flop A que era 0 tenderá a ir para
nível lógico 1. Neste momento, teremos nível lógico 1 nas duas entradas da porta NAND pois a saída Q do flip-
flop C já estava em nível lógico 1 (410 = 1002 ). Nível lógico 1 nas duas entradas da porta NAND faz com que na
saída desta e, consequentemente na entrada de CLR de todos os flip-flops, tenhamos nível lógico 0. Desta
forma todos os flip-flops serão zerados e a contagem passará para 0002 ( 010 ).
OBS: Um contador módulo N progressivo assíncrono conta até N-1, divide a freqüência do sinal de clock
por N e resseta (zera) em N.
EXERCÍCIOS
1-) Construa um contador módulo 6 progressivo assíncrono, construído com flip-flops sensíveis à borda de descida
descida e com as entradas de CLK ligadas na saída Q do flip-flop anterior, e represente a forma de onda do sinal
que teremos nas saídas do contador. Considere que em t = 0 foi dado um CLR em todos os flip-flops.
descida e com as entradas de CLK ligadas na saída Q do flip-flop anterior, e represente a forma de onda do sinal
que teremos nas saídas do contador. Considere que em t = 0 foi dado um CLR em todos os flip-flops.
4-) Para cada um dos contadores abaixo, preencha os gráficos em branco com a forma de onda do sinal que
teremos nas suas saídas definindo o módulo do contador, o maior número que será contado, por quanto será
dividida a freqüência de CLK e em que contagem o contador será ressetado .
Considere que em t = 0 foi dado um CLR em todos os flip-flops.
a-) QB QA
+Vcc
Q PR J Q PR J
Q K Q K
CLR CLR
CLK
0 t
QB
0 t
QA
0 t
b-)
QC QB QA +Vcc
Q PR J Q PR J PR
Q J
Q K Q K Q K
CLR CLR CLR
CLK
0 t
QC
0 t
QB
0 t
QA
0 t
5-) O contador módulo 13 conta até ____________, zera em ____________ e divide a freqüência do sinal de CLK
por _____________.
6.3-) CONTADORES EM CIRCUITO INTEGRADO:
CI 7490
Este circuito integrado contém 4 flip-flops cujas entradas foram ligadas de modo a formar um contador
módulo 2 (A) e um contador módulo 5 (B), ambos progressivos, que podem ser utilizados separadamente ou não.
CPA NC QA QD GND QB QC
CONTADOR A CONTADOR B
MÓDULO 2 MÓDULO 5
CPB R0(1) R0(2) NC + VCC R9(1) R9(1)

Figura 1
- DESCRIÇÃO DOS PINOS:
CPA – Entrada de clock do contador A (módulo 2).

QA – Saída do contador A.
CPB – Entrada de clock do contador B (módulo 5).
QB, QC, e QD – Saídas do contador B.
R0(1) e R0(2) – Entradas utilizadas para zerar os dois contadores. Para isto devemos aplicar nível lógico 1 nas
duas entradas. Se uma das entradas for 0 os contadores não serão zerados.
R9(1) e R9(1) – Entradas utilizadas para levar as saídas do contador à 10012 = 910. Para isto devemos aplicar
nível lógico 1 nas duas entradas. Se uma das entradas for 0 não se obtém 10012 = 910. As entradas R9 têm
prioridade sobre as entradas R0.
Na tabela abaixo temos um resumo do exposto anteriormente.
R0 R0 R9 R9 RESULTADO
X X 1 1 1001
1 1 0 X 0000
X 0 X CONTA
0
- PINAGEM - SÍMBOLO LÓGICO
CPA NC QA QD GND QB QC
QD QC QB QA
7490 7490 CPB
R0 R0 R9 R9 CPA
CPB R0(1) R0(2) NC +VCC R9(1) R9(2)
Figura 2 Figura 3
- EXEMPLOS:
o
1 -) Contador de década (módulo 10):
Conectando a saída do contador módulo 2 à entrada de CLK do contador módulo 5 obteremos um contador de
década, ou seja, um contador que conta de 0 a 9, um contador módulo 10, conforme mostrado na figura 4. A entrada
de clock do contador B (CPB) deve ser ligada na saída do contador A (QA) e o sinal de clock deve ser aplicado na
entrada de clock do contador A (CPA). Quando a contagem chegar a 9, no próximo pulso de clock as saídas do
integrado irão para 0 automaticamente, por este motivo, não há necessidade de utilizarmos as entradas R0, que
deverão ser conectadas à massa. Quando o módulo do contador é potência inteira de 10 (10, 100, 1000, etc), não há
necessidade de se utilizar as entradas R0.
QD QC QB QA
7490 CPB
CLK
R0 R0 R9 R9 CPA
Figura 4
o
2 -) Contador módulo 4:
Para construirmos um contador com um módulo menor do que 10, devemos conectar as saídas do
contador, que terão nível lógico 1 na contagem em que o contador deve ser zerado, nas entradas R0. Uma saída
pode ser ligada em uma ou nas duas entradas R0, mas duas ou mais saídas não podem ser ligadas na mesma
entrada R0 . Uma vez que o módulo do contador desejado é menor do que 5, podemos optar por utilizar apenas o
contador módulo 5, conforme mostrado na figura 5, ou os dois contadores interligados, conforme mostrado na figura
6.
NC NC
QD QC QB QA QD QC QB QA
7490 CPB 7490 CPB

NC
R0 R0 R9 R9 CPA R0 R0 R9 R9 CPA
Figura 5 Figura 6
Analisando-se o funcionamento do circuito das figuras 5 e 6, observa-se que o contador vai contar
normalmente até o número 3, no próximo pulso de clock o bit mais significativo e, consequentemente as entradas
R0, irão para nível lógico 1, zerando as saídas do contador que estão sendo utilizadas.
Nas saídas do contador, que contém o valor da contagem, devemos colocar o símbolo da lâmpada e nas
entradas e/ou saídas que não estão sendo utilizadas devemos colocar NC (não conectar).
o
O contador módulo 7 deve ser zerado em 710 = 01112. Uma vez que a quantidade de saídas com nível
lógico 1 é maior do que a quantidade de entradas R 0, há necessidade de se utilizar uma porta AND conforme
mostrado no circuito da figura 7.
NC
QD QC QB QA
7490 CPB
R0 R0 R9 R9 CPA
Figura 7
Enquanto a contagem não chegar em 710 = 01112, pelo menos uma das saídas QA, QB e QC e,
consequentemente pelo menos uma das entradas R0 será 0, fazendo com que o integrado conte normalmente.
Quando o contador for contar o número 7, a saída Q C tentará passar para nível lógico 1 (as outras duas já
estavam em nível lógico 1) fazendo com que nas entrada R0 do integrado tenhamos nível lógico 1 e o contador
seja zerado.
o
A quantidade de contadores de década necessários para a construção de um contador, é igual à

quantidade de algarismos necessários para se representar o maior número a ser contado. O contador módulo 40
conta até 39, portanto, são necessários 2 CI’s 7490 para a construção deste contador, conforme mostrado na
figura 8. A saída QD do CI, que corresponde ao algarismo menos significativo (CI1), deve ser conectado à
entrada de clock do CI2. Deste modo, cada vez que a contagem do CI1 passar de 9 para 0 será aplicado na
entrada de clock do CI2 um pulso de tensão fazendo com que ele incremente sua contagem.
Com exceção do circuito integrado que corresponde ao algarismo mais significativo (CI2), os outros têm
que ser utilizados na sua capacidade total (contador módulo 2 em conjunto com o contador módulo 5).
Os circuitos integrados correspondentes aos algarismos que são 0 no módulo do contador não necessitam
ser zerados. Portanto, no contador módulo 40 apenas o circuito integrado correspondente ao algarismo mais
significativo (CI2) terá que ser zerado.
Uma vez que o algarismo mais significativo do módulo do contador é 4 10 = 01002, apenas a saída QD do
CI2 terá nível lógico 1 na contagem em que o contador deverá ser zerado. Portanto, apenas esta saída deverá
ser ligada nas duas entradas R0.
Na construção do contador módulo 40, mostrado na figura 8 , optou-se por utilizar apenas o contador B do
CI2, deixando o contador A sem ser utilizado. Poderíamos ter utilizado os dois contadores ligados em conjunto
como foi feito no contador módulo 4 da figura 6 .
NC
7490 (2) CPB 7490 (1) CPB

NC
Figura 8
- FUNCIONAMENTO:
O CI1 contará normalmente até 910 = 10012, enquanto que o CI2 terá nível lógico 0 nas suas saídas. No
próximo pulso de clock na entrada do CI1 a contagem passará de 10012 para 00002. A transição da saída QD do CI1 de
1 para 0, fará o CI2 incrementar sua contagem de uma unidade. Este ciclo se repetirá até o instante em que tivermos
nas saídas do CI2 0112 = 310. No próximo pulso de clock as saídas do CI1 serão zeradas e o CI2 incrementará sua
contagem de uma unidade. Uma vez que a saída QD do CI2 está conectada às entradas R0, quando esta saída for
para nível lógico 1, para fazer a contagem do algarismo 410 = 1002, as saídas do CI2 serão zeradas e nas entradas R0
não teremos mais nível lógico 1. Isto fará com que o contador reinicie sua contagem a partir do 0.
o
Conta até 236, portanto, necessita de 3 CI’s 7490. Uma vez que o módulo do contador não é múltiplo de 10,
todos os 3 CI’s terão que ser zerados ao mesmo tempo, por este motivo é que as saídas do contador foram ligadas nas
entradas R0 de todos os 3 CI’s, conforme mostrado na figura 9. Enquanto a contagem for inferior a 236, pelo menos
uma entrada R0 de cada CI terá nível lógico 0 e o circuito vai contar normalmente. Quando o contador for contar 237,
teremos nível lógico 1 nas entradas R0 de todos os 3 CI’s fazendo com que sejam zerados e a contagem reinicie do 0.
NC NC
QD QC QB QA CPB QD QC QB QA QD QC QB QA
7490 7490 CPB 7490 CPB
NC
R0 R0 R9 R9 CPA R0 R0 R9 R9 CPA R0 R0 R9 R9 CPA
Figura 9
EXERCÍCIOS
1-) Utilizando um ou mais circuitos integrados 7490, construa circuitos contadores módulo:
a-) 6 b-) 9 c-) 24 d-) 60 e-) 77 f-) 200 g-) 365
2-) Analise cada um dos circuitos contadores abaixo e diga qual será o módulo do contador.
a-)
NC NC
7490 CPB 7490 CPB

R0 R0 R9 R9 R0 R0 R9 R9 CPA
CPA
b-)
NC
7490 CPB 7490 CPB

NC
c-)
NC
7490 CPB 7490 CPB

3-) Construa um relógio digital utilizando circuitos integrados 7490 que indique horas, minutos e segundos. O
oscilador disponível é de 1 Hz.
CI 4017
- PINAGEM - SÍMBOLO LÓGICO
SAÍDAS
OUT
VDD RST CLK EN  10 9 4 8
16 15 14 13 12 11 10 9 9 8 7 6 5 4 3 2 1 0
4017 OUT 4017

CLK
1 2 3 4 5 6 7 8 RST EN
5 1 0 2 6 7 3 VSS
Figura 10
SAÍDAS
Este CI é um contador módulo 10 (contador de década) com as saídas já decodificadas. O gatilhamento

(contagem) ocorre na transição positiva do CLOCK.
Em operação normal (contagem), as entradas RST e EN (enable = habilitar) devem ser mantidas em nível
lógico "0". Se a entrada EN for colocada em nível "1" a contagem será inibida, se a entrada RST for colocada
em nível "1" o contador será ressetado (irá para 0).
À cada transição positiva do CLOCK, uma saída, aquela correspondente à contagem presente, vai para
nível lógico "1", permanecendo as demais em nível lógico "0". Na saída OUT teremos uma onda quadrada com
1/10 da freqüência do sinal de CLOCK.
Na figura 11 temos a forma de onda do sinal presente nas saídas deste contador em função do sinal de
CLOCK.
CLK 0 1 2 3 4 5 6 8
7 9 0
1
0
t
Q0
1
0
t
Q1
0
t
Q2
1
0
t
Q9
0
t
OUT
1
0
t
Figura 11
A freqüência máxima do sinal de CLK é de 5 MHZ para VDD = 10 V e 2,5 MHZ para VDD = 5 V.
Se quisermos fazer com que o contador conte até um número menor do que 9, basta ligarmos a saída
correspondente à próxima contagem à entrada RST.
- APLICAÇÃO PRÁTICA: Simulador de presença em casa.

+ VCC
SALA
D1
9 RB
8
7
4017 6
5 OBS: - O circuito que teremos nas outras saídas do 4017
PERÍODO DE serão iguais ao da saída 9. Cada saída deverá acionar
ALGUNS CLK 4 lâmpada(s) diferente(s) da casa.
MINUTOS 3 - A saída OUT também poderá ser usada para acionar
2 uma lâmpada da casa sendo que esta ficará acesa durante
1 5 ciclos do sinal de CLOCK, enquanto que as outras ficarão
acesas durante apenas um ciclo.
RST EN 0
Figura 12
CI 4029
- PINAGEM
DOWN BCD
VDD CLK QC PC PB QB /UP /BIN
16 15 14 13 12 11 10 9
4029
1 2 3 4 5 6 7 8
LOAD QD PD PA EN QA OUT VSS
Este CI contém um contador que pode operar como um contador BCD ou como um contador binário de 4 bits.
Se a entrada BCD/BIN estiver com nível lógico 0, o circuito operará como um contador BCD (poderá contar de 0 a 9),
caso contrário o circuito operará como um contador binário de 4 bits (poderá contar de 0 à F). Em qualquer um dos
casos o contador poderá fazer a contagem no sentido progressivo (DOWN/UP = 1) ou regressivo (DOWN/UP = 0). O
gatilhamento (contagem) ocorrerá sempre na transição positiva do sinal de CLOCK (passagem de 0 para 1).
Em operação normal devemos aplicar às entradas LOAD e EN nível lógico 0. Nível lógico 1 na entrada
EN inibirá a contagem. Nível lógico 1 na entrada LOAD fará com que o conteúdo das entradas P A, PB, PC e PD
seja transferido para as saídas do contador. Para ressetar este contador devemos colocar as entradas PA, PB, PC
e PD em nível lógico 0 e levar a entrada LOAD a nível lógico 1, quando então teremos nas saídas do contador o
mesmo nível lógico presente em suas entradas, ou seja, nível lógico 0 (contador ressetado).
A saída OUT é ativa em nível lógico 0, ou seja, permanece em nível 1 a maior parte do tempo indo para nível 0
quando a contagem é 9 e BCD/BIN = 0 (contador BCD) ou quando a contagem é F e BCD/BIN = 1 (contador binário).
Esta saída é ligada à entrada EN do estágio seguinte para a ligação em cascata de vários contadores.
A freqüência máxima do sinal de CLK é de 5 MHZ para VDD = 10 V e 2,5 MHZ para VDD = 5 V.
Os CI’s 74193, 74192, 74191 e 74190 são da família TTL e também são contadores UP/DOWN.
AULA PRÁTICA
a
1 Tarefa:
A-) MATERIAL NECESSÁRIO:

- 2 CI’s 7490 - Fios de ligação
- 1 CI 7408 - Kit Datapool
B-) PROCEDIMENTO:
o
1 ) Com a chave POWER na posição OFF, coloque os CI’s no Kit com todo o cuidado.
o
2 ) Identifique os terminais dos circuitos integrados.
o
o
4 ) Conecte o terminal +Vcc de todos os CI’s em + 5 Vcc do Kit.
o
5 ) Conecte o terminal GND de todos os CI’s ao COMUM do Kit.
o
6 ) Faça as conexões entre os terminais dos CI’s de modo a obter um contador módulo 10.
o
7 ) Conecte a entrada de CLK do contador ao gerador de onda quadrada de 1 Hz do Kit.
o
8 ) Conecte as saídas do contador aos LED’s do Kit sendo o LED 0 para o algarismo menos significativo, o LED
para o segundo algarismo menos significativo e assim por diante.
o
9 ) Conecte as entradas R9 dos ci’s 7490 ao comum do kit.
o
10 ) Ligue o Kit e verifique se a seqüência de contagem está de acordo com o esperado.
a
2 Tarefa: Igual à primeira para um contador módulo 24.
a
3 Tarefa: Igual à primeira para um contador módulo 60.
UNIDADE VII - CIRCUITOS COMPARADORES DE MAGNITUDE

7.1-) DEFINIÇÃO:
É um circuito que compara dois números binários aplicados em suas entradas de dados e fornece nas
saídas A<B, A=B, A>B uma indicação de sua grandeza relativa.
Se duas palavras (A e B) aplicadas ao circuito forem iguais, a saída A=B será igual a “1” e as outras duas
iguais a “0”. Se “A” é maior do que “B”, a saída A>B será igual a “1” e as outras iguais a “0”. Se “A” é menor do que
“B”, a saída A<B será igual a “1” e as outras iguais a “0”.
7.2-) COMPARADOR DE MAGNITUDE EM CIRCUITO INTEGRADO
entradas de dados
+Vcc A3 B2 A2 A1 B1 A0 B0
16 15 14 13 12 11 10 9
7485
1 2 3 4 5 6 7 8
B3 A<B A=B A>B A>B A=B A<B GND
entrada de
dados Figura 1
entradas em cascata saídas
Este circuito integrado é um comparador de palavras de quatro bits da família TTL. Nas entradas A 0 a A3
coloca-se o número binário A e nas entradas B0 a B3 coloca-se o número binário B. O resultado da comparação é
fornecido nas saídas A<B, A=B, A>B. As entradas em cascata são utilizadas para interligar vários CI’s, o que
permite a comparação de números maiores do que 4 bits.
EXERCÍCIO
1-) Na tabela abaixo estão representados números de 4 bits que foram aplicados às entradas A e B de um circuito
comparador. Preencha as colunas S1, S2 e S3 desta tabela indicando o nível de tensão que teremos nas
saídas A<B, A=B e A>B do circuito comparador para cada situação mostrada na tabela.
B A S1(A<B) S2(A=B) S3(A>B)

0110 1000
1110 0111
0000 0000
1001 1010
1111 1111
Exemplo de aplicação:
Desenhar um circuito que conte e compare o número de peças que passam por uma esteira com um valor
de referência que pode ser ajustado através de chaves. Quando a contagem do contador for igual ao valor de
referência o circuito deve enviar nível lógico 1 para acionar um braço mecânico.
No circuito da figura 2, enquanto as chaves estiverem abertas, teremos nas entradas A 0 a A3 nível lógico 0
e o valor de referência é 0. Fechando-se as chaves S3 e S1, por exemplo, teremos nível lógico 1 nas entradas A3 e
A1 e o valor de referência agora é 10. Assim, enquanto o número de peças transportadas pela esteira for inferior
à 10, na saída A=B teremos nível lógico 0 e o braço mecânico não será acionado. No instante em que a décima
peça passar na frente do feixe de luz, mostrado na figura 3, a saída A=B irá para nível lógico 1 e o braço mecânico
será acionado.
comando para o braço mecânico
A=B
7485
A3 A2 A1 A0 B3 B2 B1 B0
S3 S2 S1 S0 contador de 0 a 16
+Vcc
Figura 2
pulsos de
controle
(CLK)
Emissor de Circuito receptor

luz de luz e gerador
de clock
Esteira
Figura 3
UNIDADE VIII - MULTIPLEXADORES E DEMULTIPLEXADORES

8.1-) CIRCUITOS MULTIPLEXADORES:
I0
I1
I2
I3
I4 MUX S
I5
I6
I67
Figura 1
AMS ams
C B A
O circuito multiplexador, cujo símbolo foi representado na figura 1, possui várias “entradas de
informações”, identificadas como I0, I1, I2, ... I7 e um número menor de “entradas de endereço”, identificadas
como C, B e A.
De acordo com o nível de tensão aplicado às entradas de endereço C, B e A, teremos uma única entrada
de informação conectada à saída. Por exemplo, suponhamos que nas entradas de endereço C, B e A temos,
respectivamente, 1012 = 5 10, então, na saída (S) do multiplexador teremos o mesmo nível de tensão (0 ou 1) que
está presente na entrada I5, ou seja, somente a entrada I5 será conectada à saída do multiplexador.
o o
A relação entre o n de entradas de informações (N) e o n de entradas de endereços (P) é dada pela equação:
P
N=2
Assim, para construirmos um multiplexador com 16 entradas de informações seriam necessárias 4 entradas de
4 o
endereço pois 2 = 16. Podemos utilizar o mesmo raciocínio para qualquer n de entradas de informações.
8.2-) CIRCUITOS DEMULTIPLEXADORES:
S0
S1
S2
S3
I DEMUX S4
S5
S6
S7
AMS ams
C A Figura 2
B
O circuito demultiplexador, cujo símbolo foi representado na figura 2, possui 1 entrada de informação,
identificada pela letra “I” e várias saídas de informações identificadas como S 0, S1, S2, ..., S7. Dependendo do
nível de tensão (0 ou 1) aplicado às entradas de endereço, teremos a entrada de informação do circuito conectada
a uma única saída de informação. Por exemplo, suponhamos que os níveis de tensão das entradas de endereço
C, B e A são, respectivamente, 110 2 = 610. Neste caso, teremos na saída S6 o mesmo nível de tensão que temos
na entrada de informação I, ou seja, se na entrada de informação I tivermos nível lógico 1, na saída S 6 teremos
nível lógico 1, se na entrada de informação tivermos nível lógico 0, na saída S 6 teremos nível lógico 0. Nos
demultiplexadores em circuito integrado, normalmente as saídas que não estão conectadas à entrada de
informação apresentam nível lógico 1.
A relação que existe entre o número de saídas de informações e o número de entradas de endereço de
um demultiplexador é o mesmo que existe entre o número de entradas de informações e o número de entradas de
endereço de um multiplexador.
- Exemplos de aplicações:
O
1 ) Transmissão de dados digitais através de um único condutor:
I0 S0
I1 S1
I2 S2
I3 S3
I4 MUX DEMUX S4
I5 S5
I6 S6
I67 S7
AMS ams AMS ams

C B A C B A
SINCRONISMO
CONTADOR DE 0 A 7 CONTADOR DE 0 A 7
Figura 3
Quando as saídas do contador da esquerda (entradas de endereço do mux) estiverem em nível

lógico 0, o nível lógico na entrada I0 do multiplexador será transferido para a sua saída e, portanto, para a entrada
de informações do demultiplexador. Uma vez que os contadores estão sincronizados, as saídas do contador da
direita (entradas de endereço do demultiplexador) também estarão em nível 0, e o nível lógico presente na entrada
de informações do demultiplexador (I0) será transferido para a saída S0. Após certo tempo as saídas dos dois
contadores (entradas de endereço do multiplexador e do demultiplexador) serão incrementadas e passarão para
0012 = 110. Neste instante o nível lógico na entrada I1 será transferido para a saída de informações do
multiplexador e, através do condutor, para a entrada de informações do demultiplexador e daí para a saída S 1.
Portanto, cada vez que os contadores forem incrementados, uma entrada de informações do multiplexador será
transferida para o condutor e daí para a saída de informações correspondente do demultiplexador.
o
2 ) Conexão de vários sensores a um único termômetro:
SENSOR 1
MUX
CMOS TERMÔMETRO
SENSOR 7
AMS ams
MOTOR ELÉTRICO
C B A
CONTADOR DE 0 A 7 OSCILADOR DE 1HZ
Figura 4
Os circuitos multiplexadores da família CMOS são capazes de chavear sinais digitais e também sinais
analógicos, como os gerados pelos sensores de temperatura da figura 4. De acordo com o nível lógico nas suas
entradas de endereço (saídas do contador), o multiplexador conectará um sensor ao termômetro de cada vez. O
display do termômetro apresentará em seqüência o valor da temperatura dos vários pontos do motor em que
foram colocados os sensores. A velocidade com que serão apresentados os valores de temperatura medidos
pelos sensores, dependerá da freqüência do oscilador que fornece o sinal de clock para o contador.
EXERCÍCIOS
1-) O circuito multiplexador pode ser utilizado na construção de circuitos combinacionais. Nas entradas de
endereço do mux ligamos as variáveis de entrada (...D, C,B,A) e nas entradas de informação colocamos o valor (0
ou 1) que desejamos obter na saída, para cada combinação das variáveis de entrada da tabela verdade.
Dada a tabela verdade abaixo, monte o circuito utilizando um multiplexador de 16 entradas de informações.
D C B A S
I0
0 0 0 0 1
I1
0 0 0 1 0 I2
0 0 1 0 1 I3
0 0 1 1 0 I4
0 1 0 0 0 I5
I6
0 1 0 1 0 I7
0 1 1 0 1 I8 MUX S
0 1 1 1 0 I9
1 0 0 0 1 I10
1 0 0 1 0 I11
1 0 1 0 1 I12
I13
1 0 1 1 1 I14
1 1 0 0 1 I15
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1 D C B A
2-) Preencha a tabela verdade abaixo indicando o estado de funcionamento do LED (ON ou OFF) para cada
combinação das entradas de endereço do multiplexador.
+ Vcc
Io
C B A S
MUX R 1 1 0 ____
0 1 1 ____
1 0 1 ____
1 0 0 ____
I7
C B A
3-) No demultiplexador mostrado na figura abaixo, ligou-se um LED à cada uma das saídas de informações do circuito.
Indique na tabela verdade , o(s) LED(S) que estará(ão) aceso(s) para cada combinação das entradas de endereço.
0 +VCC
C B A S
1 1 1
DEMUX 0 0 1
0 1 1
1 0 0
1 0 1
C B A
4-) Dados os níveis lógicos presentes nas saídas do contador da figura 3, preencha a tabela abaixo indicando a
entrada de informação do multiplexador que será transferida para sua saída (entrada do demultiplexador) e em
qual saída de informações do demultiplexador esta informação será apresentada.
SAÍDAS DOS CONTADORES ENTRADA DO MUX SAÍDA DO DEMUX QUE

TRANSFERIDA PARA A APRESENTARÁ A
(CBA) SAÍDA INFORMAÇÃO
101
001
100
111
000
5-) Qual é o número de entradas de informações de um multiplexador que possui 6 entradas de endereço?
6-) Qual é a função das entradas de endereço de um circuito

a-) multiplexador? b-) demultiplexador?
BIBLIOGRAFIA
1-) ELEMENTOS DE ELETRÔNICA DIGITAL.

AUTOR: IDOETA & CAPUANO. EDITORA: ÉRICA.
2-) TTL/CMOS: TEORIA E APLICAÇÃO EM CIRCUITOS DIGITAIS.

AUTOR: JOÃO BATISTA AZEVEDO JR. EDITORA: ÉRICA.
3-) ELETRÔNICA DIGITAL, PRINCÍPIOS E APLICAÇÕES (VOLUMES 1 E 2).

AUTOR: MALVINO – LEACH. EDITORA: McGRAW-HILL.
4-) PRINCÍPIOS DIGITAIS (COLEÇÃO SCHAUM).

AUTOR: ROGER L. TOKHEIM. EDITORA: MAKRON BOOKS.
5-) ELETRÔNICA DIGITAL.

AUTOR: JAMES W. BIGNELL E ROBERT L. DONOVAN EDITORA: MAKRON BOOKS.
6-) SISTEMAS DIGITAIS – PRINCÍPIOS E APLICAÇÕES.

AUTORES: RONALD J. TOCCI, NEAL S. WIDMER E GREGORY L. MOSS. EDITORA:
PEARSON PRENTICE HALL.

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MEC/SETEC

INSTITUTO FEDERAL SUL-RIO-GRANDENSE

APOSTILA DE ELETRÔNICA DIGITAL

Prof. Ricardo Luiz Rilho Medina

UNIDADE I - SISTEMAS DE NUMERAÇÃO

- CONVERSÕES ENTRE SISTEMAS:

exercícios: Faça a conversão dos números abaixo de binário para decimal.

1-) 11002 = __________________10

2-) 10012 = __________________10

3-) 110110112 = _____________10

4-) 11110012 = _______________10

exercícios: Faça a conversão dos números abaixo de hexadecimal para decimal.

1-) 10916 = ______________10

2-) 5F716 = ______________10

3-) B3D16 = ______________10

4-) 4AC16 = ______________10

exemplo: 34 2  3410 = 1000102

exercícios: Faça a conversão dos números abaixo de decimal para binário.

1-) 2510 = _______________2

2-) 8910 = _______________2

3-) 12410 = ______________2

4-) 21010 = ______________2

1-) 598710 = ______________16

2-) 265310 = ______________16

3-) 347010 = ______________16

4-) 199810 = ______________16

exemplo: FOCA16 = 11110000110010102

exercícios: Faça a conversão dos números abaixo de hexadecimal para binário.

1-) D7516 = ________________2

2-) 4A6E16 = ________________2

3-) F516 = ________________2

4-) B5216 = ________________2

exemplo: 101 1101 10002 = 5D816

exercícios: Faça a conversão dos números abaixo de binário para hexadecimal.

1-) 101100012 = ____________16

2-) 11110000100111002 = ____________16

3-) 110101010012 = ____________16

4-) 110010100100012 = ____________16

UNIDADE II - FUNÇÕES LÓGICAS E CIRCUITOS LÓGICOS

2.1-) FUNÇÕES LÓGICAS

2.1.1-) FUNÇÃO NOT (INVERSORA)

YA onde se lê Y é igual a A negado

Convenções: - chave aberta nível lógico zero

2.1.2-) FUNÇÃO AND (E)

Y=A.B onde se lê Y é igual a A E B

B A Y Na função AND, se uma

2.1.3-) FUNÇÃO OR (OU)

Y=A+B onde se lê Y é igual a A OU B

2.1.4-) FUNÇÃO NAND (NÃO E) = NOT + AND

Y  A. B onde se lê Y é igual ao resultado de A E B NEGADO

2.1.5-) FUNÇÃO NOR (NÃO OU) = NOT + OR

Y  A B onde se lê Y é igual ao resultado de A OU B NEGADO

2.1.6-) FUNÇÃO EX-OR

Y  A B onde se lê Y é igual a A EX-OR B

2.1.7-) FUNÇÃO EX-NOR

Y  A B ou Y = A ● B onde se lê Y é igual a A EX-NOR B

1 CHAVE PORTA 1 PORTA 2 PORTA 3

CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4

CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4 PORTA 5

CHAVE PORTA 1 PORTA 2 PORTA 3 PORTA 4 PORTA 5