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Xeon Phi

Origem: Wikipédia, a enciclopédia livre.

Xeon Phi foi uma linha de processadores many core x86, projetados e fabricados pela Intel.[1] Ela foi destinada para o uso de supercomputadores, estações de trabalho e servidores. A arquitetura integrada permite o uso de linguagens de programação padrão e o uso de APIs, como a OpenMP.

Cancelada em 2009,[2] com codinome "Larrabee", era uma GPU antiga da Intel,[3] que serviu como base para a criação, sendo assim compartilhando as mesmas áreas de aplicação com a GPUs. Tendo sua descontinuação devido a principalmente falta de demanda.[4]

Anunciado em junho de 2013, com codinome Knights Landing, era uma placa complementar de segunda geração baseada em PCIs.[5] Essa segunda geração de chips poderiam ser usados como CPU independente por causa de cartão adicional.

O supercomputador Tianhe-2 do centro nacional de supercomputadores em Guangzhou (NSCC-GZ) foi anunciado como o computador mais rápido do mundo em junho de 2013[6] (em junho de 2018, ele é o No. 4[7]). Com o uso de coprocessadores Intel Xeon Phi e processadores Ivy Bridge-EP Xeon conseguiu atingir 33.86 petaflop/s.[8]

A linha de produtos Xeon Phi competiu diretamente com as linhas de aprendizagem profunda e cartões GPGPU Tesla da Nvidia e a Radeon Instinct da AMD.

História

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Contexto histórico

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A microarquitetura Larrabee, que está em desenvolvimento desde 2006,[9] introduziu unidades SIMD muito amplas (512 bits) para uma arquitetura de processador baseada na arquitetura x86, foi estendida a um sistema multiprocessador coerente com cache conectado por um barramento em anel à memória; cada núcleo era capaz de multithreading de quatro vias. Devido ao desenho ser destinado à GPU e também à computação de propósito geral, os chips Larrabee também incluíram hardware especializado para a amostragem de textura.[10][11] O projeto para produzir um produto GPU de varejo diretamente do projeto de pesquisa Larrabee foi encerrado em maio de 2010.[12]

O 'Single-chip Cloud Computer' foi outro projeto de pesquisa contemporâneo da Intel implementando arquitetura x86 em um processador de muitos multinúcleos (protótipo que foi apresentado em 2009[13]), uma arquitetura que imita um computador de centro de dados de computação na nuvem em um único chip, com múltiplos núcleos independentes: o desenho do protótipo incluiu 48 núcleos por chip com suporte de hardware para frequência seletiva e controle de tensão de núcleos, com o propósito de melhorar a eficiência energética, e também acrescentou uma rede de malha para mensagens entre chips.

O Teraflops Research Chip foi um chip experimental de 80 núcleos com duas unidades de vírgula flutuante por núcleo, implementando uma arquitetura VLIW de 96 bits em vez da arquitetura x86. O projeto investigou métodos de comunicação entre núcleos, gerenciamento de energia por chip e alcançou 1,01 teraflop/s a 3,16 GHz, consumindo 62 W de energia.[14]

Knights Ferry

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A placa MIC da Intel, chamada de Knights Ferry, incorporou um processador Aubrey Isle, lançado em 31 de maio de 2010. Esse produto foi anunciado como um derivado do projeto Larrabee e de outras pesquisas da Intel, incluindo o Single-chip Cloud Computer.[15]

O desenvolvimento do Knights Ferry foi oferecido com uma placa PCIe de 32 núcleos em ordem de até 1,2 GHz com quatro threads por núcleo, uma memória GDDR5 de 2 GB de cache L2 coerente de 8 MB, e um requisito de energia de 300 W,[16] construído em um processador de 45nm.[17] No núcleo da Ilha de Aubrey, um barramento em anel de 1.024 bits (bidirecional de 512 bits) conecta os processadores à memória principal.[18] O desempenho dessa placa única excedeu 750 gigaflop/s.[17]

Arquitetura e Programação

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Os núcleos do Knights Corner são baseados numa versão modificada da arquitetura do P54C, implementada no Pentium original.[19] A base da arquitetura Intel MIC é alavancar o legado x86, criando uma arquitetura de multiprocessador compatível com x86 que pode utilizar ferramentas de softwares de paralelização existentes.[20] Algumas das ferramentas de programação incluem OpenMP,[21] OpenCL, Cilk/Cilk Plus e versões especializadas do Fortran da Intel, C++[22] e bibliotecas de matemática.[23]

Os elementos da arquitetura que foram herdados do projeto Larrabee incluem x86 ISA, SMT de quatro vias por núcleo, unidades SIMD de 512 bits, cache de instrução L1 de 32 KB, cache de dados L1 de 32 KB, cache L2 coerente (512 KB por núcleo[24]) e barramento em anel ultra largo que conecta processadores a memória.

As instruções SIMD de 512 bits do Knights Corner compartilham muitas funções intrínsecas com a extensão AVX-512. A documentação do conjunto de instruções está disponível na Intel pelo nome de extensão KNC.[25][26]

Programação

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Um estudo empírico sobre desempenho e programação foi realizado por pesquisadores,[27] no qual os autores alegam que para atingir alta performance com o Xeon Phi ainda precisa da ajuda de programadores e que apenas confiar em compiladores com modelos de programação tradicionais ainda está longe da realidade. No entanto, pesquisas em vários domínios, como ciências da vida[28] e aprendizagem profunda[29], demonstraram que ao explorar ambos os paralelismos, thread e SIMD, do Xeon Phi, é possível atingir acelerações significativas.

Referências

  1. ↑ «Chip Shot: Intel Names the Technology to Revolutionize the Future of HPC - Intel® Xeon® Phi™ Product Family». Intel Newsroom (em inglês). Consultado em 30 de novembro de 2021 
  2. ↑ «Intel scraps graphics chip based on Larrabee». Reuters (em inglês). 6 de dezembro de 2009. Consultado em 30 de novembro de 2021 
  3. ↑ Hruska, Joel (8 de maio de 2019). «Intel Quietly Kills Off Xeon Phi». ExtremeTech. Consultado em 29 de novembro de 2021 
  4. ↑ W1zzard. «Intel is Giving up on Xeon Phi - Eight More Models Declared End-Of-Life». TechPowerUp (em inglês). Consultado em 30 de novembro de 2021 
  5. ↑ Sodani, Avinash; Gramunt, Roger; Corbal, Jesus; Kim, Ho-Seop; Vinod, Krishna; Chinthamani, Sundaram; Hutsell, Steven; Agarwal, Rajat; Liu, Yen-Chen (março de 2016). «Knights Landing: Second-Generation Intel Xeon Phi Product». IEEE Micro (2): 34–46. ISSN 1937-4143. doi:10.1109/MM.2016.25. Consultado em 30 de novembro de 2021 
  6. ↑ «June 2013 | TOP500». www.top500.org. Consultado em 30 de novembro de 2021 
  7. ↑ «June 2018 | TOP500». www.top500.org. Consultado em 30 de novembro de 2021 
  8. ↑ «Intel Powers the World's Fastest Supercomputer, Reveals New and Future High Performance Computing Technologies». Intel Newsroom (em inglês). Consultado em 30 de novembro de 2021 
  9. ↑ Demerjian, Charlie (3 de julho de 2006). «New from Intel: It's Mini-Cores!». theinquirer.net. Consultado em 29 de novembro de 2021. Arquivado do original em 29 de agosto de 2009 
  10. ↑ Seiler, Larry; Carmean, Doug; Sprangle, Eric; Forsyth, Tom; Abrash, Michael; Dubey, Pradeep; Junkins, Stephen; Lake, Adam; Sugerman, Jeremy (1 de agosto de 2008). «Larrabee: a many-core x86 architecture for visual computing». ACM Transactions on Graphics (3): 1–15. ISSN 0730-0301. doi:10.1145/1360612.1360617. Consultado em 29 de novembro de 2021 
  11. ↑ Tom Forsyth, SIMD Programming with Larrabee (PDF). Consultado em 29 de novembro de 2021
  12. ↑ Smith, Ryan (25 de maio de 2010). «Intel Kills Larrabee GPU, Will Not Bring a Discrete Graphics Product to Market». AnandTech. Consultado em 29 de novembro de 2021 
  13. ↑ Bradley, Tony (3 de dezembro de 2009). «Intel 48-Core "Single-Chip Cloud Computer" Improves Power Efficiency». PCWorld. Consultado em 29 de novembro de 2021 
  14. ↑ Shilov, Anton (2 de dezembro de 2007). «Intel Details 80-Core Teraflops Research Chip». xbitlabs.com. Consultado em 29 de novembro de 2021. Arquivado do original em 5 de fevereiro de 2015 
  15. ↑ «Intel Unveils New Product Plans for High-Performance Computing». www.intel.com. Consultado em 30 de novembro de 2021 
  16. ↑ Mike Giles (24 de junho de 2010), "Runners and riders in GPU steeplechase" (PDF), people.maths.ox.ac.uk, p.8-10
  17. ↑ a b «Intel pushes for HPC space with Knights Corner». usave.co.uk (em inglês). Consultado em 30 de novembro de 2021 
  18. ↑ "Intel Many Integrated Core Architecture"(PDF), many-core.group.cam.ac.uk, Intel, Dezembro de 2010. Cópia arquivada em 2 de abril de 2012
  19. ↑ Hruska, Joel (30 de julho de 2012). «Intel's 50-core champion: In-depth on Xeon Phi». ExtremeTech. Consultado em 29 de novembro de 2021. Cópia arquivada em 16 de abril de 2021 
  20. ↑ Halfacree, Gareth (20 de junho de 2011). «Intel pushes for HPC space with Knights Corner». usave.co.uk. Consultado em 29 de novembro de 2021. Cópia arquivada em 29 de novembro de 2021 
  21. ↑ Barker J., Bowden J. (2013) Manycore Parallelism through OpenMP. In: Rendell A.P., Chapman B.M., Müller M.S. (eds) OpenMP in the Era of Low Power Devices and Accelerators. IWOMP 2013. Lecture Notes in Computer Science, vol 8122. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-642-40698-0_4
  22. ↑ Dokulil, Jiri; Bajrovic, Enes; Benkner, Siegfried; Pllana, Sabri; Sandrieser, Martin; Bachmayer, Beverly (23 de novembro de 2012), Efficient Hybrid Execution of C++ Applications using Intel Xeon Phi Coprocessor, arXiv: 1211.5530, Bibcode: 2012arXiv1211.5530D
  23. ↑ "News Fact Sheet: Intel Many Integrated Core (Intel MIC) Architecture ISC'11 Demos and Performance Description" (PDF). Cópia arquivada em 24 de março de 2012
  24. ↑ "Tesla vs. Xeon Phi vs. Radeon A Compiler Writer’s Perspective" (PDF). Consultado em 29 de novembro de 2021
  25. ↑ "Intel Xeon Phi Coprocessor Instruction Set Architecture Reference Manual" (PDF). Consultado em 29 de novembro de 2021
  26. ↑ «Intel® Intrinsics Guide». Intel (em inglês). Consultado em 29 de novembro de 2021 
  27. ↑ "Test-Driving Intel Xeon Phi" (PDF). Consultado em 29 de novembro de 2021. Cópia arquivada em 11 de novembro de 2017.
  28. ↑ Memeti, Suejb; Pllana, Sabri (29 de junho de 2015), Accelerating DNA Sequence Analysis using Intel Xeon Phi, arXiv:1506.08612, Bibcode: 2015arXiv150608612M
  29. ↑ VIEBKE, André; PLLANA, Sabri (30 de junho de 2015), The Potential of the Intel Xeon Phi for Supervised Deep Learning, arXiv:1506.09067, Bibcode: 2015arXiv150609067V

Ligações externas

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