5.

Familias Logicas

Tema 5
Familias Logicas
5.1.

Introduccion

En general, los sistemas que tratan la informacion de forma digital emplean variables electricas
que representan dicha informacion en forma bivalente. Los circuitos digitales han de responder
a senales que tengan dos valores, es decir, que sean de naturaleza binaria, y deben producir
senales de salida apropiadamente cuantificadas.
La informacion se puede representar en principio por unos niveles de tension discretos, pero
debido a las tolerancias de los componentes y fuentes de alimentacion, al ruido, distorsion, etc.,
debe representarse en la practica por intervalos o rangos de tension para definir los dos estados
logicos.
En logica positiva los valores de tension del estado alto H (High) se asocian a nivel 1 logico,
y los del estado bajo L (Low) a nivel 0 logico. Entre las dos regiones L y H se situa una
region prohibida o no definida, como puede verse en la Figura 5.1. Lo importante de cualquier
circuito integrado digital es asegurar que cumple su funcion logica y que su salida, para senales
de entrada dentro de los intervalos permitidos, no estara en la zona prohibida, salvo en las
transiciones de un estado a otro.
Los circuitos integrados digitales han evolucionado en familias logicas o tecnologas
digitales, cada una con sus ventajas e inconvenientes. Los miembros de una misma familia
son disenados para ser compatibles entre s, mientras que si se interconectan dos circuitos de
familias distintas puede ser necesario un circuito de acoplamiento o interfaz.
La eleccion de la familia a utilizar en una aplicacion particular depende de factores tales
como velocidad, coste, inmunidad al ruido, disipacion de potencia, disponibilidad de funciones
logicas, etc. Los circuitos integrados de aplicacion especfica (ASIC, Application-Specific
Integrated Circuit), contienen en un u nico chip la mayor parte de los circuitos analogicos y
digitales para una determinada aplicacion, as como sus interconexiones.
Los circuitos integrados digitales se pueden clasificar en funcion de su nivel de integracion
5 123

5. Familias Logicas

Figura 5.1 Niveles de tension en un circuito digital.

como se muestra en la Tabla 5.1.

Tabla 5.1 Clasificacion de los circuitos integrados digitales segun su nivel de integracion.

Nivel de integracion

Numero
de puertas

SSI (Small Scale of Integration)

hasta 10

MSI (Medium Scale of Integration)

de 10 a 100

LSI (Large Scale of Integration)

de 102 a 104

VLSI (Very Large Scale of Integration)

de 104 a 105

ULSI (Ultra Large Scale of Integration)

de 105 a 106

GLSI (Giga Large Scale of Integration)

mas de 106

Las principales tecnologas de circuitos integrados digitales en uso son:

a) CMOS. Es la tecnologa dominante en el diseno de circuitos integrados digitales, por su baja
disipacion de potencia, por su mayor nivel de integracion (reducido tamano de componentes)
y por la posibilidad de usar almacenamiento de carga (elevada impedancia de entrada),
aspectos que no pueden lograrse con otras tecnologas como las bipolares.
b) Bipolar. Dos familias de circuitos integrados estan en uso en la actualidad: TTL y ECL. La
logica transistor-transistor (TTL) fue la tecnologa dominante en los anos 70 y 80, y se sigue
utilizando en el diseno de sistemas digitales que ensamblan bloques de bajo y medio nivel de
integracion. La logica de emisores acoplados (ECL) utiliza transistores bipolares en activa,
lo que le permite una velocidad de operacion mas elevada, pero a costa de una disipacion de
potencia mayor.
5 124

5. Familias Logicas
c) BICMOS. Combina las altas velocidades de operacion de los BJT (debido a su
transconductancia inherentemente mas alta y elevada corriente de salida) y las excelentes
caractersticas de CMOS.

5.2.

Caractersticas generales de los circuitos digitales

Vamos a estudiar las familias logicas desde un punto de vista comparativo, para lo cual vamos
a definir las caractersticas o parametros electricos que nos van a servir de comparacion. Esta
caracterizacion se realiza a partir de medidas sobre los terminales externos de una puerta basica
de cada familia, normalmente una puerta inversora, que se recogen en las hojas de caractersticas
(datasheets) que proporciona cada fabricante.

5.2.1.

Caracterstica de transferencia

La caracterstica de transferencia del inversor logico es la representacion grafica de la tension

de salida Vo en funcion de la tension de entrada Vi . Fijadas la tension de alimentacion, la
temperatura ambiente y el numero de puertas del mismo tipo conectadas a la salida de la puerta,
la relacion tension de salidatension de entrada Vo = f (Vi ) sera u nica, salvo por las tolerancias
derivadas del proceso de fabricacion.
Considerando el caso de un inversor, existe un margen de entradas permitido VIL
correspondiente a nivel bajo (L) para el cual se garantiza que la salida es nivel alto (H).
Analogamente, existe un margen de entradas permitido VIH correspondiente a nivel alto (H)
para el cual la salida es nivel bajo (L). Sin embargo, debido a la dispersion de caractersticas,
habra toda una familia de posibles caractersticas de transferencia, representada por sus
envolventes (grafica a puntos). Para simplificar, lo que se hace es considerar una u nica curva de
transferencia (grafica a trazo continuo) para toda la familia. Esta curva se hace coincidir con la
peor de las curvas de transferencia para cada uno de los niveles alto y bajo (ver Figura 5.2 para
el caso del inversor logico).
La caracterstica de transferencia tiene dos transiciones, que delimitan el estado alto y
el bajo, en los puntos (VILmax , VOHmin ) y (VIHmin , VOLmax ), puntos en los que teoricamente la
pendiente de la caracterstica de transferencia es 1, (dVo /dVi = 1). En los circuitos digitales
se especifican siempre dichos puntos (ver Figura 5.1):

VILmax o tension maxima de entrada a nivel bajo. Es la tension maxima que puede aplicarse
al terminal de entrada de una puerta que aun puede reconocerse como nivel bajo (L).
VIHmin o tension mnima de entrada a nivel alto. Es la tension mnima que puede aplicarse
al terminal de entrada de una puerta que aun puede reconocerse como nivel alto (H).
VOLmax o tension maxima de salida a nivel bajo. Es la tension maxima de salida que
establecera la puerta a nivel bajo (L) para una corriente de salida especificada.
5 125

5. Familias Logicas

Figura 5.2 Caracterstica de transferencia del inversor logico.

VOHmin o tension mnima de salida a nivel alto. Es la tension mnima de salida que
establecera la puerta a nivel alto (H) para una corriente de salida especificada y mnimo
valor de la tension de alimentacion VCC .
Compatibilidad de tensiones
La puerta excitadora proporciona las tensiones de salida Vo y la puerta receptora las tensiones
de entrada Vi (ver Figuras 5.3 y 5.5). Debe cumplirse:
VOLmax VILmax ,
VOHmin VIHmin .

Figura 5.3 Compatibilidad de tensiones.

5.2.2.

Caractersticas de entrada y salida

Para cada estado (L o H) es necesario conocer las corrientes de entrada y de salida de la puerta
logica. Por convenio, se toman las corrientes entrantes como positivas y las corrientes salientes
5 126

5. Familias Logicas
como negativas.
Para las entradas:
IIL o corriente en una entrada puesta a nivel bajo (L). Es la corriente que fluye hacia el
terminal de entrada cuando se le aplica una tension especificada de nivel bajo.
IIH o corriente en una entrada puesta a nivel alto (H). Es la corriente que fluye hacia el
terminal de entrada cuando se le aplica una tension especificada de nivel alto.
Para las salidas:
IOLmax o corriente maxima de salida a nivel bajo (L). Es la corriente maxima que puede
fluir hacia el terminal de salida cuando se encuentra a nivel bajo.
IOHmax o corriente maxima de salida a nivel alto (H). Es la corriente maxima que puede
fluir hacia el terminal de salida cuando se encuentra a nivel alto.
Compatibilidad de corrientes
La puerta excitadora proporciona las corrientes de salida Io y la puerta receptora las corrientes
de entrada Ii (ver Figura 5.4). Debe cumplirse:
|IOLmax | |IILmax |,
|IOHmax | |IIHmax |.

Figura 5.4 Compatibilidad de corrientes.

Fan-out
Para medir la capacidad de excitacion o factor de carga de una puerta se usa el fan-out, que
representa el maximo numero N de puertas del mismo tipo que una determinada puerta puede
excitar, permaneciendo los niveles en los margenes garantizados. Se calculara como:
 


 IOHmax 
 IOLmax 




.
N = mn
 IIH  ,  IIL 
max
max
Otro factor que limita el fan-out de una puerta es la capacidad CL que presentan las entradas
y los cableados a otras puertas conectadas a su salida. Dado que la corriente en una capacidad
viene dada por i = CL dV /dt, las transiciones rapidas de tension requieren grandes corrientes
5 127

5. Familias Logicas
de excitacion. Por tanto, en aquellos sistemas donde es deseable una rapida conmutacion, es
necesario limitar el fan-out de tal modo que la corriente requerida permanezca dentro de los
lmites de la puerta excitadora.

5.2.3.

Inmunidad al ruido (margenes de ruido)

En la practica, el ruido esta siempre presente en cualquier sistema fsico. Puede ser generado
internamente o captado del exterior por acoplamiento inductivo (campo magnetico) o capacitivo
(campo electrico). Se entiende por ruido cualquier perturbacion no voluntaria que puede causar
un cambio indeseado en el nivel de salida de un circuito integrado digital.
Para medir la cantidad de ruido admisible a la entrada de un circuito digital o inmunidad al
ruido se utilizan los margenes de ruido, que se definen como las variaciones de tension maximas
admitidas a la entrada de un circuito integrado digital sin que la salida cambie de estado (ver
Figura 5.5).

Figura 5.5 Margenes de ruido.

Margen de ruido para el nivel bajo (L): NML = VN L = VILmax VOLmax .

Margen de ruido para el nivel alto (H): NMH = VN H = VOHmin VIHmin .

5.2.4.

Disipacion de potencia (consumo)

La disipacion de potencia estatica o en reposo (con niveles logicos constantes) se define bajo
condiciones de trabajo de un 50 % o valor medio de las potencias disipadas en la puerta basica
5 128

5. Familias Logicas
en los estados bajo y alto, es decir:
PD =

PD (L) + PD (H)
.
2

Cuando una puerta esta en conmutacion (supongamos por ejemplo que su salida cambia de
estado con una frecuencia f ) debe considerarse ademas la disipacion de potencia dinamica
necesaria para la carga y descarga de la capacidad CL a la salida de la misma. Dado que
dicha capacidad se carga y descarga completamente en cada ciclo en un valor Q = CL VCC ,
2
la energa que se suministra desde la fuente de alimentacion es W = CL VCC
y la potencia

disipada dinamica es:

2
Pd = f CL VCC
.

La disipacion de potencia dinamica es un problema en circuitos de computadores y de

comunicaciones de alta velocidad, donde se trabaja con frecuencias de gigahercios.
Para reducir la disipacion de potencia dinamica se debe mantener una baja capacidad de
carga CL y reducir la amplitud de la tension de alimentacion VCC .
La potencia total disipada por la puerta, que ha de suministrar la fuente de alimentacion
VCC , es la suma de la potencia disipada estatica y la dinamica.

5.2.5.

Velocidad de conmutacion

Una puerta inversora, debido a sus capacidades internas propias y a la capacidad que carga su
salida, no responde instantaneamente a las transiciones de senal en su entrada. Esto lleva a una
limitacion en su velocidad de conmutacion que se expresa de dos formas:
a) Retardo de propagacion
Se define el retardo de propagacion tp o tpd como el tiempo que tarda una senal en propagarse
desde la entrada a la salida de una puerta basica, o tambien, como el tiempo medio transcurrido
desde que se produce una transicion a la entrada de la puerta hasta que se refleja en su salida.
En la Figura 5.6 se muestra el pulso de entrada en un inversor logico y la salida resultante.
Observe que el pulso de entrada cambia de estado de forma gradual. La senal de entrada es
suministrada por la salida de un circuito que debe cargar o descargar la capacidad de entrada
del inversor, por lo que en la practica no se producen cambios instantaneos de la tension de
entrada.
Para la medida de los retardos de propagacion se toma como referencia el instante del paso
de las senales de entrada y salida por el 50 % o punto medio de la transicion entre niveles,
es decir, cuando las senales Vi y Vo pasan por: (VOL + VOH )/2. Observese que en la senal de
entrada Vi se indican los niveles VOL y VOH que corresponden a los niveles que define la puerta
excitadora conectada a la entrada Vi .
5 129

5. Familias Logicas
Vi
VOH

100%
Vi

Vo

50%
VOL

0%

VOL
t

Vo
VOH

100%

VOH

50%
VOL
tpHL

tpLH

Figura 5.6 Retardos de propagacion para una puerta inversora.

Por lo tanto, se definen los siguientes tiempos (ver Figura 5.6):

tpHL es el tiempo que transcurre desde que la entrada pasa por el 50 % hasta que la salida
pasa por el 50 % en una transicion de nivel alto a nivel bajo en la salida.
tpLH es el tiempo desde que la entrada pasa por el 50 % hasta que la salida pasa por el
50 % en una transicion de nivel bajo a nivel alto en la salida.
As, el retardo de propagacion medio se define como:
tp =

tpHL + tpLH
.
2

b) Frecuencia maxima
Otra forma de expresar la velocidad de conmutacion es mediante la frecuencia maxima fmax de
utilizacion de un biestable1 realizado con la familia logica en estudio. De forma aproximada se
cumple:
fmax

5.2.6.

1
.
4tp

Producto retardo-potencia

El producto retardo potencia DP = Pd tp se mide en pJ y representa la energa que consume

la puerta en cada ciclo a frecuencia maxima. Se usa para comparar familias digitales como un
factor de calidad: cuanto menor es el producto, mejor es la calidad de la familia logica.
1

Un biestable (flip-flop en ingles), es un multivibrador capaz de permanecer en uno de dos estados posibles

durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica es ampliamente utilizada en

electronica digital para memorizar informacion.

5 130

5. Familias Logicas

5.2.7.

Flexibilidad logica

Es una medida de la capacidad o versatilidad de una familia logica. Se concreta en la posibilidad

de cableado logico, es decir, unir dos o mas salidas para realizar una nueva funcion, capacidad
de excitacion, variedad en las salidas, compatibilidad con otras tecnologas, variedad de bloques
funcionales, etc.

5.3.

Caractersticas del inversor CMOS

Un circuito CMOS (MOS complementario) es aquel en el que se combinan, en un mismo

circuito integrado, transistores MOSFET de acumulacion de canal N (NMOS) y de canal P
(PMOS). CMOS es la tecnologa preferida en la fabricacion de circuitos integrados como
memorias, microprocesadores, familias logicas estandar, matrices de puertas y circuitos logicos
programables.

5.3.1.

Estructura y funcionamiento

Figura 5.7 Inversor CMOS.

La puerta basica en CMOS esta representada por un inversor (NOT) y esta compuesta por un
transistor de canal N y otro de canal P, acoplados en conexion complementaria totem (totempole) tal y como se muestra en la Figura 5.7. Cada sustrato se une a su fuente. Las puertas de
ambos estan unidas y proporcionan el terminal de entrada, y los drenadores tambien se unen y
5 131

5. Familias Logicas
constituyen el terminal de salida. La fuente del transistor de canal N se une a masa y la fuente
del de canal P se une al positivo de alimentacion VDD , que admite un amplio rango de valores
(de 3 a 15 V en la serie 4000B con longitud de canal de 7 a 9 m).

Figura 5.8 Estructura del inversor CMOS.

En la Figura 5.8 se muestra un corte en seccion de los dos transistores de una puerta
inversora CMOS. El NMOS es fabricado sobre un sustrato tipo P, y el terminal de sustrato
se conecta a 0 V. El PMOS se fabrica sobre un pozo tipo N (n-well) y su terminal de sustrato se
conecta a VDD .
Funcionamiento basico en conmutacion
Cuando la tension de entrada es baja (Vi = ViL = 0), la tension puerta-fuente del NMOS es
VG1S1 = 0, con lo que esta en corte (OFF), la tension fuente-puerta del PMOS es VS2G2 = VDD ,
con lo que esta en conduccion (ON), y mantiene la tension de salida a nivel alto Vo = VOH =
VDD , en el punto A de las caractersticas de salida (ver Figura 5.9). Notese que aunque el PMOS
esta operando a corriente y tension de fuente-drenador casi cero, proporciona un camino de baja
resistencia entre la salida y el positivo de alimentacion VDD , y por ello se le llama transistor de
subida (pull-up).
Cuando la tension de entrada es alta (Vi = ViH = VDD ), la tension fuente-puerta del
PMOS es VS2G2 = 0, con lo que esta en corte (OFF), la tension puerta-fuente del NMOS es
VG1S1 = VDD , con lo que esta en conduccion (ON), y mantiene la tension de salida a nivel
bajo Vo = VOL = 0, en el punto B de las caractersticas de salida (ver Figura 5.9). Notese que
aunque el NMOS esta operando a corriente y tension de drenador-fuente casi cero, proporciona
un camino de baja resistencia entre la salida y masa (0 V), y por ello se le llama transistor de
cada (pull-down).
Por lo tanto, en estado de reposo, no existe un camino para la corriente directa desde VDD a
masa, y la corriente estatica y la disipacion de potencia estatica son ambas cero (los efectos de
fuga suelen ser tan pequenos que casi siempre son despreciables).
5 132

5. Familias Logicas

ID1

ID2
VG1S1=VDD

VS2G2=VDD

B
VS2D2

VS2G2VT Vo=VDD VD1S1=Vo

VG1S1VT

Vo=0

Figura 5.9 Funcionamiento basico en conmutacion del inversor CMOS. Notese que se verifica
que VD1S1 = Vo y VS2D2 = VDD VD1S1 = VDD Vo .

En la Tabla 5.2, se indican esquematicamente las tensiones puerta-fuente y de salida antes

mencionadas, tanto para senal de entrada de nivel alto como bajo.
Tabla 5.2 Tensiones puerta-fuente, tensiones de salida y estado de los transistores para el inversor
CMOS de la Figura 5.7.

5.3.2.

Vi

VG1S1

VS2G2

Q1

Q2

Vo

0 (L)

VDD

OFF

ON

VDD (H)

VDD (H)

VDD

ON

OFF

0 (L)

Caracterstica de transferencia del inversor CMOS

Supongamos que se construye un inversor CMOS (ver Figura 5.10) de tal modo que los dos
transistores, canal N y canal P, estan igualados, con valores identicos de los parametros de
transconductancia, k1 = k2 = k, y de los valores de tension umbral VT 1 = |VT 2 | = VT .

Supongamos tambien que la tension de alimentacion VDD es mayor que dos veces la magnitud
de la tension umbral (VDD > 2VT ). Dado que las entradas CMOS no consumen corriente,
suponemos para simplificar que no hay corriente de carga a la salida de la puerta (Io = 0).
Conforme la tension de entrada Vi vara de cero al valor maximo VDD , la tension de salida
Vo se reduce desde VDD a cero. Dependiendo de la tension de entrada Vi , la caracterstica de
transferencia puede dividirse en cinco regiones (ver Figura 5.11).
La Region I se corresponde a 0 Vi VT . Puesto que VG1S1 < VT , el transistor Q1

(NMOS) se mantiene al corte. Como ID = 0, VS2D2 = 0 VS2G2 VT = VDD Vi VT ,

y entonces el transistor Q2 (PMOS) se mantiene en zona o hmica. La tension de salida Vo

es VDD (suponemos que no hay carga en la puerta, es decir, Io = 0), en el punto A de las
caractersticas de salida (ver Figura 5.12).
5 133

5. Familias Logicas

Figura 5.10 Inversor CMOS construido con un transistor NMOS y otro PMOS identicos.

La Region II comienza para valores Vi VT , donde Q1 empieza a conducir en saturacion,

estado que mantiene mientras VD1S1 VG1S1 VT = Vi VT . Por tanto, la corriente ID =

k(Vi VT )2 . El transistor Q2 se mantiene en zona o hmica mientras VS2D2 VS2G2 VT =
VDD Vi VT , y la resistencia del canal rS2D2 = 1/k(VS2G2 VT ) = 1/k(VDD Vi VT ).
Entonces, la tension de salida Vo se obtiene como:

Vo = VDD VS2D2 = VDD ID rS2D2 = VDD

= VDD

(Vi VT )2
,
VDD Vi VT

k1 (Vi VT )2
k2 (VDD Vi VT )

donde se ha utilizado que k1 = k2 = k.

Esta situacion se mantiene hasta que Q2 entra tambien en saturacion, es decir, cuando
VS2D2 = VS2G2 VT = VDD Vi VT , y entonces:
(Vi VT )2
VDD
= VDD Vi VT (Vi VT )2 = (VDD Vi VT )2 Vi =
.
VDD Vi VT
2
La region II se corresponde entonces a VT Vi VDD /2, con Q1 en zona de saturacion
5 134

5. Familias Logicas

Vo
V DD
V OHmn

II

III IV

V DD /2+V T
V DD /2

V DD /2- V T
V OLmx
0

V T

V ILmx V IHmn V DD - V T V DD
VDD/2

Vi

Figura 5.11 Caracterstica de transferencia del inversor CMOS.

ID1

ID2

III
IV

B' VG1S1=VS2G2=VDD/2 A'

II

B
VS2D2

A
Vo=0

VDD/2-VT VDD/2 VDD/2+VT Vo=VDD VD1S1=Vo

Figura 5.12 Caracterstica de salida del inversor CMOS.

y Q2 en zona o hmica. La tension de salida Vo vara desde

Vo (Vi = VT ) = VDD ,
en el punto A de las caractersticas de salida (ver Figura 5.12) hasta:


VDD
VDD
Vo Vi =
=
+ VT ,
2
2
que se corresponde con el punto A0 de las caractersticas de salida (ver Figura 5.12).
La Region III se corresponde a Vi = VDD /2, con Q1 y Q2 en zona de saturacion, entre los
puntos A0 y B 0 de las caractersticas de salida (ver Figura 5.12). La corriente es maxima
y vale:
2

ID = k1 (VG1S1 VT ) = k2 (VS2G2 VT ) = k
5 135

VDD
VT
2

2
.

5. Familias Logicas
En la region III tenemos que:


VDD
VDD
VDD
)
VT ,
+ VT ,
Vo (Vi =
2
2
2
donde VDD /2 + VT se obtiene sustituyendo Vi por VDD /2 en la expresion de Vo para
la region II, mientras que VDD /2 VT se obtiene de forma analoga pero utilizando la
expresion de Vo para la region IV.

La tension de salida Vo se situa en cualquier punto del tramo vertical de la caracterstica

de transferencia de la Figura 5.11 (ganancia infinita): VDD /2 VT Vo VDD /2 + VT .
Se observa la excelente caracterstica de conmutacion de CMOS, que se aproxima a la

ideal. En la practica, la caracterstica real se desva ligeramente de la vertical, y la tension

de salida Vo , para Vi = VDD /2, se aproxima a VDD /2.
La Region IV se corresponde a VDD /2 Vi VDD VT (por la simetra del circuito),

con Q1 en zona o hmica y Q2 en zona de saturacion. Entonces la corriente ID vale:

ID = k (VS2G2 VT )2 = k (VDD Vi VT )2 ,
y la tension de salida
Vo = VD1S1 = ID rD1S1 =

k2 (VDD Vi VT )2
(VDD Vi VT )2
=
,
k1 (Vi VT )
Vi VT

que vara desde el punto B 0 :



VDD
VDD
Vo Vi =
=
VT ,
2
2
hasta
Vo (Vi = VDD VT ) = 0
en el punto B de las caractersticas de salida (ver Figura 5.12).
La Region V se corresponde con Vi VDD VT , con Q1 en zona o hmica y Q2 al

corte (VS2G2 VT ), en el punto B de las caractersticas de salida (ver Figura 5.12). La

intensidad de corriente es cero (ID = 0) y la salida queda puesta a cero voltios a traves
de la resistencia de canal de Q1 , es decir, Vo = 0.
5 136

5. Familias Logicas
Tabla 5.3 Regiones de la caracteristica de transferencia del inversor CMOS con k1 = k2 = k y
VT 1 = |VT 2 | = VT

Region

Vi

Q1

Q2

Vo

0 Vi VT

corte

o hmica

Vo = VDD

II

VT Vi VDD /2

sat.

o hmica

III

Vi = VDD /2

sat.

sat.

IV

VDD /2 Vi VDD VT

o hmica

sat.

o hmica

corte

VDD VT Vi VDD

Vo = VDD

(Vi VT )2
(VDD Vi VT )

VDD /2 VT Vo VDD /2 + VT
Vo =

(VDD Vi VT )2
Vi VT

Vo = 0

La Tabla 5.3 muestra un resumen de las cinco regiones de funcionamiento del inversor
CMOS con k1 = k2 = k y VT 1 = |VT 2 | = VT .

Por la simetra de la puerta se cumple que VIHmin = VDD VILmax y VOLmax = VDD VOHmin . En la
practica se suelen tomar, como buena aproximacion, los siguientes valores: VILmax = 30 %VDD ,
VIHmin = 70 %VDD , VOLmax = 10 %VDD y VOHmin = 90 %VDD .

5.3.3.

Disipacion de potencia (consumo)

En cualquiera de los dos estados de la puerta inversora, uno de los transistores esta al corte, con
lo que el consumo en estatica y la potencia son cero. Hay una pequena corriente de perdidas
que produce una disipacion de potencia en estatica (reposo) de PDmax = 10 nW.
Normalmente en la familia CMOS la potencia disipada se mide en dinamica, donde hay
consumo debido a la carga y descarga de la capacidad de carga CL y a los picos de corriente
en las transiciones entre niveles o conmutaciones, cuando hay conduccion simultanea de los
dos transistores. Dado que esta segunda componente de la corriente suele ser pequena en
comparacion con la corriente de carga y de descarga de la capacidad, la potencia disipada se
2
suele aproximar por Pd = f CL VDD
.

Por ejemplo, para VDD = 5 V, f = 1 MHz y CL = 20 pF, se obtiene Pd = 0,5 mW. Es

decir, a frecuencias elevadas disipa potencias similares a TTL.

5.4.

Otras puertas CMOS

5.4.1.

NAND CMOS

La puerta logica NAND de dos entradas se construye con dos transistores NMOS en serie y dos
transistores PMOS en paralelo. Los sustratos de los PMOS se conectan a VDD y los sustratos de
los NMOS a masa tal y como se puede ver en la Figura 5.13.
5 137

5. Familias Logicas

B
L
L
H
H

A
L
H
L
H

Q1
OFF
ON
OFF
ON

Q2
OFF
OFF
ON
ON

Q3
ON
OFF
ON
OFF

Q4
ON
ON
OFF
OFF

F
H
H
H
L

Figura 5.13 Puerta NAND CMOS. Smbolo, tabla de verdad y circuito.

F = L si A = H y B = H, entonces F = A B.

F = H si A = L o B = L, entonces F = A + B = A B.

Se obtiene F = A B.

5.4.2.

B
L
L
H
H

NOR CMOS

A
L
H
L
H

Q1
OFF
ON
OFF
ON

Q2
OFF
OFF
ON
ON

Q3
ON
OFF
ON
OFF

Q4
ON
ON
OFF
OFF

F
H
L
L
L

Figura 5.14 Puerta NOR CMOS. Smbolo, tabla de verdad y circuito.

La puerta logica NOR de dos entradas se construye con dos transistores NMOS en paralelo y
dos transistores PMOS en serie. Los sustratos de los PMOS se conectan a VDD y los sustratos
de los NMOS a masa tal y como se puede ver en la Figura 5.14.
F = L si A = H o B = H, entonces F = A + B.
5 138

5. Familias Logicas
F = H si A = L y B = L, entonces F = A B = A + B.

Se obtiene F = A + B.

Dado que en la puerta NAND los transistores en serie son los NMOS y en la puerta
NOR los transistores serie son PMOS, en general, para obtener caractersticas simetricas
(Vi = VDD /2 Vo = VDD /2, tpLH = tpHL ), las puertas NAND requieren un a rea de chip

menor que las puertas NOR. Por esta razon la mayor parte de la logica CMOS se basa en
puertas NAND (e inversores) en lugar de puertas NOR.

5.5.

Familias CMOS

La velocidad de conmutacion en las familias CMOS esta limitada por las capacidades asociadas
a los transistores MOSFET, es decir, la capacidad puerta-fuente, la capacidad puerta-drenador y
la capacidad drenador-fuente2 . Por ello, las mejoras en las tecnologas CMOS son consecuencia
de mejoras en los procesos de fabricacion que permiten reducir el tamano de los transistores,
con la consiguiente reduccion de sus capacidades asociadas y aumento de velocidad.
En la tabla que se muestra a continuacion se presenta un resumen de las caractersticas de
las principales subfamilias CMOS:
FAMILIAS
CMOS
VILMX(V)
VIHMN(V)
VOLMX(V)
VOHMN(V)
IILMX(A)
IIHMX(A)
IOLMX(mA)
IOHMX(mA)
Rango VDD(V)
Pd(mW)/1MHz
tp(ns)/50pF
fMX(MHz)

4000B
VDD=5V
1,5
3,5
0,5
4,5
-0,1
0,1
0,5
-0,5
3 a 15
0,5
50
12

HC
VDD=5V
1,5
3,5
0,1
4,9
-1
1
4
-4
2a6
0,5
10
40

AC
VDD=5V
1,5
3,5
0,1
4,9
-1
1
24
-24
3 a 5,5
0,5
3
125

LVC
AV
VDD=3,3V VDD=2,5V
0,8
0,7
2
1,7
0,4
0,2
2,4
2,3
-5
-2,5
5
2,5
24
8
-24
-8
1,4 a 3,6
3,310%
0,2
0,1
3
1,5
125
200

Familia HCMOS (CMOS de alta velocidad).

La familia HCMOS reduce la longitud de canal a 3 m, con tensiones de alimentacion de
2 a 6 V, obteniendo tiempos de propagacion analogos a LSTTL: tp = 8 ns (CL = 50 pF)
y fmax = 40 MHz.
Familia ACMOS (CMOS de alta velocidad avanzada).
La familia ACMOS mejora la velocidad de HCMOS al reducir la longitud de canal a
2

Estas capacidades producen un retardo en la conmutacion del transistor debido a los procesos de carga y

descarga (ver Apartado 5.2.5 y Figura 5.6).

5 139

5. Familias Logicas
1 m. Las tensiones de alimentacion van desde 3 a 5,5 V, con tiempos de propagacion
tp = 3 ns (CL = 50 pF) y fmax = 125 MHz. Tiene salidas reforzadas (buffered) para
poder suministrar corrientes de 24 mA.

Familia LVCMOS (CMOS de baja tension).

La familia LVCMOS de baja tension esta disenada para trabajar con tension de
alimentacion de 3,3 V, con capacidad de carga y retardos de propagacion similares a
ACMOS a 5 V, o sea, tp = 3 ns y fmax = 125 MHz, pero disipando menos de la mitad de
potencia.
Familia AVCMOS (CMOS avanzada de muy baja tension).
La familia AVCMOS mejora la velocidad de LVCMOS al reducir la longitud de canal a
0,35 m, con tp = 1,5 ns y fmax = 200 MHz. Ha sido disenada para trabajar con tension

estandar de alimentacion de 2,5 V, pero permite tambien ser alimentada con los valores
estandar de 3,3 V y 1,8 V, lo que le proporciona la posibilidad de ser usada como interfaz
entre circuitos alimentados a diferentes tensiones.

5.6.

Cableado logico en CMOS

Figura 5.15 Ejemplo de cableado logico en CMOS. Conexion problematica.

El cableado logico es la posibilidad de unir dos o mas salidas de varias puertas logicas para
realizar nuevas funciones. En general, no se pueden unir las salidas de puertas CMOS estandar
tipo totem. En la Figura 5.15 se han unido las salidas de dos puertas inversoras identicas. Se
observa que en caso de tener diferentes niveles logicos de entrada, se obtiene en la salida, debido
a la conduccion simultanea de un NMOS y un PMOS, un valor Vo = VDD /2, que representa un
valor prohibido en la salida. Es por ello que los fabricantes han incorporado a algunos miembros
de cada familia salidas especiales que permiten el cableado logico: salidas a drenador abierto y
salidas triestado.
5 140

5. Familias Logicas

5.6.1.

CMOS de drenador abierto (open drain)

En una puerta con salida a drenador abierto el par de transistores estandar de la salida
complementaria totem se sustituye por un u nico transistor cuyo drenador esta conectado
u nicamente a la patilla de salida de la puerta. Es preciso conectarlo a +VDD a traves de una
carga externa, generalmente una resistencia de elevacion RP (pull-up). A veces a estas puertas
se les llama de colector abierto (open collector) por similitud con las salidas con transistores
bipolares de este tipo.

Figura 5.16 Inversor CMOS con salida en drenador abierto.

En la Figura 5.16 se muestra una puerta inversora con salida en drenador abierto. Tambien
se representa la resistencia de elevacion (pull-up) RP que permite obtener el nivel alto (VOH )
en la salida, puesto que el transistor no lo puede proporcionar.
En la Figura 5.17 se interconectan las salidas de dos puertas F1 y F2 y se muestra la tabla de
funcionamiento de la conexion. Hay que tener en cuenta que F1 y F2 son los niveles de salida
que proporciona cada puerta por separado. La conexion proporciona una puerta AND cableada
(wired-AND), F = F1 F2 , puesto que la salida es alta (H) cuando las dos salidas estan a nivel

alto, con lo que los dos transistores Q1 y Q2 estan al corte, y el nivel alto se obtiene a traves de
la resistencia RP .
La conexion de la Figura 5.17 es mas conocida como OR cableada (wired-OR) porque la
salida es baja (L) si es baja alguna de las salidas, lo que corresponde a una puerta OR en
logica negativa. Se usa en buses de comunicaciones, por ejemplo I2C, que es un bus serie para
intercambio de informacion entre un procesador y perifericos, y en interfaces de computador,
para interconectar las salidas de peticion de interrupcion de varios perifericos a una entrada de
interrupcion del procesador tal y como se muestra en la Figura 5.18.
Un inconveniente que tienen las salidas en drenador abierto es que la conmutacion del estado
bajo al alto es mas lento que en las salidas complementarias totem. Cuando una salida a drenador
5 141

5. Familias Logicas

F1
L
L
H
H

F2
L
H
L
H

Q1
ON
ON
OFF
OFF

Q2
ON
OFF
ON
OFF

F
L
L
L
H

Figura 5.17 Interconexion de la salida de dos puertas F1 y F2 y tabla de verdad resultante.

Figura 5.18 Ejemplo de conexion OR cableada.

abierto corta el transistor de salida, la tension sube a +VDD cargando la capacidad de salida a
traves de la resistencia de elevacion RP , lo cual implica un retardo importante.
Otro inconveniente que tienen las salidas a drenador abierto es que aumentan la disipacion
con respecto a las salidas estandar. Cuando una salida esta a nivel bajo, el transistor de salida
ha de drenar toda la corriente que circula por la resistencia de elevacion, lo cual implica un
aumento de la potencia disipada.
Entonces el valor de RP es un compromiso entre retardo (interesa RP lo mas pequeno
posible), y disipacion (interesa RP lo mas grande posible).
5 142

5. Familias Logicas

5.6.2.

CMOS triestado (tri-state)

Las salidas triestado proporcionan otro modo de poder interconectar dos o mas salidas de
puertas logicas. En este caso se sigue manteniendo el par de transistores de salida totem, pero se
anade una circuitera adicional que permite poner los dos transistores al corte simultaneamente,
proporcionando un tercer estado en la salida conocido como de flotacion o de alta impedancia
(high-z), por desconexion de la salida de masa y positivo de alimentacion.
Las puertas logicas con salidas triestado incorporan una entrada adicional de seleccion
(enable o chip-select) que pueden activar o desactivar el estado de alta impedancia de su salida
(ver Figura 5.19).

VDD
Q2

A
EN
EN
L
L
H
H

A
L
H
L
H

Q1
OFF
ON
OFF
ON

Q2
ON
OFF
ON
OFF

Q3
ON
ON
OFF
OFF

Q4
ON
ON
OFF
OFF

Q5
OFF
OFF
ON
ON

Q6
ON
ON
OFF
OFF

F
H
L
HZ
HZ

VDD

Q4

Q6
EN

Q3
Q5
Q1

Figura 5.19 Inversor CMOS con salida triestado.

La salida esta constituida por el par complementario totem estandar formado por Q1 y Q2 , al
que se han anadido en serie los transistores Q3 y Q4 . Cuando la entrada de seleccion esta puesta
a nivel bajo (EN = L), Q3 y Q4 se ponen en conduccion (ON) y la puerta opera como un
inversor estandar: F = A.
Sin embargo, cuando la entrada de seleccion esta puesta a nivel alto (EN = H), Q3 y Q4 se
ponen en corte (OFF) desconectando los transistores Q1 y Q2 de la salida y quedando e sta en
estado de alta impedancia.
El smbolo circuital para esta puerta inversora incorpora la entrada de seleccion (activa
a nivel bajo en este ejemplo). Las salidas triestado permiten que dos o mas puertas tengan
conectadas sus salidas a una u nica lnea. Simplemente es necesario asegurar que en cada
momento solo una de ellas tenga su salida activa, de forma que el resto se encuentren en alta
impedancia.
5 143

5. Familias Logicas
Las puertas triestado se utilizan para escribir en un bus de datos de un computador. Un bus
de datos es un conjunto de hilos que transportan senales binarias. La Figura 5.20 muestra un
ejemplo de un bloque de cuatro puertas no inversoras triestado que escriben en un bus de datos
de cuatro bits.

Figura 5.20 Ejemplo de puertas triestado para escritura en un bus de datos de un computador.

5.7.

Caractersticas de CMOS

Las principales caractersticas de la familia CMOS se pueden resumir en los siguientes puntos:
1. Potencia disipada en reposo muy baja. El consumo se realiza en los transitorios de
conmutacion, siendo similar al de las familias bipolares a frecuencias elevadas.
2. Las puertas logicas se implementan u nicamente con transistores MOSFET, lo que permite
alcanzar densidades elevadas de integracion.
3. La caracterstica de transferencia se aproxima a la ideal, lo que significa elevada
inmunidad al ruido, sobre todo a tensiones de alimentacion elevadas.
4. Los niveles de salida se obtienen por conexion de la salida a VDD o 0 V a traves de
un camino de baja resistencia. Por lo tanto, las salidas no se degradan. Es una logica
regenerativa de niveles.
5. Amplio margen de tensiones de alimentacion.
6. Impedancia de entrada muy elevada, y por tanto fan-out en estatica muy elevado.
7. Sensibilidad elevada a las descargas electrostaticas (ESD), lo que implica precauciones
en su manejo.
8. Las entradas no usadas de una puerta han de conectarse a VDD o masa, no deben dejarse
en ningun caso flotantes.
9. Tiempos de subida y de bajada similares. El retardo de propagacion de una puerta aumenta
si se incrementa su numero de entradas (fan-in), debido al aumento de capacidad al crecer
5 144

5. Familias Logicas
el numero de transistores y al aumento de la resistencia equivalente de los transistores en
serie.
10. La familia CMOS basica es de baja velocidad, aunque se han desarrollado familias CMOS
de alta velocidad similares a las familias bipolares.
11. Estabilidad con la temperatura. La familia CMOS proporciona un margen amplio de
temperaturas de funcionamiento, normalmente desde 40 C a +85 C.

5.8.

Familias logicas TTL

Las familias logicas TTL (Transistor-Transistor Logic) estan fabricadas a partir de BJT npn y
resistencias, son las mas antiguas en uso y aun siguen siendo populares en sistemas digitales
que utilizan circuitos integrados a escala pequena, media y gran escala de integracion (SSI,
MSI, LSI). A pesar de que han sido sustituidas por las familias logicas CMOS y BICMOS en
la mayor parte de las aplicaciones, TTL sigue constituyendo un estandar de referencia de la
electronica digital.
En la Tabla 5.4 se muestra una comparativa de diferentes subfamilias de la familia TTL.
Tabla 5.4 Denominacion, serie, potencia disipada PD , tiempo de propagacion tp y frecuencia
maxima f de diferentes subfamilias de la familia TTL.

PD [mW] tp [ns] f [MHz]

Tipo

Serie

TTL estandar

54/74

10

10

25

LTTL: TTL de baja potencia

54L/74L

33

STTL: TTL Schottky

54S/74S

19

95

LSTTL: TTL Schottky de bajo consumo

54LS/74LS

33

ALSTTL: TTL bajo consumo mejorada

54ALS/74ALS

70

ASTTL: TTL Schottky mejorada

54AS/74AS

10

200

5.8.1.

Comparativa TTLCMOS

En la Tabla 5.5 se muestra una comparacion de las caractersticas de TTL y CMOS a +5 V y se

observa:
Incompatibilidad de niveles: VOHmin (T T L) = 2,4 V < VIHmin (CM OS) = 3,5 V. Para
poder interconectar una salida TTL a una entrada CMOS hay que anadir una resistencia
de elevacion.
El bajo consumo de las entradas CMOS frente a las TTL.
5 145

5. Familias Logicas
Tabla 5.5 Comparativa TTLCMOS.

VCC = +5 V

TTL

LSTTL

ALSTTL

CMOS

HCMOS

ACMOS

VILmax [V]

0,8

0,8

0,8

1,5

1,5

1,5

VIHmin [V]

3,5

3,5

3,5

VOLmax [V]

0,4

0,5

0,5

0,5

0,1

0,1

VOHmin [V]

2,4

2,7

2,5

4,5

4,9

4,9

IILmax [mA]

1,6

0,4

0,1

0,1 A

1 A

1 A

IIHmax [A]

40

20

20

0,1

IOLmax [mA]

16

0,5

24

IOHmax [mA]

0,4

0,4

0,4

0,5

24

5 5%

5 5%

5 10 %

3 a 15

2a6

3 a 5,5

PD [mW]/1 MHz

10

0,5

0,5

0,5

tp [ns]/50 pF

10

50

fmax [MHz]

35

45

70

12

40

125

Rango VCC [V]

En cuanto a velocidad, la familia HCMOS sustituye a LSTTL y la ACMOS sustituye a

ALSTTL, con una reduccion muy importante en disipacion de potencia, ya que en las
familias CMOS es practicamente cero en estatica.

5.8.2.

Comparacion de niveles logicos TTL y CMOS (5 V y 3,3 V)

Para CMOS alimentadas en baja tension de 3,3 V se ha especificado un estandar JEDEC

(agrupacion de estandares de fabricantes de circuitos integrados), con dos conjuntos de niveles
logicos (ver Figura 5.21):
LVCMOS (Low Voltage CMOS) se utiliza en aplicaciones CMOS puras donde las salidas
tienen poco consumo en estatica, de modo que VOL y VOH pueden estar a 0,2 V de los
valores lmite de alimentacion, para corrientes de salida Io = 100 A.

LVTTL (Low Voltage TTL) con niveles identicos a los valores estandar de la familia TTL,
se emplean en aplicaciones donde las corrientes de salida en estatica son importantes,
de manera que VOL puede ser tan alto como 0,4 V y VOH tan bajo como 2,4 V, para
Io = 2 mA.

Las salidas de puertas LVTTL (3,3 V) pueden controlar directamente entradas TTL (5 V). Las
salidas de puertas TTL (5 V) pueden controlar entradas LVTTL (3,3 V) si e stas son tolerantes a
+5 V. Las salidas triestado TTL (5 V) y las salidas triestado LVTTL (3,3 V) pueden cablearse
si e stas son tolerantes a +5 V.

146

5. Familias Logicas

(V)

(V)
5
VOHmin=4,5

5
(V)
3,3
VOHmin = 2,4
VIHmin = 2,0

(V)
VIHmin=3,5

VOHmin=2,4
VIHmin=2,0

3,3
VOHmin=3,1
VIHmin=2,0

VILmax=1,5
VILmax = 0,8
VOLmax = 0,4
TTL

VILmax=0,8
VOLmax=0,4

VOLmax=0,5

VILmax=0,8
VOLmax=0,2

CMOS

LVTTL

Figura 5.21 Comparativa de niveles logicos TTL y CMOS (5 V y 3,3 V).

147

LVCMOS