FLIP Flop Rs

FLIP-FLOPS
Los circuitos lgicos se clasifican en dos categoras. Los grupos de puertas descritos
hasta ahora, y los que se denominan circuitos lgicos secunciales. Los bloques bsicos
para construir los circuitos lgicos secunciales son los flip -flops. La importancia de los
circuitos lgicos se debe a su caracterstica de memoria.
Los flip - flops tambin se denominan "cerrojos", "multivibradores biestables" o
"binarios".
FLIP-FLOPS RS
Este es el flip - flop bsico, su smbolo es el siguiente:
Figura 1: Smbolo lgico de un flip-flop SR

El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del
smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por
los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias,
que se denominan Q y 1, la salida Q es la salida normal y 1 = 0.
El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin
mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos
su tabla de verdad correspondiente.
Figura 2: Circuito equivalente de un flip-flop SR
Modo de operacin
Entradas
Salidas
Prohibido
Set
Reset
Mantenimiento
No cambia
Tabla 1: Tabla de verdad del flip-flop SR

Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra.
En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el
estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO.

Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico,
activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1.
Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada
de reset, borrando (o poniendo en reset) la salida normal Q.
La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flip-flop
RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es
decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set,
significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0.
La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir
a travs de circuitos integrados.
FLIP-FLOPS RS SINCRONO
El flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o
dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj,
en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a
continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.
Figura 3: Smbolo de un flip-flop SR sncrono

El flip-flop RS sncrono puede implementarse con puertas NAND. En las siguientes
ilustraciones vemos primero como se aaden dos puertas NAND al flip-flop RS para
construir un flip-flop RS sncrono. Las puertas NAND 3 y 4 aaden la caracterstica de
sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop
RS sncrono.
El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad.
Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las
salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este
modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset.
La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de
reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0
inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y
entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. Un nivel
ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la
salida Q a 1.
La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas
estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.
Figura 4: Circuito elctrico equivalente de un flip-flop SR sncrono
Modo de operacin
ENTRADAS
CLK
SALIDAS
Mantenimiento
No cambia
Reset
Set
Prohibido
0
1
1
1
0
1
1
1
1
1
0
1
Tabla 2: Tabla de verdad de un flip-flop SR sncrono

Las formas de ondas, o diagramas de tiempo, se emplean mucho y son bastante tiles
para trabajar con flip-flop y circuitos lgicos secunciales. A continuacin mostraremos
un diagrama de tiempo del flip-flop RS sncrono.
Las 3 lneas superiores representan las seales binarias de reloj, set y reset. Una sola
salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el pulso de
reloj 1, pero no tiene efecto en Q porque las entradas R y S estn en el modo de
mantenimiento, por tanto, la salida Q permanece a 0.
En el punto a del diagrama del tiempo, la entrada de set se activa en el nivel ALTO.
Despus de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha
esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q a 1.
El pulso est presente cuando las entradas R y S estn en modo de mantenimiento, y
por lo tanto la salida no cambia. En el punto C la entrada de reset se activa con un
nivel ALTO.
Un instante posterior en el punto d la salida Q se borra se pone a 0, lo cual ocurre
durante la transicin del nivel BAJO a ALTO del pulso del reloj. En el punto e est
activada la entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama
de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace
que la salida Q vaya al nivel BAJO o a la condicin de reset.
El pulso 7 muestra que la salida Q sigue a las entradas R Y S todo el tiempo que el
reloj est en ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a
nivel ALTO y la salida Q alcanza tambin el nivel ALTO. Despus la entrada S va a nivel
BAJO. A continuacin en el punto h, la entrada de reset (R) se activa por un nivel
ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO.
La entrada R entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con
la transicin del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el
nivel ALTO y despus en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas
R y S estn a 1. La condicin de ambas entradas R y S en el nivel ALTO, normalmente,
se considera un estado prohibido para el flip-flop. En este caso es aceptable que R y S
estn en el nivel ALTO, porque el pulso de reloj est en el nivel BAJO y el flip-flop no
est activado.
Figura 5: Diagrama de pulsos

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estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO.

Figura 3: Smbolo de un flip-flop SR sncrono

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Tabla 2: Tabla de verdad de un flip-flop SR sncrono

Figura 5: Diagrama de pulsos

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