DISEO DE LA LAYOUT CMOS

Ing. Amparo Meythaler N.

 Introduccin

Las reglas de diseo en la

construccin dan
especificaciones de
medidas, espaciado entre
objetos, la unidad
fundamental es la anchura
mnima de lnea, la cual es la
dimensin mnima de la
mscara que puede ser
transferida con seguridad al
material semiconductor, esta
puede variar entre procesos
y empresas
 REGLAS DE DISEO ESCALABLES
las cuales estn en funcin de un
nico parmetro llamado , el
cual permite que el cambio de
escala se modifique a partir de
este parmetro obteniendo una
escalamiento lineal de todas las
dimensiones

Las cuales obtendremos nicamente

valores absolutos, generalmente se
toma el valor de 2, del cual su
desventaja es el rango corto, lo cual
produce una variacin no lineal
 Un conjunto completo
de reglas de diseo est
compuesto de un
conjunto de capas,
relaciones entre los
objetos situados en la
misma capa y las
relaciones entre los
objetos situados en
capas distintas.
 Una o ms
capas de
polisilicio
Regiones de Serie de
difusin capas de
interconexin
(n y p) metlica

Capa es el
conjunto de Capas de
Sustratos y/o mscaras contactos y
pozos que se utilizan vas
en CMOS

REPRESENTACIN DE CAPAS
 Una disposicin (layout)
est compuesta por una
combinacin de polgonos,
de los cuales cada uno
est asociado a una
determinada capa. La
funcionalidad del circuito
est determinada por la
eleccin de las capas.
 RESTRICCIONES INTRACAPA

Un primer conjunto de reglas define:

Las dimensiones mnimas de los objetos de
cada capa.
Los espaciados mnimos entre objetos
situados en la misma capa.
Todas las distancias se expresan en .
 RESTRICCIONES INTERCAPA

Las reglas entre capas tienden a ser ms

complejas. Debido a sus mltiples capas.
Para poder comprender la disposicin fsica de
los elementos es preciso traducir la imagen
bidimensional del dibujo que muestra dicha
disposicin fsica a la realidad tridimensional
del dispositivo real, lo que requiere cierta
prctica.
 REGLAS DE TRANSISTOR

Un transistor se forma mediante el

solapamiento de la capa activa y la capa de
poli silicio.

La longitud mnima de un transistor es de

0,24 (la anchura mnima del polisilicio)

Su anchura es de al menos 0,3 (la

anchura mnima de la difusin).
 REGLAS DE CONTACTOS Y VAS

Los contactos (que forman una interconexin entre la capa

metlica y la capa de poli silicio) se forman solapando las dos
capas de interconexin y proporcionando un agujero de
contacto, relleno de metal, entre las dos.
Tamao mnimo del agujero de contacto es de 0,3
Tamao mnimo de las capas de polisicilicio y de difusin al
menos 0,14 ms all del rea del agujero de contacto.

Esto hace que el rea mnima de un contacto sea de 0,44 x

0.44 .
Esta rea es mayor que las dimensiones de un transistor de
tamao mnimo!
A la hora de efectuar el rutado, deben por tanto evitarse los
cambios excesivos entre capas de interconexin
 CONTACTOS DE POZO Y DE SUSTRATO

Para garantizar la robustez en el diseo de circuitos

digitales, es importante que las regiones de pozo y de
sustrato estn adecuadamente conectadas a las
tensiones de alimentacin.
Si esto no sucediese, aparecera, un camino resistivo
entre el contacto de sustrato de los transistores y los rales
de alimentacin, lo que pudiera conducir a efectos
parsitos devastadores, como el latchup.
Es recomendable proporcionar numerosos contactos de
sustrato (pozo) distribuidos por toda la regin. Para
establecer un contacto hmico entre un rail de
alimentacin implementado en metal, y un material de tipo
p, debe proporcionarse una regin de difusin p+. Esto se
consigue mediante la capa de seleccin que invierte el
tipo de difusin.
 INTERCONEXIN DE VAS

Durante mucho tiempo los cables de

interconexin en chip se consideraban slo
para casos especiales o cuando se realizaban
anlisis de alta precisin.
Debido a la introduccin de tecnologas de
semiconductores ultrasubmicra se estn dando
rpidos cambios en esta rea.
Las pistas comienzan a dominar algunas
mtricas tales como la velocidad, consumo de
energa y confiabilidad.
Es esencial un anlisis cuidadoso y en
profundidad del papel y el comportamiento del
cable de interconexin en una tecnologa de
semiconductores.
 Los procesos de ltima generacin ofrecen
capas mltiples de aluminio y al menos una
capa de poli silicio
Las capas n + o p + fuertemente dopadas
se pueden emplear para propsitos de
cableado
Estos cables aparecen en los diagramas
esquemticos de circuitos electrnicos
como lneas simples sin ningn impacto
aparente en el rendimiento del circuito.
Las pistas de hoy en da forma una
geometra compleja que introduce
parsitos capacitivos, resistivos e inductivos.
 EFECTOS DE LOS TRES PARSITOS EN EL
COMPORTAMIENTO DEL CIRCUITO

Un aumento en el retardo de propagacin,

o, equivalentemente, una cada en el
rendimiento.
Un impacto en la disipacin de energa y la
distribucin de energa.
Una introduccin de fuentes de ruido extra,
que afecta la fiabilidad del circuito.
 Se puede realizar un diseo de forma
conservadora e incluir todos estos efectos
parasitarios en su proceso de anlisis y
optimizacin del diseo.
Pero un modelo "completo" es
abrumadoramente complejo y slo es
aplicable a topologas muy pequeas
Por lo que es intil para los circuitos
integrados actuales con sus millones de
nodos de circuito
Tener en cuenta los posibles efectos puede
difuminar la imagen y transformar el
proceso de diseo y optimalizacin en una
operacin de prueba y error, en lugar de
ser una bsqueda inteligente y enfocada.
 VISTAS DE LAS PISTAS CORRESPONDIENTES A
UNA RED EN BUS
Vista esquemtica Vista fsica
 Cada uno de los hilos en una red en bus
conecta un transmisor con un conjunto de
receptores y est implementa en forma de
una cadena de segmentos de pista de
diversas longitudes y geometras. Suponga
que todos los segmentos se implementan en
una nica capa de interconexin y que
estn aislados del sustrato de silicio y de
otros segmentos por una capa de material
dielctrico.
 MODELOS DE PISTAS
(a) Tiene en cuenta la mayor parte de los
parsitos
 MODELOS DE PISTAS
(b)Slo tiene en cuenta la capacitancia
 En el modelos completos, los elementos de
circuito adicionales no estn localizados en
un nico punto fsico, sino distribuidos para
toda la longitud de la pista.

Esta distribucin se da cuando:

>>>
 Existen parsitos interpistas, que crean
efectos de acoplamiento entre las
diferentes seales del bus, que no estaban
presentes en los esquemas originales.
Debido a que analizar el comportamiento
de este esquema que slo modela una
pequea parte del circuito, resulta muy
lento y tedioso.
Se pueden hacer simplificaciones
sustanciales.
 SIMPLIFICACIONES SUSTANCIALES

Los efectos inductivos pueden ser ignorados :

Si la resistencia de la pista es lo
suficientemente alta.
Si los tiempos de subida y bajada de las
seales aplicadas son lentos.
Se puede usar un modelo de slo
capacitancia cuando:
Los cables son cortos
La seccin transversal del cable es grande
El material de interconexin utilizado tiene
una baja resistividad.
 SIMPLIFICACIONES SUSTANCIALES

La capacitancia entre cables puede ser

ignorada y toda la capacitancia parsita
puede ser modelada como capacitancia a
tierra cuando:
La separacin entre cables vecinos es
grande
Cuando los cables slo funcionan juntos por
una corta distancia
 REGLAS DE DISEO

Reglas de diseo escalable: se basan

en el parmetro que es el cambio
de escala mnima dando como
resultado un escaldo lineal de todas
las dimensiones.
Reglas de micra: expresan las reglas
de diseo en dimensiones absolutas
y, por tanto, pueden aprovechar al
mximo las caractersticas de un
determinado proceso.
 REGLA ESCALABLE - LAMBDA

Fue introducida por Mead-Conway.

Estn en funcin de un nico parmetro llamado
lambda, el cual permite que el cambio de escala se
modifique a partir de este parmetro obteniendo un
escalamiento lineal de todas las alimentaciones
Este trmino sirve para el diseo de la layout CMOS y
para obtener valores absolutos de diseo.
generalmente cuando se utiliza Lambda el valor de
anchura mnima es de 2 .

El valor de lambda es de
= .
.
 REGLA ESCALABLE - LAMBDA

No da buenos resultados para distancias

inferiores a las micras.
Estas reglas permiten un cierto estado de
escalamiento entre procesos diferentes, en
este caso seria suficiente reducir el valor de
lambda.
La experiencia demuestra que las
disminuciones no son uniformes.

.
 REGLA ESCALABLE - LAMBDA

Es un factor de correccin.
En teora permite trabajar con diseos
independientemente del avance
tecnolgico.
Un diseo que utilizase reglas Lambda en su
descripcin servira para diferentes
tecnologas.
.
Ejemplo Reglas basadas en Lambda
Ejemplo Reglas basadas en Lambda
EFECTO DE LA CAPACITANCIA EN LAS PISTAS

CAPACITANCIA DE LAS PISTAS

SE APROXIMA A:
FLUJO DE
CORRIENTE
L =

LINEAS DE CAMPO donde: w y L son

ELCTRICO respectivamente la anchura y la
longitud de la pista y tdi y Edi
w representa el espesor de la capa
DIELECTRICO
de dielctrico y su permitividad
SUSTRATO
EFECTO DE LA CAPACITANCIA EN LAS PISTAS

C perifrica Modelo mediante una pista

cilndrica cuyo dimetro es
igual al espesor (H)

= +
Cpp
w 2
H = +
log(
)
EFECTO DE LA RESISTENCIA EN LAS PISTAS

La R de la pista es proporcional a su longitud L e

inversamente proporcional a la seccin transversal A.

=

(. )
=

=






( / ) =

 EFECTO DE LA RESISTENCIA EN LAS PISTAS

Cuando el circuito integrado trabaja a muy altas

frecuencias aparece el fenmeno efecto peculiar.

() =
2( + )
Donde u es la profundidad del material del dielctrico
circulante.
 INFLUENCIA DE LA TECNOLOGA EN LAS
REGLAS DE DISEO DE LAYOUT CMOS

Layout es una herramienta geomtrica, que

gracias a las reglas e innovacin de la
tecnologa en el mercado permite disear y
producir circuitos a medida del usuario y una
aplicacin concreta.
 INFLUENCIA DE LA TECNOLOGA EN LAS
REGLAS DE DISEO DE LAYOUT CMOS

Pueden considerarse como las

especificaciones para preparar las
mscaras que se emplean durante la
fabricacin de los circuitos integrados.
La herramienta Layout representa la
tolerancia que asegura una alta
probabilidad de fabricacin correcta y en
consecuencia de funcionamiento de los
CIs.
 INFLUENCIA EN LA REGLA DE DISEO DE LA
TECNOLOGA CMOS

La unidad fundamental en la definicin del conjunto

de reglas de diseo son las siguientes:
La anchura mnima de lnea: Hace referencia a la
dimensin mnima de la mscara que puede ser
transferida al material semiconductor.
Espacio mnimo: Las construcciones geomtricas
en la misma mscara, y a veces en diferentes
tienen que estar separadas un espacio mnimo.
 INFLUENCIA EN LA REGLA DE DISEO DE LA
TECNOLOGA CMOS
Recinto mnimo: Cuando una capa encierra algo, tiene que
haber un margen mnimo entre los extremos y lo que hay
adentro.

Elementos que componen el diseo Layout de acuerdo a las

reglas
 ESTRATEGIAS DE DISEO DE BAJA POTENCIA

Por el avance de las nuevas aplicaciones que funcionan

con bateras se ha ido incrementando las tcnicas que
reducen el consumo de energa en circuitos digitales
CMOS.
Las tcnicas para el funcionamiento de baja potencia se
basan en:
o Utilizan la tensin de alimentacin ms baja posible.
o Utilizar optimizaciones de arquitectura.
o Utilizar optimizaciones de estilo lgico.
Se describen dos enfoques arquitectnicos clave para la
computacin programable con eficiencia energtica: apagado
predictivo y reduccin de voltaje de alimentacin impulsada por
la concurrencia.
 DISEO DEEP SUB-MICRON

Se consideran 4 generaciones de la tecnologa de circuitos

integrados: micrn, sub-micrn, Deep sub-micrn y ultra Deep
sub-micrn. La era sub-micrn comenz en 1990 con la
tecnologa 0.8um. El Deep sub-micrn surgi desde en 1995
con la introduccin de la litografa mejor que 0.3um. La
tecnologa ultra Deep sub-micrn se refiere a la litografa
inferior a 0,1um. Adems, se muestra que la investigacin
siempre ha mantenido alrededor de 5 aos antes de la
produccin en masa. Tambin puede observarse que la
tendencia hacia dimensiones ms pequeas se ha acelerado
desde 1996. En 2007, se espera que la litografa disminuya
hasta 0,007um. La litografa expresada en um corresponde a
los patrones ms pequeos que se pueden implementar en la
superficie del integrado.
 DESAFOS EN EL DISEO DEEP-MICRN

.
o Escalado de la tensin.
o Transistor con fugas.
o Confiabilidad a corto y largo
plazo.
o Escala de interconexin.
o Capacitancia.
o Resistencia.
o Inductancia.
.