2019-2020

ELECTRONIQUE NUMERIQUE
Cours destiné aux étudiants
en Licence 1 SRIT/RTEL/SIGL

Ano KOUADJO
Enseignant – Chercheur à l’ESATIC
Email: ano.kouadjo@esatic.edu.ci
Cel: +22557140002 / +22554265829
 Chapitre 4
Logique séquentielle
Plan du chapitre

Introduction générale : La logique séquentielle

I :Eléments de mémoire : latches et bascules
Latch RS
Latch et bascule D
Bascule T, Latch et bascule JK
Tables de transition des bascules

II : Les registres et les compteurs

Les registres
Les compteurs asynchrones
Les compteurs synchrones

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 Objectifs du chapitre

➢ Connaitre et exploiter les méthodes de conception et

d’analyse pour :

✓ Les systèmes séquentiels synchrones

✓ Les systèmes séquentiels asynchrones

4
Introduction générale : La logique séquentielle

1. Comment connaitre la logique séquentielle ?

2. Comment construire la logique séquentielle ?
3. Eléments de base en logique séquentielle

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Rappel de la logique combinatoire

➢ La sortie d’une fonction ne dépend que de ses entrées.

✓ Pour les mêmes entrées, on obtient les mêmes
sorties.

➢ La logique combinatoire permet de construire des

opérateurs :
✓ Logiques
✓ Arithmétiques

6
Rappel : Eléments de logique combinatoire
Logique
combinatoire

Small Scale Medium Scale Large Scale

Integration (SSI) Integration (MSI) Integration (LSI)

Circuit de
AND Multiplexeur
codage source

OR Démultiplexeur Circuit de
codage canal

NOT Codeur

NAND Décodeur

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 La logique séquentiel
➢ Un circuit séquentiel est un circuit numérique (logique) dont l’état à
l’instant t+1 est une fonction des entrées au même instant t+1 et de
l’état précédent du système ( l’instant t)

- Circuit combinatoire calculant les variables internes

- Rebouclage des variables internes

St+1 = f (E,St )

Grâce à la logique séquentielle, on peut réaliser des circuits de

mémorisation et concevoir complètement un processeur.

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Eléments de logique séquentielle

Logique
séquentielle

Eléments de mémoire Registres à décalage Compteurs/Décompteurs

Bascules (Flip-flops) Simples Synchrones

Bistables (Latches) Circulaires Asynchrones

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 Eléments de logique séquentielle
1 : Un état d’un circuit est une configuration des sorties de ce
circuit.
➢ Les n états d’un circuit sont numérotés de 0 à n-1.
➢ Exemple : une bascule (définie plus loin) possède deux états;
un circuit composé de 2 bascules à 4 états différents ; un
circuit composé de m bascules a 2m états différents.

2 : Une transition est un changement d’état.

3 : Le graphe de transitions d’un circuit est un graphe dont

les nœuds sont les états possible du circuit, les arcs les
transitions possibles.

10
Exemple : Les feux tricolores

orange
vert 1
0

rouge
2

11
 Système synchrone ( Notion de l’horloge)
➢ L' horloge ( ou oscillateur) est l'élément permettant
l'introduction de la notion de temps dans les circuits.
➢ Elle est symbolisée par :
➢ Une horloge permet d’obtenir un signal carré ayant une
fréquence bien précise, constante au cours du temps et
qui peut être élevée (plusieurs centaines de Mhz).
➢ L’oscillateur le plus simple est une simple porte
inverseur bouclant sur elle-même :

12
 Système synchrone ( Notion de l’horloge)

➢ Une horloge est donc une variable logique qui passe

successivement de 0 à 1 et de 1 à 0 d’une façon
périodique.
➢ Cette variable est utilisée souvent comme une entrée des
circuits séquentiels → le circuit est dit synchrone.
➢ L’horloge est notée par h ou ck ( clock).

1 1 1 1 1 1 1
h 0 0 0 0 0 0 0

E0
Circuit séquentiel S1
E1
synchrone S2
H

13
 Description d’un signal d’horloge
Niveau Haut: 1

1
0 0

Niveau Bas : 0
Front Front La période T
montant descendant

➢ Changement d’état = front (transition)

➢ 0 à 1 : front montant
➢ 1 à 0 : front descendant

14
 Les systèmes Asynchrones

➢ Lorsque un circuit séquentiel n’a pas d’horloge

comme variable d’entrée ou si le circuit fonctionne
indépendamment de cette horloge alors ce circuit
est asynchrone.

E0
Circuit séquentiel S1
E1
asynchrone S2
E2

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Exemples de circuits séquentiels

➢ Bistable (latch)
▪ Signal d’activation :niveau logique haut ou bas
▪ Bistable actif :entrée transférée à lasortie
▪ Bistable inactif :conservation de la valeur de la sortie jusqu’à ce
que le signal devienne actif
➢ Bascule
▪ Signal d’activation :transition de niveau
▪ Bascule active :entrée transférée à la sortie
➢ Compteur
▪ Circuit logique séquentiel ayant un fonctionnement cyclique
▪ Fonctionnement piloté par une horloge
▪ Résultat représenté sur n bits
▪ Sur une transition du signal d’horloge (de ‘0’ à ‘1’), un incrément
est ajouté au résultat.

16
 I :Eléments de mémoire : latches
et bascules

1. Latch RS
2. Latch et bascule D
3. Bascule T
4. Latch et bascule JK
5. Tables de transition des bascules

17
Latch RS (1/2)
Un latch RS :
Fonction mémoire,
Réalisé par un opérateur logique qui peut stocker une information
jusqu'à ce que cette information soit effacée par une autre information.
Stockage d'information :"SET" (Mise à un)
Effacement :"RESET " (Mise à zéro).

Fonctionnement
Mise à 1 de S (Set) :la sortie Q passe à 1.
Mise à 1 de R (Reset) :la sortie Q passe à 0.
R = S = 0 :maintien de l'état précédent des sorties.
R=S=1 : état interdit à l'entrée.

18
 Latch RS (2/2)
➢ Soit Q + l'état défini lorsqu'il y a un changement à l'entrée, et Q l'état précédent.

19 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Circuit du latch RS

20 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Latch RS synchronisé (RSH)

21 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Circuit du latch RSH
Il suffit de remplacer, dans l’équation de Q + du latch RS :
R par RH
S par SH

22 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Initialisation du latch RSH
Entrées de forçage asynchrones (indépendantes de H)
PR (preset) :forçage à 1
CLR (clear) :forçage à 0
PR et CLR sont actives au niveau ‘0’

23 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

I :Eléments de mémoire : latches et bascules

1. Latch RS
2. Latch et bascule D
3. Bascule T
4. Latch et bascule JK
5. Tables de transition des bascules
Latch D
Latch D
Entrée de données D D Q
Entrée de validation H
2 sorties complémentaires Q et Q H Q

Fonctionnement sur niveau de H

H=0 :la sortie maintient son état quelque soit le niveau appliqué à D (Q + =Q)
H=1 :la sortie Q recopie l'état de D (Q + =D)

Table de vérité Table de Karnaugh

D H Q+ Q DH 00 01 11 10
x 0 Q 0 0 0 1 0
0 1 0 1 1 0 1 1
1 1 1
Q + = HD + QH + DQ
(
= HD + Q H + D )
25 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013
Circuit du latch D
On a: (
Q + = HD + Q H + D )
(
= HD.Q H + D )
( )
= HD.Q H D
( )
Or : H D = H H + H D = H H+ D = H.HD

( )
Donc : Q + = HD.Q H.HD

26 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Bascule D

➢ Entrée D copiée à la sortie selon une horloge active

sur une transition

✓ Problème du latch :

▪ Sensible aux parasites

▪ Ne peut pas compter

27 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

bascule D sur front montant
Au front montant, Q recopie D

PR CLR H D Q+ Mode
0 1 X X 1
1 0 X X 0 Asynchrone
0 0 X X X
1 1 0,1, X Q
1 1 0 0 Synchrone
1 1 1 1

28 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

 Chronogramme d’une bascule D

1
D 0

1
Q 0

Q
I :Eléments de mémoire : latches et bascules

1. Latch RS
2. Latch et bascule D
3. Bascule T
4. Latch et bascule JK
5. Tables de transition des bascules
Bascule T
➢ Élément de mémoire à une seule entrée
▪ Lors d’une transition d’horloge T, la sortie sera inversée si T est
actif et conservera son état sinon.

Bascule T fonctionne en diviseur de fréquence par 2.

31
I :Eléments de mémoire : latches et bascules

1. Latch RS
2. Latch et bascule D
3. Bascule T
4. Latch et bascule JK
5. Tables de transition des bascules
 Latch JK

33
Circuit du latch JK
Latch JK : Q + = J Q + QK
= J Q + QQ + QK
(
=Q Q+ K + J Q )
=QQK + J Q

Latch RS : Q + = RQ + S

Il suffit de remplacer S par JQ

et R par QK .

34 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

I :Eléments de mémoire : latches et bascules

1. Latch RS
2. Latch et bascule D
3. Bascule T
4. Latch et bascule JK
5. Tables de transition des bascules
Rappel des bascules
Bascule JK (front montant de H) Bascule D (front montant deH)

D Q Q+
J K Q Q+ 0 0 0
0 0 0 0 0 1 0
0 0 1 1 1 0 1
0 1 0 0 1 1 1

0 1 1 0
1 0 0 1 BasculeT (front montant deT)
1 0 1 1
T Q Q+
1 1 0 1
0 0 0
1 1 1 0
0 1 1
1 0 1
1 1 0

36 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

Table de transition
➢ txy :transition de la sortie du niveau x au niveau y provoquée par le front
d’horloge
➢ 4 cas possibles :t00 ,t01 ,t10 ,t11
➢ Table de transition :ensemble des niveaux qui doivent être présents sur les
entrées pour provoquer la transition voulue au front d’horloge.
➢ Conception des machines synchrones

Etat Etat Bascule Bascule Bascule JK

présent futur D T
Q Q+ J K

t00 0 0 0 0 0 X
t01 0 1 1 1 1 X
t10 1 0 0 1 X 1
t11 1 1 1 0 X 0

37 Manel BEN ROMDHANE,Architectures numériques, @ FSB, Janv.-Mai 2013

II :Les registres et les compteurs

1. Les registres
2. Les compteurs asynchrones
3. Les compteurs synchrones
Registres de mémorisation
Principe
Si Load est active, les sorties recopient
les entrées
Sinon les sorties restent inchangées
quelque soit les entrées.

Réalisation
Au moyen de bascules de recopie (bascules D)

39
Registre de mémorisation de taille 4 bits

40
Registres à décalage
Un registre à décalage est constitué de bascules interconnectées de façon à
ce que l’état de la sortie de l’étage i soit transmis à l’étage suivant (i+1) à
chaque cycle d’horloge appliquée simultanément à toutes les bascules.

41
Registre à décalage simple gauche de taille 4 bits

Application :Réaliser un registre à décalage circulaire vers la droite de taille 4 bits.

42
Application des registres à décalage

➢ Retard numérique (Entrées série, sorties série)

➢ Convertisseur de données série/parallèle

➢ Interfaces USB, disque dur,télévision

➢ Simulation physique des files d’attente :chaînes de production

43
II :Les registres et les compteurs

1. Les registres
2. Les compteurs asynchrones
3. Les compteurs synchrones
 Les compteurs
➢ Circuit logique séquentiel ayant un fonctionnement cyclique
o Fonctionnement piloté par une horloge
o Chaque état affiché par les sorties est appelé moment
o Un compteur modulo N possède un cycle composé de N moments distincts

➢ Deux types :
o Compteur asynchrone
o Compteur synchrone

➢ Réalisation des compteurs basée sur des :

o Bascules D
o Bascules JK

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 Compteurs asynchrones
➢ Réalisation :mise en cascade de bascules D ou JK câblées en
diviseur de fréquence par 2.

➢ La sortie de chaque bascule pilote la bascule suivante

➢ On obtient des compteurs si la sortie de rang n (Qn) de la nième
bascule évolue sur le front descendant de la sortie précédente
(Qn-1).
➢ On obtient des décompteurs si la sortie de rang n (Qn) de la nième
bascule évolue sur le front montant de la sortie précédente (Qn-1).

46
 moment Q2 Q1 Q0
m0 0 0 0
Compteur modulo 8
m1 0 0 1
m2 0 1 0
m3 0 1 1
Logigramme et chronogramme
m4 1 0 0
m5 1 0 1
m6 1 1 0
m7 1 1 1
Table de séquencement

47
Décompteur asynchrone modulo 8

48
 Compteur asynchrone à cycle incomplet (1/3)
➢ Compteur asynchrone modulo 2m : cascade de m bascules câblées en
diviseur de fréquence par 2 et compte de 0 à 2m -1
✓ Compteur asynchrone à cycle incomplet:
▪ Compteur modulo N avec 2m-1 < N < 2m
▪ cascade de m bascules câblées en
diviseur de fréquence par 2 et compte de 0 à N-1

49
Compteur asynchrone à cycle incomplet (2/3)
➢ Détection et décodage d’un moment mk
✓ Il suffit de définir une sortie S telle que :
▪ S=1 lors de la présence d’un moment mk
S=0 sinon
✓ Exemple :moment m6
Compteur

Q2 S
CLK
Q1

S = Q2Q1Q0 RST
Q0

50
Compteur asynchrone à cycle incomplet (3/3)
Compteur modulo 6 :exploiter
m6 pour générer m0
m6 va servir de forçage à 0 des
sorties Q 2 et Q 1 (Q0 déjà à 0)
S = Q2Q1Q0 doit activer CLR2
et CLR1 afin de mettre Q2 et
Q1 à 0.

51
Inconvénients des compteurs asynchrones
Temps de retard de basculement au temps de réponse des bascules

Moments transitoires (0, 2, 0, 4) qui causent une erreur lors du comptage

Cause :temps de propagation tp
Le temps de propagation maximal (propagation de l’information de
l’horloge à la dernière sortie) correspond à n.tp avec n le nombre de
bascules.
Ne pas utiliser des compteurs asynchrones à des fréquencesélevées.

52
II :Les registres et les compteurs

1. Les registres
2. Les compteurs asynchrones
3. Les compteurs synchrones
Compteur synchrone
➢ Toutes les bascules sont pilotées par le même signal d'horloge

➢ Transitions des états : réalisées par la programmation des entrées JK,

D ou T selon le type de basculeutilisée.

Démarche de synthèse (méthode de Marcus)

1. Nombre de bascules JK, D ou T

2. Table des transitions complète du compteur

3. Expressions simplifiées des entrées JK, D ou T

4. Réalisation

❖ Réaliser un compteur synchrone de cycle (0, 3,2,7,4,0,… )

54
Réponses à la démarche (1/3)
1. 3 basculesT Q Q+ T
0 0 0
0 1 1
1 0 1
1 1 0

2. Table de transition
Q2 Q1 Q0 Q2+ Q1+ Q0+ T2 T1 T0
0 0 0 0 1 1 0 1 1
0 1 1 0 1 0 0 0 1
0 1 0 1 1 1 1 0 1
1 1 1 1 0 0 0 1 1
1 0 0 0 0 0 1 0 0

55
Réponses à la démarche (2/3)
3. Expression deT0
Q 1Q 0 00 01 11 10
Q2 T0 = Q2 +Q1
0 1 X 1 1
1 0 X 1 X
Expression deT1
Q1Q0 00 01 11 10
Q2 T1 = Q2 Q1 + Q2Q1 = Q1  Q2
0 1 X 0 0
1 0 X 1 X
Expression deT2
Q1Q0 00 01 11 10
Q2
0 0 X 0 1
T2 = Q1 Q0 + Q2 Q0 = Q0 (Q1 + Q2 )
1 1 X 0 X

56
Réponses à la démarche (3/3)
4. Réalisation

5. Chronogramme

57
Compteur synchrone modulo 6 à base de
bascules JK (1/4)
Q Q+ J K
Table de transition de la bascule JK 0 0 0 X
0 1 1 X
1. 3 bascules JK 1 0 X 1
2. Table de transition du compteur 1 1 X 0

Q2 Q1 Q0 Q2+ Q1+ Q0+ J2 K2 J1 K1 J0 K0

0 0 0 0 0 1 0 X 0 X 1 X
0 0 1 0 1 0 0 X 1 X X 1
0 1 0 0 1 1 0 X X 0 1 X
0 1 1 1 0 0 1 X X 1 X 1
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 0 0 0 X 1 0 X X 1

58
Compteur synchrone modulo 6 à base
de bascules JK (2/4)

59
Compteur synchrone modulo 6 à base
de bascules JK (3/4)

60
Compteur synchrone modulo 6 à base
de bascules JK (4/4)

61