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Universidade do Sul de Santa Catarina - UNISUL Disciplina: Arquitetura de Computadores Carga horária: 60 horas/aula TECNOLOGIA DE FABRICAÇÃO DE CIRCUITOS INTEGRADOS AS ETAPAS DE FABRICAÇÃO DE CIRCUITOS INTEGRADOS Algumas dessas etapas podem ser repetidas várias vezes, em diferentes combinações e condições de operação, durante o processo completo de fabricação de um circuito integrado. A preparação da Lâmina de Silício O material inicial para fabricação dos modernos circuitos integrados é o silício com alto gradu de pureza. O material é crescido como um cristal na forma de tarugo. Ele toma a forma de um cilindro sólido de 10 a 30 cm de diâmetro por 1 m de comprimento e sua cor é cinza-metálica. Esse cristal é, então, cortado (como um pão de forma) para que sejam produzidas lâminas de 10 a 30 cm de diâmetro com espessura de 400 μm a 600 μm (um micrômetro ou mícron é um milionésimo do metro); veja a figura 1 . A superfície da lâmina é, então, polida até ficar com o acabamento de um espelho, utilizando técnicas de polimento mecânico-químico (chemical mechanical polishing – CMP). Os fabricantes de semicondutores usualmente compram lâminas de silício já prontas. Figura 1 – Tarugo e lâmina de silício. As propriedades elétricas e mecânicas básicas da lâmina dependem da orientação cristalina adotada durante o crescimento, da concentração e do tipo de impurezas presentes. Essas variáveis são estritamente controladas durante o crescimento do cristal. Impurezas podem ser adicionadas intencionalmente ao silício puro por meio de um processo conhecido como dopagem. A dopagem permite uma alteração controlada das propriedades elétricas do silício, em particular a resistividade. É possível controlar também o tipo dos portadores usados para produzir a condução elétrica, criando-se, portanto, durante o crescimento, tanto lacunas (silício tipo p) como elétrons (silício tipo n). Se um grande número de impurezas for adicionado, então o silício é considerado fortemente dopado. É comum o uso de símbolos + e - representar concentrações relativamente mais altas e mais baixas de dopagem nos desenhos dos dispositivos. Portanto, uma lâmina de silício tipo n fortemente dopada (baixa resistividade) é conhecida como material tipo n+ enquanto uma região levemente dopada é conhecida como n-. Essa habilidade de controlar a dopagem do silício permite a formação de diodos, transistores e resistores em circuitos integrados. A oxidação É o processo químico de reação do silício com o oxigênio para formar o dióxido de silício, SiO2 . Para acelerar a reação, é necessário aquecer a lâmina a temperaturas na faixa de 1000ºC a 1200ºC. O aquecimento é feito em fornos especiais de altas temperaturas, ultralimpos. Para evitar a introdução de até mesmo pequenas quantidades de contaminantes (que podem alterar significativamente as propriedades elétricas do silício), é necessário manter o ambiente muito limpo para o processamento. Isso é válido para todas as etapas envolvidas na fabricação de circuitos integrados. As especialmente filtrado circula em toda a área de processamento e todo o pessoal deve vestir roupas feitas de materiais especiais. O oxigênio usado na reação pode ser introduzido tanto como um gás de alta pureza (em que o processo é conhecido como oxidação seca) quanto como vapor de água (em que o processo é conhecido como oxidação úmida). Em geral, a oxidação úmida tem uma taxa de crescimento maior, mas a oxidação seca apresenta melhores características elétricas. A camada de óxido crescida termicamente tem excelentes propriedades de isolamento elétrico. Ela possui uma constante dielétrica de cerca de 3,9 e pode ser usada para formar excelentes capacitores. Ela serve também como uma boa máscara contra impurezas e, portanto, pode ser usada para permitir a introdução de dopantes no silício apenas nas regiões que não estão cobertas por um óxido. Essa propriedade de mascaramento permite a fabricação dos circuitos integrados de maneira conveniente. O dióxido de silício pode também ser usado para proteger a superfície do silício de contaminantes que se podem introduzir após a pastilha (chip) ter sido fabricada. A camada de dióxido de silício é fina e transparente e a superfície do silício é altamente reflexiva. Se uma luz branca incidir sobre uma lâmina oxidada, ocorrerão efeitos de interferência construtivos e destrutivos no óxido, fazendo com que certas cores sejam fortemente absorvidas. Os comprimentos de onda absorvidos dependem da espessura da camada de óxido, produzindo diferentes cores em diferentes regiões da lâmina processada. As cores podem ser muito vivas e podem ser apreciadas a olho nu. Entretanto, precisa ser lembrado que a cor se deve a um efeito ótico entre a camada de óxido transparente e o silício cor cinza-metálico. A Difusão É o processo pelo qual os átomos se movem através da rede cristalina. É um processo semelhante ao fenômeno de dispersão de uma gota de tinta em um copo com água, exceto que em sólidos ele ocorre muito mais lentamente. Na fabricação, a difusão se relaciona com a introdução de átomos de impureza (dopantes) no silício para mudar sua resistividade. A velocidade em que ocorre a difusão de dopantes no silício é uma função muito dependente da temperatura. A difusão de impurezas dopantes é feita usualmente em altas temperaturas (1000 a 1200 ºC) para obter o perfil de dopagem desejado. A seguir, quando a lâmina é resfriada e atinge a temperatura ambiente, as impurezas são essencialmente “congeladas” na posição. O processo de difusão é executado em fornos similares aos usados para oxidação. A profundidade com que as impurezas se difundem depende da temperatura e do tempo do processo. As impurezas mais comuns usadas como dopantes são o boro, o fósforo e o arsênio. O boro é um dopante tipo p e o fósforo e o arsênio são dopantes tipo n. Esses dopantes são efetivamente mascarados por finas camadas de óxido. Difundindo-se boro em um substrato tipo n, forma-se uma junção pn (diodo). Se a concentração da dopagem for alta, a camada de difusão pode também ser usada como um condutor. A implantação de íons É outro método utilizado para introduzir impurezas no silício. Um implantador de íons produz íons da impureza desejada, acelera-os através de um campo elétrico e faz com que eles se choquem contra a superfície do silício. Os íons ficam encravados no silício. A profundidade de penetração está relacionada com a energia do feixe de íons, que pode ser controlada pela tensão de aceleração. A quantidade de íons implantados pode ser controlada pela variação da corrente do feixe (fluxo de íons). Como corrente e tensão podem ser ambas precisamente medidas e controladas, a implantação de íons resulta em um perfil de impurezas muito mais acurado e reprodutível que aquele obtido por difusão. Além disso, a implantação de íons pode ser executada à temperatura ambiente. A implantação de íons é normalmente usada quando um controle preciso dos dopantes é essencial para a operação do dispositivo. A deposição por Vapor Químico Chemical vapor deposition – CVD, é um processo pelo qual os gases ou vapores reagem quimicamente, levando à formação de um sólido sobre o substrato. O método CVD pode ser usado para depositar dióxido de silício sobre o substrato de silício. Por exemplo, se o gás silana (SiH4) e oxigênio forem misturados no ambiente acima do substrato de silício, dióxido de silício se deposita como um sólido sobre o silício. A camada de óxido formada não é tão boa quanto aquela crescida termicamente, mas é boa o suficiente para agir como um isolante elétrico. A vantagem do método CVD é que o óxido se deposita mais rápido e a temperaturas mais baixas (abaixo de 500ºC). Se o gás silana for usado sozinho, uma camada de silício se deposita sobre a lâmina. Se a temperatura de reação for alta o suficiente (acima de 1000ºC), então a camada é depositada como uma camada cristalina (supondo que o substrato seja silício cristalino). Isso ocorre porque os átomos tem energia suficiente para se alinharem nos sentidos próprios do cristal. Essa camada é chamada de epitaxial e o processo de deposição é chamado de epitaxia, em vez de CVD. Em baixas temperaturas ou se o substrato não for silício monocristalino, os átomos não se alinham no mesmo sentido cristalino. Essa camada é chamada de silício policristalino (si-poli), visto que ela consiste em pequenos cristais de silício alinhados em vários sentidos. Normalmente, essas camadas são fortemente dopadas para formar uma região de alta condutividade que pode ser usada para interconectar dispositivos. A Metalização O objetivo da metalização é interconectar vários componentes do circuito integrado (transistores, resistores etc.) para formar o circuito desejado. A metalização envolve a deposição de um metal (em geral alumínio) sobre toda a superfície do silício. O traçado necessário para a interconexão é, então, seletivamente delineado (corroído). O alumínio é depositado por seu aquecimento em vácuo até que ele vaporize. Os vapores, então, em contato com a superfície de silício, se condensam para formar uma camada sólida de alumínio. A Fotolitografia A geometria de superfície (traçado) de vários componentes do circuito integrado é definida por um processo fotolitográfico: a superfície do silício é revestida com uma camada fotossensível chamada de fotorresiste ou simplesmente resiste. Quando uma placa fotográfica (máscara) contendo o traçado mestre é posicionada sobre a superfície do silício e exposta à luz, a fotorresiste torna-se solúvel (resiste positivo) nas regiões atingidas (não mascaradas) pela luz. A camada é, então, revelada para produzir o traçado desejado sobre a lâmina. Traçados geométricos diminutos (menores que 1 μm) podem ser precisamente produzidos por essa técnica. A camada resultante não sofre corrosão dos agentes químicos usados para corroer o dióxido de silício ou o alumínio e, portanto, forma uma máscara efetiva (resiste à corrosão). Isso permite que “janelas” sejam abertas ou corroídas na camada de óxido na preparação para os processos subseqüentes de difusão. Esse processo é usado para definir as regiões do transistor e para isolar um transistor do outro. Em processos de alta resolução, utiliza-se luz no ultravioleta profundo (deep UV light – DUV) para expor o fotorresiste. Alternativamente, um feixe de elétrons pode ser utilizado para varrer ou “escrever” os traçados diretamente sobre o resiste, sem o uso de uma máscara. O Encapsulamento Uma lâmina de silício acabada pode conter centenas de circuitos ou pastilhas finalizadas. Cada pastilha contém entre 10 e 109 transistores e tem uma forma retangular, tipicamente entre 1 e 10 mm em cada extremidade. Os circuitos são primeiro testados eletricamente (ainda em forma de lâmina) usando uma estação de testes automática. Circuitos com defeito são marcados para mais tarde serem identificados. Os circuitos são, então, separados uns dos outros (por cortes), dando origem às pastilhas (chips), e os circuitos em bom estado (acabados) são montados em suportes para serem encapsulados. Fios finos de ouro são tradicionalmente usados para interconectar os suportes do encapsulamento aos pontos de contato do circuito acabado. Finalmente, o suporte é encapsulado (selado) sob vácuo ou em uma atmosfera inerte. A figura 2 mostra um encapsulamento de CI muito popular. Figura 2 – Um encapsulamento típico de CI do tipo 8 pinos em linha dupla (dual-in-line package – DIP) PROCESSOS VLSI A tecnologia de fabricação de circuitos integrados foi originalmente dominada pela tecnologia bipolar. No final dos anos 70, a tecnologia MOS (metal-óxido-semicondutor) tornou-se mais promissora para a implementação de circuitos VLSI que exigiam maior densidade de empacotamento e menor consumo de potência. Desde o início dos anos 80, a tecnologia CMOS (MOS complementar) praticamente dominou o cenário VLSI, de tal forma que a tecnologia bipolar passou a ser utilizada apenas para executar funções específicas, como circuitos analógicos de alta velocidade ou de RF. A tecnologia CMOS continuou evoluindo e, no final dos anos 80, a incorporação de dispositivos bipolares em CMOS levou ao surgimento dos processos de fabricação de alto desempenho BiCMOS (bipolar CMOS) que oferecem o melhor das duas tecnologias. No entanto, processos BiCMOS são, normalmente, muito complicados e onerosos, pois necessitam de mais de 15 a 20 níveis de máscaras por implementação – processos CMOS padrão necessitam de 10 a 12 níveis apenas. Além disso, a diferença no desempenho de processos CMOS e BiCMOS é cada dia menor, pois o desempenho da tecnologia CMOS melhora com o uso de técnicas litográficas de maior resolução e outras técnicas modernas. Por essas razões, a tecnologia CMOS continuará sendo o carro-chefe dos sistemas VLSI e mais avançadas. O Processo CMOS Cavidade n Dependendo da escolha do material de partida para o substrato, os processos CMOS podem ser identificados como cavidade n (n-well), cavidade p (p-well) ou cavidade gêmea (twin-well). Este último é o mais complicado, porém o mais flexível, na otimização tanto dos dispositivos tipo n como dos dispositivos tipo p. Um processo CMOS cavidade n pode ser facilmente adaptado para representar um processo BiCMOS. A seqüência típica de processamento está mostrada na figura 3. Um mínimo de sete níveis de máscaras é necessário. No entanto, na prática, muitos processos CMOS necessitam de camadas adicionais, como anéis de guarda n e p, para melhor imunidade a disparos parasitários (latchup) ou uma segunda chamada de silício policristalino para capacitores ou, então, multiníveis de metal para conexões de alta densidade. O processo cavidade n começa com uma difusão para formar a cavidade n (figura 3a). A cavidade n é necessária sempre que se deseja fabricar MOSFETs tipo p. Uma camada espessa de dióxido de silício é corroída para expor as regiões onde se deseja fazer a difusão dentro da cavidade n. As regiões não expostas ou recobertas com o dióxido de silício são protegidas do fósforo dopante. Fósforo é usualmente utilizado em difusões profundas por possuir um coeficiente de difusão elevado, difundindo-se mais rapidamente pelo substrato que o arsênio. A segunda etapa, ou passo, é definir a região ativa (a região onde serão colocados os transistores ) usando uma técnica conhecida como oxidação local (local oxidation – LOCOS). Uma camada de nitreto de silício ( Si3N4 ) é depositada e o traçado das regiões a serem oxidadas é alinhado em relação às regiões das cavidades n preexistentes (Figura 3b). As regiões cobertas pelo nitreto não serão oxidadas. Depois de um passo de oxidação úmida de longa duração, regiões de óxido espesso aparecem entre os transistores (figura 3c). Esse óxido espesso é necessário para isolar os transistores. Ele também permite que camadas de interconexão sejam feitas sobre ele sem formar acidentalmente uma região de canal condutivo na superfície do silício, como em um transistor MOS. A próxima etapa é a formação da porta de silício policristalino (Figura 3d). Essa é uma das etapas mais críticas do processo CMOS. A fina camada de óxido da região ativa é primeiramente removida usando corrosão líquida seguida do crescimento de um óxido fino de porta de altíssima qualidade. Os processos atuais de 0,25 μm e 0,5 μm utilizam óxidos de 200 Ả (1 angstrom = 0,1 nm = 10-7 mm). Uma camada de silício policristalino, usualmente dopada com arsênio (tipo n), é depositada e tem seu traçado delineado. A fotolitografia é mais crítica nessa etapa por precisar definir as menores dimensões de todo o processo MOS. A menor dimensão necessária é representada pela tira de silício policristalino mais fina que se deseja produzir. A porta de silício policristalino é uma estrutura auto-alinhada e é preferida em relação ao modelo antigo da porta metálica. Uma implantação de arsênio de alta dopagem pode ser usada para formar as regiões n+ de dreno e fonte dos MOSFETs tipo n. A porta de silício policristalino também atua como uma barreira contra essa implantação, protegendo a região de canal. Uma camada de fotorresiste pode ser usada para bloquear as regiões onde os MOSFETs tipo p serão formados (Figura 3e). O óxido espesso de campo barra a implantação e evita que regiões n+ sejam formadas fora da região ativa. Figura 3 – Uma seqüência de etapas de um processo CMOS típico. Uma etapa fotolitográfica reversa (complementar) pode ser usada para proteger os MOSFETs tipo n durante a implantação de boro p+ de dreno e fonte (figura 3f). Observe que em ambos os casos a separação entre as difusões de fonte e dreno – isto é, o comprimento do canal – é definido pelo tamanho da porta de silício policristalino, daí o termo auto-alinhado. Antes das janelas de contato serem abertas, uma camada espessa de óxido CVD é depositada sobre toda a lâmina. Uma fotomáscara é usada para definir as janelas de contato (figura 3g), seguida de uma corrosão úmida ou seca do óxido. Uma fina camada de alumínio é evaporada ou depositada por espirramento (sputtering) sobre a lâmina. Uma etapa final de mascaramento e corrosão é utilizada para delinear as interconexões (figura 3h). Não foi mostrada na seqüência do processo a etapa final de passivação realizada antes do encapsulamento e soldagem de fios (wire bonding). Um óxido CVD espesso ou vidro pyrox é usualmente depositado sobre a lâmina para servir como camada de proteção. Dispositivos CMOS Além dos MOSFETs canal-n e canal-p, outros dispositivos podem ser fabricados pela manipulação das diversas camadas de mascaramento. Isso inclui diodos de junção pn, capacitores MOS e resistores. MOSFETs Utilizam-se mais MOSFETs canal-n que MOSFETs canal-p porque a mobilidade superficial dos elétrons é duas a três vezes maior que a das lacunas. Portanto, para as mesmas dimensões W e L, um transistor MOSFET canal-n é capaz de comandar corrente maior (ou apresentar menor resistência de ligamento) e, portanto, apresentar maior transcondutância. MOSFETs integrados são caracterizados por suas dimensões e suas tensões de limiar. Usualmente, os dispositivos canal-n e canal-p são projetados para possuírem tensões de limiar iguais em módulo e fixas para um determinado processo. A transcondutância pode ser ajustada modificando-se as dimensões W e L do dispositivo; veja a figura 4. Essa possibilidade não existe para transistores bipolares e, portanto, o projeto de circuitos integrados CMOS é muito mais direto e sistemático. Figura 4 – Diagrama da seção transversal para transistores MOSFET canal-n e canal-p fabricados pelo processo CMOS de cavidade gêmea. Resistores Resistores na forma integrada não são muito precisos. Eles podem ser feitos a partir de vários tipos de difusões, como mostrado na figura 5. Regiões com diferentes difusões possuem resistividades diferentes. A cavidade n normalmente é usada para resistores de valores médios, enquanto as regiões de difusão n+ e p+ são usadas para resistores de valores baixos. O valor dos resistores pode ser definido ajustando-se o comprimento e a largura das regiões de difusão. A tolerância obtida para os resistores é muito ruim (20% a 50%), porém a coincidência de valores (ou casamento) para resistores similares é razoavelmente boa (5%). Logo, projetistas devem utilizar circuitos que explorem o casamento dos resistores e evitar circuitos que dependem de valores específicos de resistores. Observe também que o coeficiente de temperatura desses resistores costuma ser elevado. Figura 5 – Seções transversais de vários tipos de resistores disponíveis a partir de um processo CMOS de cavidade n típico. Todos os resistores difundidos são auto-isolados pelas junções pn reversamente polarizadas. Um problema sério desses resistores é que eles possuem uma capacitância parasitária de junção substancial, tornando-os pouco adequados a aplicações de alta freqüência. Um resistor mais útil pode ser fabricado usando a camada de silício policristalino colocada sobre o óxido espesso de campo. Uma fina camada possibilita uma relação mais consistente entre área superficial e a razão entre resistores. Além disso, resistores em silício policristalino são fisicamente separados do substrato e, portanto, apresentam capacitâncias parasitárias menores. Capacitores Dois tipos de estrutura de capacitor são encontrados em processos CMOS, os capacitores MOS e os capacitores interpoli. A figura 6 mostra a seção transversal dessas estruturas. O capacitor MOS, mostrado na estrutura central, é basicamente a capacitância de porta-fonte do MOSFET. O valor da capacitância é dependente da área de porta. A espessura do óxido é a mesma da porta do MOSFET. Esse capacitor é fortemente dependente da tensão aplicada. Para eliminar esse problema, acrescenta-se uma implantação n+ para formar a placa inferior do capacitor, como mostrado na estrutura da direita. Esses dois tipos de capacitores estão fisicamente em contato com o substrato, resultando em capacitância parasitárias de junção pn grandes. O capacitor interpoli apresenta características praticamente ideais, mas necessita da adição de uma segunda camada de silício policristalino ao processo CMOS. Como esse capacitor é construído sobre o óxido espesso de campo, efeitos parasitários são mínimos. Um terceiro tipo de capacitor, muito menos utilizado, é o capacitor de junção. Qualquer junção pn reversamente polarizada produz uma região de depleção que funciona como um dielétrico entre as regiões p e n. A capacitância é determinada pela geometria e níveis de dopagem, com um coeficiente de tensão elevado. O fato de esse capacitor operar apenas em polarização reversa, torna-o de pouca utilidade. Figura 6 – Capacitores MOS e interpoli fabricados em um processo CMOS de cavidade n. Para capacitores MOS e interpoli, os valores de capacitância podem ser controlados dentro de 1%. Valores práticos de capacitâncias situam-se na faixa de 0,5 pF a poucas dezenas de pF. O casamento entre capacitores similares pode ser de até 0,1%. Essa propriedade é extremamente útil para projetar circuitos CMOS analógicos de precisão. Diodos de Junção pn Sempre que regiões difundidas tipo n e tipo p são postas em proximidade, chega-se a uma junção pn. Uma estrutura útil é o diodo de cavidade n mostrado na figura 7. O fato de o diodo ser fabricado em uma cavidade n implica uma tensão de ruptura elevada. Esses diodos são essenciais para os circuitos de grampeamento de entrada utilizados na proteção contra descargas eletrostáticas. Monitorando-se a variação de sua tensão direta, o diodo também é muito útil como um sensor de temperatura integrado. Figura 7 – Diodo de junção pn em um processo CMOS cavidade n. O processo BiCMOS Um transistor npn vertical pode ser integrado em um processo CMOS com a adição de uma região difundida de base p (figura 8). As características desse dispositivo dependem da largura de base e da área de emissor. A largura de base é determinada pela diferença de profundidades das difusões n+ e de base p. A área de emissor é determinada pela área da junção da difusão n+ no emissor. A cavidade n serve como um coletor para o transistor npn. Tipicamente, o transistor npn tem um β de 50 a 100 e uma freqüência de corte maior que 10 GHz. Normalmente, uma camada n+ enterrada é usada para reduzir a resistência série do coletor, uma vez que a cavidade n possui resistividade extremamente elevada. No entanto, isso complica ainda mais a seqüência de processamento, introduzindo uma epitaxia tipo p e mais uma máscara. Outras variantes de transistores bipolares incluem o emissor policristalino e o contato de base auto-alinhado para minimizar efeitos parasitários. Figura 8 – Diagrama da seção transversal de um processo BiCMOS. Transistor pnp Lateral Devido ao fato de a maioria dos processos BiCMOS não ter transistores pnp otimizados, os projetos de circuito se tornam mais difíceis. No entanto, em situações pouco críticas, um transistor pnp lateral parasitário pode ser utilizado (Figura 9). Nesse caso, a cavidade n serve como a região n de base, com as difusões p+ servindo de coletor e emissor. A largura da base é determinada pela separação entre as duas difusões p+. Já que os perfis de dopantes não são otimizados para formar as junções de coletor-base e a largura da base é limitada pela resolução da etapa fotolitográfica, o desempenho desse dispositivo não é muito bom e, tipicamente, β fica em torno de 10 com uma baixa freqüência de corte. Figura 9 – Um transistor pnp lateral. Resistores de Base p e de Base Estrangulada Com a difusão de base p adicional do processo BiCMOS, duas estruturas adicionais de resistores se tornam disponíveis. A difusão de base p pode ser usada para formar diretamente um resistor de base p, como mostrado na figura 10. Como a região de base usualmente possui um baixo nível de dopagem e uma profundidade de junção moderada, ela é adequada para formar resistores de valores médios ( poucos kΩ). Se for necessário fabricar resistores de valores elevados, o resistor de base estrangulada pode ser utilizado. Nessa estrutura, a região de base p é comprimida pela difusão n+, restringindo o caminho de condução. Resistores de valores entre 10 kΩ e 1000 kΩ podem ser fabricados. Como no caso dos resistores difundidos, esses resistores exibem tanto tolerâncias quanto coeficientes de temperatura ruins. Figura 10 – Resistores de base p e de base estrangulada. PROJETOS DE CIRCUITOS VLSI O circuito projetado esquematicamente precisa ser transformado em um layout que consiste nas representações geométricas de componentes de circuito e suas interconexões. Com o advento das ferramentas para projeto auxiliado por computador ( computer aided design - CAD), muitos dos passos de conversão entre o diagrama esquemático e o layout podem ser realizados de forma semi-automática ou totalmente automática. No entanto, um bom projetista de CIs deve ser capaz de realizar layouts totalmente sob medida (full custom layouts). Um exemplo de um inversor CMOS pode ser usado para ilustrar esse procedimento (figuras 11 e 12). O circuito precisa ser “planarizado” e redesenhado para eliminar cruzamentos entre interconexões, de forma similar à confecção de placas de circuito impresso. Cada processo é feito a partir de um conjunto específico de máscaras. Nesse caso, são utilizadas sete máscaras ou níveis de mascaramento. Normalmente, atribui-se a cada nível de mascaramento uma cor e um padrão de enchimento das estruturas bem específicos, de forma a torná-lo facilmente identificável em uma tela de computador ou em uma impressão. O layout começa pelo posicionamento dos transistores. A fim de facilitar a ilustração, os MOSFETs n e p estão dispostos de forma semelhante ao arranjo do diagrama esquemático. Na prática, o projetista procura optar pelo layout que melhor otimize a ocupação de área. Os MOSFETs são definidos pelas áreas ativas sobrepostas pela camada “poli 1”. O comprimento e a largura do canal MOS são definidos pela largura da tira “poli1” e pela largura da região ativa, respectivamente. Figura 11 – Diagrama esquemático de um inversor CMOS e seu layout. O MOSFET p é fabricado dentro da cavidade n. Para circuitos mais complexos, múltiplas cavidades n podem ser empregadas para diferentes grupos de MOSFETs p. O MOSFET n é circundado pela máscara de difusão n+, que forma a fonte e o dreno, enquanto o MOSFET p é circundado pela máscara de difusão p+. Janelas de contato são colocadas em regiões onde são necessárias conexões com a camada de metal. Finalmente, a camada “metal 1” completa as interconexões. A seção transversal do inversor CMOS correspondente ao plano de corte AA` está mostrada na figura 12. As portas de silício policristalino para ambos os transistores estão conectadas de maneira a formar o terminal de entrada X. Os drenos de ambos os transistores são ligados juntos via “metal 1”, formando o terminal de saída Y. As fontes dos MOSFETs p e n são ligadas ao terra (ground – GND) e VDD, respectivamente. Note que contatos justapostos (butting contacts) consistem em difusões n+/p+ lado a lado e são usados para fixar o potencial de corpo dos MOSFETs n e p nos valores apropriados. Uma vez completado o layout, o circuito deve ser conferido usando ferramentas de CAD, como extrator de circuitos, verificador de regras de projeto (design rule checker – DRC) e simulador de circuitos. Uma vez feitas essas verificações, o projeto, na forma de layout, pode ser “enviado” facilmente para fabricação de máscaras. Um equipamento gerador de traçados (pattern generator - PG) pode, então, escrever as geometrias em uma fotomáscara de vidro ou quartzo utilizando obturadores comandados eletronicamente. As camadas são transferidas uma a uma para as diferentes fotomáscaras. Após a revelação/corrosão dessas fotomáscaras, surgirão nelas traçados claros e escuros semelhantes às geometrias do layout. Um conjunto de fotomáscaras para o exemplo do inversor CMOS está mostrado na Figura 13. Se as geometrias traçadas nas fotomáscaras forem abertas como janelas ou então permanecerem opacas como traçados, as máscaras são ditas de campo escuro ou campo claro. Observe que cada uma dessas camadas deve ser processada em seqüência, Logo, as fotomáscaras devem ser alinhadas com muita precisão para formar os transistores e as interconexões. Naturalmente, quanto maior o número de camadas, mais difícil é manter o alinhamento. Isso também exige melhores equipamentos litográficos e possivelmente implica rendimentos menores. Portanto, cada máscara adicional implicará um aumento no custo final da pastilha de CI. Figura 12 – Seção transversal para o plano AA` de um inversor CMOS. Figura 13 – Um conjunto de fotomáscaras para o inversor CMOS cavidade n. Observe que cada camada necessita de uma máscara separada. Fotomáscaras (a), (d), (e) e (f) são de campo escuro; fotomáscaras (b), (c) e (g) são de campo claro. PAGE 1