UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE ING. ELECTRÓNICA, ELECTRICA y

TELECOMUNICACIONES

EXPERIMENTO N°2:
FLIP FLOPS -ANTIREBOTES - DRIVER

INTEGRANTES: CASTRO SEGOVIA CLEMERT JESUS/14190007

HUARACHA CRUZ IVAN FELIPE/16190074
PEREZ SALCEDO CARLOS MANUEL/16190136

CURSO: SISTEMAS DIGITALES

GRUPO/HORARIO: G2/ LUNES 14-16 HORAS

FECHA DE REALIZACION: 10-17/09/2018

FECHA DE ENTREGA: 24/09/2018

PROFESOR: GUILLERMO TEJADA MUÑOZ

LIMA PERU 2018

CONTENIDO

RESUMEN........................................................................................................................2
OBJETIVOS......................................................................................................................2
DATOS..............................................................................................................................3
COMPUTOS.....................................................................................................................4
RESULTADOS.................................................................................................................7
SIMULACION................................................................................................................13
CONCLUSIONES...........................................................................................................13
APENDICE.....................................................................................................................22
RESUMEN

 Lo que hicimos en esta experiencia realizada en el laboratorio fue la aplicación de un

circuito antirrebote a los FFs tipo D y JK. Usamos un latch S-R para eliminar los
efectos del rebote del interruptor. También, usamos un circuito Driver para el led,
como un indicador de salida de nuestros FFs. Comprobamos el funcionamiento de los
FFs, llenando las tablas de la guía de acuerdo con lo especificado por el “clock”.
También hicimos uso de un circuito combinacional para usar un FF tipo D y trabajarlo
como un JK. Finalmente eliminamos el circuito antirrebote y generamos los pulsos
correspondientes con un generador de señales de 10KHz.

OBJETIVOS

 Comprobar el funcionamiento de los Flip Flops tipo D y JK.

 Comprobar la utilidad de los diferentes circuitos anti rrebotes y driver.
 Obtener un tipo de Flip Flops de otros diferentes, añadiendo el circuito antirrebote para
una mejor comprobación del funcionamiento.

DATOS

 Comprobación del funcionamiento del circuito antirebote (paso 1)

 SET RESET SALIDA
1 1 NO CAMBIA
0 1 Q=1
1 0 Q=0
NO
0 0
PERMITIDO

 Tabla del funcionamiento del FF D (paso 4)

Pr Clr D(t) Clock Q(t)

  ´ 
Q(t) Q(t +1) Q(t´+1)
 
0 1 x x x x 1 0
1 1 0 0-1 0 1 0 1
1 1 0 1-0 0 1 0 1
1 1 1 0-1 1 0 1 0
1 1 1 1-0 1 0 1 0

 Tabla del funcionamiento del FF jk (paso 4)

Pr Clr J(t) K(t) Clock Q(t)

  ´ 
Q(t) Q(t +1) Q(t´+1)
 
0 1 x X x x x 1 0
1 1 0 0 0-1 1 0 1 0
1 1 0 0 1-0 1 0 1 0
1 1 0 1 0-1 1 0 1 0
1 1 0 1 1-0 1 0 0 1
1 1 1 0 0-1 0 1 0 1
1 1 1 0 1-0 0 1 1 0
1 1 1 1 0-1 1 0 1 0
1 1 1 1 1-0 1 0 0 1
1 1 1 1 0-1 0 1 0 1

Circuito antirrebote Flip Flop tipo JK con antirrebote

R= 10k Integrado 74LS112 (FF flanco
Integrado negativo)
7400(NAND)
Vcc = 5v Flip Flop tipo D con antirrebote
Integrado 7474 (FF flanco
Circuito Driver positivo)
R = 10k y 150Ω
Transisitor 2N2222

COMPUTOS

 Para las Tablas de funcionamiento de los FF no fue necesario aplicar ninguna fórmula
matemática.
 a) Circuito driver
V CC =5 V , señal de entrada TTL = 2.2V
V CE =0.2
I CMAX =20 mA , β=100 I B=0.2mA
V CC =R7 I C +V LED +V CE
5−0.2−2=20 m R7
R7 =140≈ 150 Ω
2.2=R 4 I B +V BE
R4 =7.5 KΩ
10 KΩ(por uso comun)

b) Generar un FF JK a partir de un FF D
:

Circuito combinacional:

Según la Ec.caracteristica: Q(t+1) = D

Entonces: D(J,K,Q(t)) = ∑ m ( 1,4,5,6 ), realizando el mapa de Karnaugh:

 ´ + Q(t) Ḱ , implementandolo solo con compuertas
Resultando: D = JQ(t)
NAND:
´ ´
´´ Q(t)
D = ¿ Q(t)J Ḱ

 PRESENTACION DE COMPUTOS

a) Circuito anti-rebote:

S
2

En la imagen eñinterruptor se encuentra en la posición (1), manteniendo a R a nivel

bajo ósea en estado Reset. Cuando el interruptor cambia a la posición (2), R pasa a
nivel alto y S pasa a nivel bajo. Aunque S permanece a nivel bajo durante un breve
espacio de tiempo antes de que el interruptor rebote, este tiempo es suficiente para
activar (Set) . Cualquier otro pico en la tensión aplicado posteriormente a la entrada S
debido al rebote del interruptor no va a afectar al latch y este permanecerá en el estado
Set.

b) JK a partir de un D:
 c) Esquemas prácticos del circuito driver:

RESULTADOS
 Circuito antirebote: Para comenzar la experiencia teníamos que armar un
Ckto.Antirebote, que consta de un CI7400(NAND), 2 resistencias y 1 switch.

(Fig.1)

Al accionar el switch, en nuestro caso usamos un jumper para la conmutación,

funcionaba la parte superior del circuito teniendo un 1 en el 7400 superior y un
0 en la parte inferior. Cuando las 2 terminales estén en Vcc automáticamente el
circuito recordara el estado anterior (siendo 1 o 0), cuando conmutamos el
circuito, una terminal a Vcc y otra a tierra el estado cambia, si estuvo en 1 será
0, si estuvo en 0 será 1.

El contacto del switch elimina picos de tensión que no son admisibles para el
C.I, por ello su importancia en esta experiencia.

(Fig.2)
  Funcionamiento FF D: Unimos nuestro circuito antirebote, drivers para los
leds (era necesario para visualizar el comportamiento de las salidas del circuito)
y un C.I que era nuestro FF.D. En todos los casos el Preset y el Clear estaban en
1, solo teníamos que tener el Pin de la entrada D en 2 situaciones (0-1) y
mandar al clock al 1 o 0 dependiendo de que nos diga el cuadro. Como el FF. D
solo pasa el dato (1 o 0) se visualizará cuando el led se prenda Q(t+1) = 1 y
cuando este apagado Q(t+1) = 0.


Funcionamiento FF JK: Al igual que el circuito para el FF D, también añadimos a la
circuitería del flip flop JK el circuito antirebote y los drivers para led (los cuales
nos indicarían el estado de Q y Q́ para luego completar la tabla para las condiciones
requeridas. Así mismo el Preset (PR) y el Clear (CLR) estarán en 1 (HIGH = Vcc).
A diferencia del FF D, a éste teníamos que hacer una combinación entre 0s – 1s
entre el J y K, el cual me dará una salida lógica (0 – 1) conmutando el CLOCK (0-1
y 1-0).

*Aquí vemos cuando el Preset esta en 0 y el Clear en 1, para cualquier señal en j,k,ck,Q,not Q; el estado
siguiente será 1.*
*Aquí vemos cuando el Preset esta en 1 y el Clear en 1, para cualquier señal en j,k,ck en 0; el estado
siguiente será 0.*

 Y así vamos intercalando las señales de entrada requeridas para tomar apunte de las
señales de salida.

a) Funcionamiento de un JK a partir de un flip flop D

Simulación Experimental

En este caso el circuito cumple la misma función que un FF JK con la diferencia que este
esta generado a partir de un FF D que con anterioridad explicamos que es de flanco
positivo. Se inicio con el mismo método de comprobación que el anterior colocando 1
logico en ambas entradas y colocando el clock en flanco de bajada encendiendo solo la
salida Q.

Aquí el clock cambia de flanco consiguiendo la conmutación de la salida , es decir

apagando Q y encendiendo su negado , junto con el LED azul el cual nos indica que esta en
flanco positivo.
Aquí comprobamos que cuando el clock se encuentra en flanco de bajada el circuito no
sufre ningún cambio en su salida , solo el LED azul es el que cambiara ya que este se
enciende solo en el flanco positivo.

Cuando lo cambiamos a flanco positivo la salida conmuta obteniendo la respuesta deseada

ya que es lo que debería ocurrir al hacer este procedimiento.

b) FF JK a partir de un FF D utilizando un generador de pulsos:

Simulación Experimental

Como se nota en la figura reemplazamos el clock manual por una señal de pulsos de
10KHz el cual generara la conmutación a una velocidad muy rápida que casi no se notara,
por ende el circuito experimental aparece prendidos los dos led de salida junto con el que
indica el flanco de subida del clock , ya que la frecuencia es muy alta casi no se nota el
apagado.

Para un mejor análisis se utilizó el osciloscopio el cual nos mostrara la conmutación en el

momento del flanco de subida del clock, como se ve en la primera imagen simulada la
línea roja muestra el momento de la conmutación de las salidas (línea azul) cuando se da
el flanco de subida del clock (línea amarilla), al lado derecho se muestra la señal
experimental corroborando con la parte de análisis previo (simulación) y dando buenos
resultados a la hora de la comprobación.
SIMULACION

 Circuito antirebote + drivers de leds + FF.D

 Pr=0 , Clr=1 , Clk=x →Q (t) =1 , Q´(t)=0 ,Q (t +1)=1 , Q (t´ +1)=0

 Pr=1 ,Clr =1 ,Clk =0−1 , D=0

Q (t )=0 , Q´(t) =1, Q(t +1) =0 , Q(t´ +1)=1

 Pr=1 ,Clr =1 , D=0 , Clk=1−0

Q (t )=0 , Q´(t) =1, Q(t +1) =0 , Q(t´ +1)=1
 Pr=1 ,Clr =1 , D=1 ,Clk =0−1
Q (t )=1 , Q´(t )=0 , Q(t +1) =1 , Q (t´+1) =0

 Pr=1 ,Clr =1 , D=1 ,Clk =1−0

Q (t )=1 , Q´(t )=0 , Q(t +1) =1 , Q (t´+1) =0
 Circuito antirebote + drivers de leds + FF.JK

 Pr=0 , Clr=1 , J = X , K =X , CLOCK =X

Q (t )= X=0 , Q (t +1) =1

SW2
SW2

SW-SPDT
SW-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1
22

10k U1
44 15
R3
R3
15
SS

JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14
RR

SW-SPDT
SW-SPDT 100
100
33

7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =0 , K=0 ,CLOCK =0−1

Q (t )=1 , Q (t +1)=0
 SW2
SW2

SW-SPDT
SW-SPDT

R1
R1
U3:A
U3:A QQ
10k U1

22
10k U1
44 15
R3
R3
15

SS
JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14

RR
SW-SPDT
SW-SPDT 100
100

33
7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =0 , K=0 ,CLOCK =1−0

Q (t )=0 ,Q (t+1 )=0

SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1
22

10k U1
44 15
R3
R3
15
SS

JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14
RR

SW-SPDT
SW-SPDT 100
100
33

7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =0 , K=1 , CLOCK =0−1

Q (t )=0 ,Q (t+1 )=0
 SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1

22
10k U1
44 15
R3
R3
15

SS
JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14

RR
SW-SPDT
SW-SPDT 100
100

33
7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =0 , K=1 , CLOCK =1−0

Q (t )=0 ,Q (t+1 )=0

SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1
22

10k U1
44 15
R3
R3
15
SS

JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14
RR

SW-SPDT
SW-SPDT 100
100
33

7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =1 , K =0 , CLOCK =0−1

Q (t )=0 ,Q (t+1 )=0
 SW2
SW2

SW-SPDT
SW-SPDT

R1
R1
U3:A
U3:A Q
Q
10k

22
10k U1
U1 R3
44 15
15
R3

SS
JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14

RR
SW-SPDT
SW-SPDT 100
100

33
7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =1 , K =0 , CLOCK =1−0

Q (t )=0 ,Q (t+1 )=1

SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1
22

10k U1
44 15
R3
R3
15
SS

JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14
RR

SW-SPDT
SW-SPDT 100
100
33

7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =1 , K =1 ,CLOCK =0−1

Q (t )=1 , Q (t +1)=1
 SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1

22
10k U1
44 15
R3
R3
15

SS
JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14

RR
SW-SPDT
SW-SPDT 100
100

33
7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =1 , K =1 ,CLOCK =1−0

Q (t )=1 , Q (t +1)=0

SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1
22

10k U1
44 15
R3
R3
15
SS

JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14
RR

SW-SPDT
SW-SPDT 100
100
33

7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

 Pr=1 ,Clr =1 , J =1 , K =1 ,CLOCK =0−1

Q (t )=1 , Q (t +1)=0
 SW2
SW2

SW
SW-SPDT
-SPDT

R1
R1
U3:A
U3:A Q
Q
10k U1

22
10k U1
44 15
R3
R3
15

SS
JJ QQ
NAND LED-BIBY
SW1
SW1 NAND
11
100
100 LED-BIBY
CLK
CLK
16 14
R4
R4 NOT
NOTQQ
16 KK QQ 14

RR
SW-SPDT
SW-SPDT 100
100

33
7476
7476 LED-BIBY
LED-BIBY

R2
R2 U2
U2
10k
10k NAND
NAND
SW3
SW3

SW-SPDT
SW-SPDT

CONCLUSIONES

 El circuito más sencillo de armar y verificar fue el FF.D por tener un uso de
pasar el dato de entrada a la salida.
 Si el circuito no funciona verificar el antirebote en primera instancia, ya que de
él depende la señal de entrada.

 Se pudo comprobar la obtención de un tipo de Flip Flop JK a partir de otro. Si

bien solamente es cuestión de reemplazar el FF, el diseño de un circuito
combinacional nos puede ser muy útil tanto al momento de realizar la
experiencia como también a la obtención de un funcionamiento a través de un
flanco diferente.

 Cuando se tiene un Flip Flop de flanco negativo y se requiere trabajar en flanco

positivo bastara con usar un inversor a la entrada del clock.

 Cuando se implementa un conmutador con el propósito de alimentar un

circuito, ya sea con un nivel bajo “0 V.” o un nivel alto “5 V. Es muy difícil
lograr que esta señal de entrada sea perfecta, para ella usamos el circuito
antirebote que elimina el “ruido” de la señal de entrada.
APENDICE